KR960012920B1 - Afc 회로 - Google Patents

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KR960012920B1
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소명진
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Lg 반도체 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation

Landscapes

  • Synchronizing For Television (AREA)
  • Television Systems (AREA)

Abstract

내용없음

Description

AFC 회로
제1도는 종래의 AFC 회로도.
제2도는 종래 회로에 따른 각부 파형도.
제3도는 본 발명에 따른 AFC 회로도.
제4도는 본 발명에 따른 각부 파형도.
제5도는 본 발명의 실시 예시도.
* 도면의 주요부분에 대한 부호의 설명
F/F1 : 플립플롭N1∼N3 : 인버터
Q1∼Q10 : 트랜지스터R1∼R9 : 저항
C1,C2 : 콘덴서VCO : 전압 콘트롤 오실레이터
CNT : 카운터
본 발명은 AFC(Automatic Frequency Control) 회로에 관한 것으로 특히 정확한 콘트롤이 가능하며 IC화 하는데 적당하도록 한 AFC 회로에 관한 것이다.
종래의 AFC 회로는 제1도에서와 같이 저항(R1,R2,R3)와 PNP 트랜지스터(Q1∼Q3)로 구성된 커런트 미러(1)와 NPN 트랜지스터(Q4,Q5) 구성된 차동 앰프(2)와 (R9,R10)과 다이오드(D1∼D5)가 직렬 연결되어 바이어스를 공급하는 바이어스 공급부(3)와 NPN 트랜지스터(Q6∼Q9)로 구성된다. 이를 좀더 상세히 설명하면, V1(FBP:플라이백 펄스)가 콘덴서(Co) 저항(R4)을 거쳐 트랜지스터(Q4)의 베이스와 연결되는 동시에 콘덴서(Co) 저항(R4,R7)을 각각 거쳐 트랜지스터(Q8)의 에미터와 트랜지스터(Q9)의 콜렉터 및 저항(R8)에 연결되고 저항(R8)은 트랜지스터(Q5)의 베이스와 연결되며 트랜지스터(Q4)의 콜렉터는 트랜지스터(Q1)의 콜렉터와 트랜지스터(Q2)의 베이스에 동시 연결되고 트랜지스터(Q5)의 콜렉터는 트랜지스터(Q3)의 콜렉터의 저항(R11)에 동시에 연결되며 PNP 트랜지스터(Q2)의 콜렉터는 접지되고 트랜지스터(Q2)의 에미터는 트랜지스터(Q1,Q3)의 베이스와 연결되는 동시에 저항(R2)을 거쳐 전원(Vcc)와 연결되고 트랜지스터(Q1,Q3)의 각 에미터는 저항(R1,R3)을 거쳐 전원(Vcc)와 연결되고 트랜지스터(Q4,Q5)의 에미터는 접속되어 트랜지스터(Q6)의 콜렉터와 연결되고 트랜지스터(Q6)의 에미터는 저항(R6)을 거쳐 트랜지스터(Q7)의 콜렉터와 연결되고 트랜지스터(Q7)의 에미터는 접지되고 그 베이스는 V2(수평동기)가 인가되며 트랜지스터(Q6)의 베이스는 트랜지스터(Q9)의 에미터와 연결되는 동시에 저항(R13)을 통해 접지되며 트랜지스터(Q8)의 콜렉터는 전원(Vcc)과 연결되며 트랜지스터(Q8)의 베이스는 저항(R9)을 거쳐서는 전원(Vcc)과 연결되고 다이오드(D1)를 거쳐서는 저항(R10)과 연결되며 저항(R10)은 트랜지스터(Q9)이 베이스와 연결되는 동시에 다이오드(D2∼D5)의 직렬 연결을 통해 접지되고 저항(R11)은 출력단(Verror)과 연결되는 동시에 저항(R12) 콘덴서(C1)와 병렬 연결되는 콘덴서(C2)를 통해 바이어스 단자(VB)와 연결되는 구성이다.
상기 구성회로의 동작상태를 설명하면 다음과 같다. 플라이백 펄스(Fly Back Pulse)인 V1 시그날에 관계없이 수평동기(H-SYNC)인 V2가 '로우'상태가 되면 PNP 트랜지스터(Q7)가 '오프'이므로 바이어스 공급 라인은 제외한 회로전체가 동작하지 않게 된다.
따라서 트랜지스터(Q6)의 에미터 전류 즉 소오스 전류 Is와 트랜지스터(Q3)의 콜렉터와 트랜지스터(Q5)의 콜렉터 접속점 즉 출력 전류 Io는 모두 0(Is=0,Ic=0)가 되고 이에 의해 에러전압(Verror)은 전(前)상태로 유지된다. 반대로 V2가 하이이면
Figure kpo00001
의 전류가 흐르게 되고(여기서 VD는 다이오드(D2∼D5)의 전압 VBE는 트랜지스터(Q9,Q6)의 베이스-에미터간 전압(=VD) VCE(sat)는 트랜지스터(Q7)의 콜렉터 에미터간의 포화전압(=0)) 이때 V1(플라이백 펄스) 시그날이 없으면 차동앰프(2)의 트랜지스터(Q4,Q5)의 베이스에는 저항(R7,R8)를 통해 바이어스 전원(트랜지스터(Q8)의 에미터 출력)이 각각 인가되므로 트랜지스터(Q4,Q5)가 동시에 '온'된다. 따라서 트랜지스터(Q4,Q5)의 각 콜렉터 전류(IC4,IC5)는 같고 이에 의해 트랜지스터(Q1,Q3)의 각 콜렉터 전류(IC1,IC3)가 같게 되므로 Io는 제로가 된다(즉 입출력이 없고 Verror 전압은 일정하다). 그리고 V2(수평동기) 시그날이 '하이'인 상태에서 V1(플라이백 펄스)가 '하이'이면 차동 앰프(2)의 트랜지스터(Q4)가 '온'이고 트랜지스터(Q5)가 '오프'된다. 이때 트랜지스터(Q1∼Q3)는 커런트 미러이므로 트랜지스터(Q5)의 콜렉터 전류(IC5)는 제로(IC5=0)가 되고 트랜지스터(Q3)의 콜렉터 전류(IC3)=트랜지스터(Q1)의 콜렉터 전류(IC1)=Is가 되어 Io로 Is의 전류가 흘러들어가므로 출력 Verror 전압은 증가하게 된다.
반대로 V2 시그날이 '하이'인 상태에서 V1 시그날이 '로우'이면 트랜지스터(Q4)는 '오프' 트랜지스터(Q5)는 '온'이므로 IC4=0, IC5=Is가 되고 Io로는 -Is(Io=-Is)의 전류가 흘러들어가므로 Verror 전압은 낮아진다. 따라서 V1(플라이백 펄스)과 V2(수평동기)의 위상차 있을때 'Io=Is, Io=-Is'의 동작시간(트랜지스터(Q4,Q5)의 동작시간)에 따라 충전시간과 방전시간이 달라지게 되어 Verror 전압이 바뀌게 된다.
V1과 V2가 위상이 정확하게 일치하면 Verror 전압은 제로가 된다. 제2도는 상기와 같은 종래 회로에서 사용된 각부의 파형도로서 제2도 ①은 V1(플라이백 펄스) 시그날이고 ②는 V2(수평동기) 시그날이며 ③은 Verror 전압(출력)을 나타내는데 이 경우는 V1과 V2가 위상이 일치되었을 때를 나타낸다.
그런데 상기와 같은 종래의 AFC 회로에서는 플라이백 펄스(V1)를 직접 트랜지스터(Q4)를 구동하는 신호로 사용하는데 V1의 파형은 정확한 스퀘어(Square)파가 아니므로 위상이 부정확하게 되고 또 여기서 AFC의 DC 게인은
Figure kpo00002
이므로 Is가 VCE(sat)의 전압에 따라 변화게 되고 VCE(sat) 전압은 보통 0.2V 이하로 예측(정확한 값이 프로세스에 따라 다름)되므로 Io를 설정하기가 어려운 단점이 있었다.
본 발명은 이러한 단점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다. 먼저 제3도에서 그 구성을 보면, 플라이백 펄스인 V1은 인버터(N1)를 거쳐 인버터(N2,N3)의 입력단자로 연결되고 D플립플롭(F/F1)의 D입력단에는 수평동기신호인 V2가 연결되고 클락단(CLK)에는 클락신호인 V3가 연결되며 D플립플롭(F/F1)의 Q출력은 인버터(N2)의 입력으로 연결되고,
Figure kpo00003
출력은 인버터(N3)의 입력으로 연결되며 인버터(N2)의 출력(A)은 에미터가 접지된 NPN 트랜지스터(Q7)의 베이스와 연결되는 동시에 PNP 트랜지스터(Q1)의 베이스와 PNP 트랜지스터(Q2)의 콜렉터에 공통 연결되고 트랜지스터(Q1)의 콜렉터는 접지되고 그 에미터는 PNP 트랜지스터(Q2,Q3)의 베이스와 연결되는 동시에 저항(R1)을 통해 전원과 연결되고 인버터(N3)의 출력(B)은 에미터가 접지된 NPN 트랜지스터(Q10)의 베이스와 PNP 트랜지스터(Q3)의 콜렉터와 공통 연결되며 트랜지스터(Q2,Q3)의 각 에미터는 저항(R2,R3)을 각각 거쳐 전원(Vcc)과 연결되고 트랜지스터(Q7)의 콜렉터는 NPN 트랜지스터(Q8)의 베이스와 연결되는 동시에 저항(R6)을 통해 바이어스 단자(VB)와 연결되고 NPN 트랜지스터(Q10)의 콜렉터는 NPN 트랜지스터(Q9)의 베이스와 연결되는 동시에 저항(R8)을 통해 바이어스 단자(VB)와 연결되고 트랜지스터(Q8,Q9)의 에미터는 접속되어 저항(R7)을 통해 접지되고 트랜지스터(Q8)의 콜렉터는 PNP 트랜지스터(Q6)의 베이스와 PNP 트랜지스터(Q4)의 콜렉터에 동시 연결되고 트랜지스터(Q9)의 콜렉터는 PNP 트랜지스터(Q6)의 콜렉터와 연결되는 동시에 일측이 접지된 콘덴서(C1)를 통해 저항(R9)과 연결되고 트랜지스터(Q6)의 에미터는 PNP 트랜지스터(Q5)의 콜렉터와 접속되어 트랜지스터(Q4,Q5)의 베이스와 연결되고 트랜지스터(Q4,Q5)의 각 에미터는 저항(R4,R5)을 각각 거쳐 전원(Vcc)과 연결되고 저항(R9)은 일측이 접지된 콘덴서(C2)를 거쳐 (Verror)단자와 연결된다.
여기서 트랜지스터(Q1∼Q3) 저항(R1∼R3)의 구성은 커런트 미러이고 트랜지스터(Q4∼Q6) 저항(R4,R5)의 구성도 커런트 미러이며 트랜지스터(Q8,Q9)의 구성은 차동 앰프이다.
여기서 수평동기 V2는 제5도에 도시된 바와 같이 수평전압 콘트롤 오실레이터(VCO)에서 발생되어 카운터(CNT)를 통해 인가되고 클락신호 V3는 전압 콘트롤 오실레이터(VCO)에서 직접 인가된다.
상기 구성회로의 동작상태를 설명하면, 플라이백 펄스 V1이 '로우'인 상태에서 D플립플롭(F/F1)의 D입력인 수평동기신호 V2가 '하이'이면 D플립플롭(F/F1)의 클락단자(CLK)에 다음 클락펄스 V3가 인가될 때 D플립플롭(F/F1)의 Q출력은 '하이'가 되고
Figure kpo00004
출력은 '로우'가 된다. 즉 플라이백 펄스 V1이 '로우'인 기간동안 인버터(N2,N3)의 출력단(A,B)에 펄스가 발생되는데 D플립플롭(F/F1)의 Q출력이 '로우'일 때 인버터(N2)의 출력단(A)에는 '하이', 인버터(N3)의 출력단(B)에는 '로우'가 나타나고 D플립플롭(F/F1)의 Q출력이 '하이'일때 인버터(N2) 출력단(A)에는 '로우' 인버터(N3)의 출력단(B)에는 '하이'가 나타난다(제4도의 ①,②,③,④ 파형). 인버터(N2)의 출력단(A)이 '하이'이면 트랜지스터(Q7)은 '온', 트랜지스터(Q8)는 '오프'되고 이때 인버터(N3)의 출력단(B)은 '로우'이므로 트랜지스터(Q10)가 '오프', 트랜지스터(Q9)가 '온'된다.
따라서 트랜지스터(Q8,Q9)의 에미터 접속점 전류 즉 소오스 전류 Is=VB/R7(여기서 VB는 바이어스 전압)로 되는데 이때 Is 전류는 트랜지스터(Q9)의 콜렉터 전류(IC9)와 같으므로(트랜지스터(Q8)는 '오프', 트랜지스터(Q9)는 '온'이기 때문이다) 트랜지스터(Q6,Q9)의 콜렉터 접속점 전류인 출력전류 Io=-IC9=-Is가 되어 Verror이 감소한다(제4도 ⑤파형의 'a'부분). 그리고 인버터(N2)의 출력단(A)이 '로우'이고 인버터(N3)의 출력단(B)이 '하이'이면 트랜지스터(Q7)가 '오프'되므로 인해 트랜지스터(Q8)가 '온'되고, 또 트랜지스터(Q10)가 '온'되므로 인해 트랜지스터(Q9)가 '오프'된다.
따라서 트랜지스터(Q9)의 콜렉터 전류(IC9)는 제로가 되고 Io=Is가 되어 Verror는 증가한다(제4도 ⑤파형의 'b'부분). 제5도는 본 발명의 실시예로서 전압 콘트롤 오실레이터(VCO)에서 클락 시그날(V3)을 직접 인가받는 동시에 카운터(CNT)를 통해 수평동기신호를 받아 동작되어 그 출력(Verror)을 다시 전압 콘트롤 오실레이터(VCO)에 피이드백 하도록 구성되어 TV, VCR 또는 PLL블락에서 위상 비교기로 사용된다.
따라서 본 발명은 플라이백 펄스 V1을 디지탈 처리하고 수평동기신호 V2를 수평 전압 콘트롤 오실레이터(VCO)에서 얻어내므로 직각 파형이 되어 정확한 위상 비교가 가능하고 또 저항(R7)만으로 AFC DC루프 게인을 콘트롤하기 때문에 입력에 따른 출력(Verror)의 값이 흔들리지 않고 정확하게 콘트롤되는 효과가 있다.

Claims (1)

  1. 수평전압 콘트롤 오실레이터로부터 발생되는 수평동기신호(V2)를 D입력으로 받고 전압 콘트롤 오실레이터로부터의 클락펄스(V3)를 클락신호로 입력받는 D플립플롭(F/F1)과, 플라이백 펄스(V1)를 인버터(N2,N3)의 입력으로 인가하는 인버터(N1)와, 플라이백 펄스(V1)가 '로우'인 경우에 상기 D플립플롭(F/F1) Q출력 상태에 따라 출력이 변화되는 인버터(N2)와, 플라이백 펄스(V1)가 로우인 경우에 상기 D플립플롭(F/F1)의
    Figure kpo00005
    출력 상태에 따라 출력이 변화되는 인버터(N3)와, 상기 인버터(N2,N3)의 각 출력에 의해 동작제어되어 차동앰프의 트랜지스터(Q8,Q9)를 온/오프 제어하는 트랜지스터(Q7,Q10)와, 차동앰프를 구성하여 상기 트랜지스터(Q8,Q9)에 의해 동작 제어되어 출력(Verror) 전압값을 제어하는 트랜지스터(Q8,Q9)와, 커런트 미러로 구성되며 상기 트랜지스터(Q8,Q9)에 의해 동작제어되는 트랜지스터(Q4∼Q6)와, 커런트 미러로 구성되어 상기 트랜지스터(Q7,Q10)의 베이스에 연결되는 트랜지스터(Q1∼Q3)를 포함하여 구성된 것을 특징으로 하는 AFC 회로.
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