JPH1198009A - 分周回路およびデジタルｐｌｌ回路 - Google Patents

分周回路およびデジタルｐｌｌ回路

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JPH1198009A
JPH1198009A JP9252333A JP25233397A JPH1198009A JP H1198009 A JPH1198009 A JP H1198009A JP 9252333 A JP9252333 A JP 9252333A JP 25233397 A JP25233397 A JP 25233397A JP H1198009 A JPH1198009 A JP H1198009A
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Abstract

(57)【要約】 【課題】 出力信号に生じるジッタ量を抑えることがで
きる分周回路を提供する。 【解決手段】 直列に接続されたＤ−ＦＦ７，９，１１
を、入力信号Ｓ０を基準クロック信号として駆動し、分
周比決定信号Ｓ２１によって選択された分周比で入力信
号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モ
ジュール３と、直列に接続されたＤ−ＦＦ４７，４９，
５１，５３を、第１の分周信号Ｓ７を基準クロック信号
として駆動し、当該直列に接続されたＤ−ＦＦの段数に
応じた分周比である８分周で、第１の分周信号Ｓ７を分
周して出力信号Ｓ５７を生成する回路モジュール４５
と、回路モジュール４５のＤ−ＦＦの出力および４／５
選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生
成するＯＲ回路５５とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、分周回路およびデ
ジタルＰＬＬ(Phase Locked Loop) 回路に関する。
【０００２】
【従来の技術】図１１は、一般的なプログラマブルなデ
ジタルＰＬＬ回路６のブロック図である。図１１に示す
ように、デジタルＰＬＬ回路６は、例えば、位相比較器
２、デジタルカウンタ８、周波数逓倍器４および分周器
５により構成されている。位相比較器２は、周波数ｆ
ref の基準クロック信号と分周器５からの発信出力ｆ５
との位相を比較し、比較結果に応じたアップ／ダウン信
号をデジタルカウンタ８に出力する。例えば、基準クロ
ック信号に対して発信出力ｆ５の周波数が低い場合には
アップ信号をデジタルカウンタ８に出力し、その逆の場
合にはダウン信号をデジタルカウンタ８に出力する。デ
ジタルカウンタ８は、位相比較器２からのアップ／ダウ
ン信号に基づき、カウント値を最下位ビットから最上位
ビットに向かってアップおよびダウンし、ｎビットのカ
ウント値Ｓ３を周波数逓倍器４に出力する。
【０００３】周波数逓倍器４は、電圧制御発振器（ＶＣ
Ｏ）と同様な機能を有し、入力されたカウント値Ｓ３に
より発振周波数を決定し、最終的に周波数ｆ0 の目標ク
ロックＳ４を出力する。分周器５は、周波数逓倍器４か
らの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器
２に出力する。図１１に示すデジタルＰＬＬ回路６にお
いては、図１２に示すように、ロック状態に達するま
で、デジタルカウンタ８をｎビットカウンタとした場合
には、最大２n ／ｆref の動作時間を要する。
【０００４】デジタルＰＬＬ回路６では、デジタルカウ
ンタ８は、３２分周および３３分周を選択して行う３２
／３３分周器を組み込んでおり、この３２／３３分周器
を用いてカウントダウンおよびカウントアップを行う。
【０００５】図１３は、図１１に示すデジタルカウンタ
８に組み込まれた従来の分周器１の回路図である。図２
および図３において、（Ａ），（Ｂ），（Ｃ），
（Ｄ），（Ｅ），（Ｊ），（Ｌ），（Ｍ），（Ｎ）は、
それぞれ図１３に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ
９、信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、
信号Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャ
ートである。ここで、図２は図１３に示す４／５選択信
号Ｓ２４がハイレベルの場合（回路モジュール３におい
て４分周が選択された場合）のタイミングチャートであ
り、図３は図１３に示す４／５選択信号Ｓ２４がローレ
ベルの場合（回路モジュール３において５分周が選択さ
れた場合）のタイミングチャートである。
【０００６】分周器１は、４／５選択信号Ｓ２４に応じ
て、３２分周および３３分周のうち何れか一方の分周比
で入力信号Ｓ０を分周する。図１３に示すように、分周
器１は、回路モジュール３および５から構成される。回
路モジュール３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）
７，９，１１、ＡＮＤ回路１３およびＯＲ回路１４から
構成される。Ｄ−ＦＦ７，９，１１は、入力信号Ｓ０を
基準クロックとして駆動される。回路モジュール３は、
回路モジュール５から入力した図２（Ｊ）および図３
（Ｊ）に示す分周比決定信号Ｓ２１に基づいて、入力信
号Ｓ０を４分周あるいは５分周で分周し、この分周した
信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子から回路モジュール
５に出力する。具体的には、分周比決定信号Ｓ２１がハ
イレベルのときに入力信号Ｓ０を５分周した図３（Ｂ）
に示す信号Ｓ７を生成し、分周比決定信号Ｓ２１がロー
レベルのときに入力信号Ｓ０を４分周した図２（Ｂ）に
示す信号Ｓ７を生成する。
【０００７】また、回路モジュール５は、Ｄ−ＦＦ１
５，１７，１９、４入力のＮＯＲ回路２１およびバッフ
ァ２３から構成される。回路モジュール５では、Ｄ−Ｆ
Ｆ１５のＣＬＫ端子が、回路モジュール３のＤ−ＦＦ７
のＱ￣端子と接続され、Ｄ−ＦＦ１５のＱ端子とＤ−Ｆ
Ｆ１７のＣＬＫ端子とが接続され、Ｄ−ＦＦ１７のＱ端
子とＤ−ＦＦ１９のＣＬＫ端子とが接続されている。ま
た、Ｄ−ＦＦ１５，１７，１９において、Ｄ端子とＱ￣
端子とが接続されている。ここで、Ｄ−ＦＦ１５，１
７，１９が直列に接続されており、１つのＤ−ＦＦで２
分周が実現されるので、信号Ｓ７を８（＝２3 ）分周し
た図２（Ｎ）および図３（Ｎ）に示す信号Ｓ１９がＤ−
ＦＦ１９のＱ端子から出力される。この信号Ｓ１９は、
バッファ２３を介して、出力信号Ｓ１として出力され
る。また、Ｄ−ＦＦ１５のＱ端子からは信号Ｓ７を２
（＝２1 ）分周した図２（Ｌ）および図３（Ｌ）に示す
信号Ｓ１５が出力され、Ｄ−ＦＦ１７のＱ端子からは信
号Ｓ７を４（＝２2 ）分周した図２（Ｍ）および図３
（Ｍ）に示す信号Ｓ１７が出力される。
【０００８】ＮＯＲ回路２１は、Ｄ−ＦＦ１５，１７，
１９のＱ端子からの信号Ｓ１５，Ｓ１７，Ｓ１９と、４
／５選択信号Ｓ２４との４つの信号を入力し、それらの
ＮＯＲ演算結果を分周比決定信号Ｓ２１として回路モジ
ュール３のＡＮＤ回路１３に出力する。 ここで、分周
比決定信号Ｓ２１は、図２（Ｊ）および図３（Ｊ）に示
すように、信号Ｓ１５，Ｓ１７，Ｓ１９および４／５選
択信号Ｓ２４の全てがローレベルのときにハイレベルと
なり、それ以外のときにローレベルとなる。
【０００９】分周器１では、３２分周を行う場合には、
４／５選択信号Ｓ２４をハイレベルに保持し、入力信号
Ｓ０を４分周した信号Ｓ７を、回路モジュール５におい
て８分周することで、入力信号Ｓ０を３２分周した出力
信号Ｓ１を生成する。一方、分周器１では、３３分周を
行う場合には、回路モジュール３を、信号Ｓ７の８周期
のうち７周期だけ４分周器として機能させ、８周期のう
ち１周期だけ５分周器として機能させる。これにより、
（４×７／８＋５×１／８）×８であるため、分周器１
において、入力信号Ｓ０を３３分周した出力信号Ｓ１が
生成される。
【００１０】
【発明が解決しようとする課題】ところで、携帯電話な
どの通信分野で用いられるＰＬＬ回路は、ローカル周波
数が１ＧＨｚ以上の高周波帯域を持つことから、分周器
は、主に、ＭＯＳロジックではなく、バイポーラで構成
される。また、このような通信分野で用いられるＰＬＬ
回路の電源電圧は３Ｖが主流であり、１つのＤ−ＦＦの
基本型は、図１４に示す回路構成になっている。すなわ
ち、Ｄ−ＦＦは、差動増幅回路２００，２０１ ，ＥＣ
Ｌ回路２０２，２０３およびラッチ回路２０４，２０５
によって構成される。差動増幅回路２００は、ｎｐｎ型
のトランジスタＱ1 ，Ｑ2 のエミッタを結合し、その結
合点に定電流源Ｉ0 が設けられている。差動増幅回路２
０１は、ｎｐｎ型のトランジスタＱ3 ，Ｑ4 のエミッタ
を結合し、その結合点に定電流源Ｉ1が設けられてい
る。ＥＣＬ回路２０２は、相互にエミッタを結合したｎ
ｐｎ型のトランジスタＱ5，Ｑ6 によって構成される。
ＥＣＬ回路２０３は、相互にエミッタを結合したｎｐｎ
型のトランジスタＱ9 ，Ｑ10によって構成される。ラッ
チ回路２０４は、相互にコレクタとベースおよびエミッ
タ相互間を結合したｎｐｎ型のトランジスタＱ7 、Ｑ8
によって構成される。ラッチ回路２０５は、相互にコレ
クタとベースおよびエミッタ相互間を結合したｎｐｎ型
のトランジスタＱ11、Ｑ12によって構成される。この回
路構成では、Ｄ−ＦＦの出力振幅は、約０．３Ｖ以下し
か得られず、スルーレートを良くするには、負荷抵抗を
小さくする必要がある。しかしながら、近年の携帯電話
では、通話可能時間の長時間化が要望されており、前述
したように負荷抵抗を小さくすると、消費電流が増大
し、消費電力が増大してしまう。また、スルーレートが
悪いと、バイポーラＥＣＬロジックの出力のジッターが
増大し、ＰＬＬ回路のＶＣＯ出力信号のノイズが悪化
し、最終的には、デジタル通信信号のビットエラーレー
トが悪くなる。
【００１１】例えば、図１４のＤ−ＦＦでは、Ｄ端子か
らの入力信号によって生成されるＥ入力信号およびＦ入
力信号の波形が図１５（Ａ）で示される場合には、出力
信号Ｇ，Ｈには、図１５（Ｂ）に示すジッタ量ΔＸが生
じる。ところで、図１３に示す分周器１では、回路モジ
ュール５において、Ｄ−ＦＦ１５，１７，１９が非同期
方式で直列に接続されている。従って、Ｄ−ＦＦ１５に
おいて生じたジッタがＤ−ＦＦ１７，１９に伝達され、
最終段のＤ−ＦＦ１９から出力される出力信号Ｇ，Ｈに
は、図１５（Ｃ）に示すように、ジッタ量ΔＸの３倍の
ジッタ量ΔＹが生じてしまう。そのため、図１３に示す
分周器１では、最終的に得られる出力信号Ｓ１のジッタ
量が大きくなり、分周器１をＰＬＬ回路に用いると、Ｐ
ＬＬ回路のＶＣＯ出力信号のフェイズノイズが悪化し、
最終的には、デジタル通信信号のビットエラーレートが
悪くなる。
【００１２】本発明は上述した従来技術の問題点に鑑み
てなされ、出力信号に生じるジッタ量を抑えることがで
きる分周回路を提供することを目的とする。また、本発
明は、フェイズノイズを低減できるＰＬＬ回路を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
分周回路は、直列に接続された複数の記憶回路を、入力
信号を基準クロック信号として駆動し、分周比決定信号
によって選択された分周比で入力信号を分周して第１の
分周信号を生成する第１の分周回路と、直列に接続され
た複数の記憶回路を、前記第１の分周信号を基準クロッ
ク信号として駆動し、当該直列に接続された記憶回路の
段数に応じた分周比で、前記第１の分周信号を分周して
第２の分周信号を生成する第２の分周回路と、前記第２
の分周回路の記憶回路の出力に基づいて、前記分周比決
定信号を生成する分周比決定手段とを有する。
【００１４】本発明の分周回路では、分周比決定信号が
第１の分周回路に入力され、第１の分周回路において、
分周比決定信号に応じた分周比で入力信号が分周され、
第１の分周信号が生成される。この第１の分周信号は、
第２の分周回路に出力される。第２の分周回路では、第
１の分周信号を基準クロック信号として、直列に接続さ
れた複数の記憶回路が駆動され、記憶回路の段数に応じ
た分周比で分周され、第２の分周信号が生成される。第
２の分周回路では、直列に接続された複数の記憶回路
が、それぞれ第１の分周信号を基準クロック信号として
同期方式で駆動されるため、前段の記憶回路で生じたジ
ッタが後段の記憶回路に伝達されることはなく、最終段
の記憶回路から出力される出力信号に含まれるジッタ量
が低減される。
【００１５】また、本発明の分周回路は、好ましくは、
前記第１の分周回路は、１段目の記憶回路の反転出力を
２段目の記憶回路が入力し、後段の記憶回路がある場合
には、前記２段目の記憶回路の出力を後段の記憶回路に
順次に出力し、前記分周比決定信号に基づいて、第１の
分周比で分周を行うときに最終段の記憶回路の出力と当
該最終段以外の記憶回路の出力との論理和に相当する信
号を１段目の記憶回路の入力にフィードバックし、第２
の分周比で分周を行うときに、最終段以外の記憶回路の
出力を前記１段目の記憶回路の入力にフィードバックす
るように、前記入力信号に基づいて駆動される複数の記
憶回路を接続しており、前記１段目の記憶回路の反転出
力を前記第１の分周信号とし、前記第２の分周回路は、
第１の分周信号に基づいて駆動される複数の記憶回路
を、１段目の記憶回路の反転出力を２段目の記憶回路が
入力し、３段目以降は、前段の記憶回路の出力を後段の
記憶回路が入力し、最終段の記憶回路の出力を１段目の
記憶回路が入力するように接続しており、最終段の記憶
回路の出力を前記第２の分周信号とする。
【００１６】また、本発明のデジタルＰＬＬ回路は、周
波数逓倍手段からの出力信号を分周した発振出力を生成
する分周器と、基準信号と前記分周器からの発振出力と
の位相を比較する位相比較手段と、前記位相比較手段の
比較結果に基づいて、分周回路を用いてカウントを行う
デジタルカウンタと、前記デジタルカウンタのカウント
結果に基づいて、発振周波数を決定して出力信号を生成
し、最終的に、目標周波数の出力信号を生成する周波数
逓倍手段とを有するデジタルＰＬＬ回路であって、前記
デジタルカウンタの分周回路は、直列に接続された複数
の記憶回路を、入力信号を基準クロック信号として駆動
し、分周比決定信号によって選択された分周比で入力信
号を分周して第１の分周信号を生成する第１の分周回路
と、直列に接続された複数の記憶回路を、前記第１の分
周信号を基準クロック信号として駆動し、当該直列に接
続された記憶回路の段数に応じた分周比で、前記第１の
分周信号を分周して第２の分周信号を生成する第２の分
周回路と、前記第２の分周回路の記憶回路の出力に基づ
いて、前記分周比決定信号を生成する分周比決定手段と
を有する。
【００１７】
【発明の実施の形態】以下、本発明の実施形態に係わる
デジタルＰＬＬ回路および分周器について説明する。第１実施形態 図１は、本実施形態のデジタルＰＬＬ回路の分周器４１
の回路図である。分周器４１は、図１１に示すデジタル
ＰＬＬ回路のデジタルカウンタ８に組み込まれる。図２
および図３において、（Ｆ），（Ｇ），（Ｈ），（Ｉ）
は、それぞれ図１に示す信号Ｓ４９、信号Ｓ５１、信号
Ｓ５３、信号Ｓ４７のタイミングチャートである。ここ
で、図２は図１に示す４／５選択信号Ｓ２４がハイレベ
ルの場合（回路モジュール３において４分周が選択され
た場合）のタイミングチャートであり、図３は図１に示
す４／５選択信号Ｓ２４がローレベルの場合（回路モジ
ュール３において５分周が選択された場合）のタイミン
グチャートである。
【００１８】図１に示すように、分周器４１は、第１の
分周回路としての回路モジュール３および第２の分周回
路としての回路モジュール４５によって構成される。こ
こで、回路モジュール３は、前述した図１３に示す従来
の分周器１の回路モジュール３と同じである。従って、
図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、信号Ｓ
１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号Ｓ１
５、信号Ｓ１７、信号Ｓ１９のタイミングチャートは、
前述した分周器１と同様に、図２および図３の（Ａ），
（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），
（Ｍ），（Ｎ）のようになる。
【００１９】以下、図１に示す回路モジュール４５につ
いて詳細に説明する。回路モジュール４５は、Ｄ−ＦＦ
４７，４９，５１，５３、分周比決定手段としての５入
力のＮＯＲ回路５５およびバッファ５７から構成され
る。Ｄ−ＦＦ４７のＱ￣端子はＤ−ＦＦ４９のＤ端子に
接続され、Ｄ−ＦＦ４９のＱ端子はＤ−ＦＦ５１のＤ端
子に接続され、Ｄ−ＦＦ５１のＱ端子はＤ−ＦＦ５３の
Ｄ端子に接続され、Ｄ−ＦＦ５３のＱ端子はＤ−ＦＦ４
７のＤ端子に接続されている。すなわち、Ｄ−ＦＦ４７
の出力が、Ｄ−ＦＦ４９，５１，５３に順に伝達され、
Ｄ−ＦＦ５３の出力がＤ−ＦＦ４７の入力にフィードバ
ックされる構成になっている。
【００２０】また、Ｄ−ＦＦ４７，４９，５１，５３の
ＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端
子に接続され、信号Ｓ７に同期して駆動される。ここ
で、図２（Ｆ）〜（Ｉ）に示すように、例えば、Ｄ−Ｆ
Ｆ５３のＱ端子のレベル変化の影響は、信号Ｓ７の１周
期×４（Ｄ−ＦＦ４７，４９，５１，５３の段数）の時
間経過後に、逆向きのレベル変化としてＤ−ＦＦ５３の
Ｑ端子にフィードバックされる。従って、信号Ｓ４７，
Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分
周した信号になる。
【００２１】ＮＯＲ回路５５には、Ｄ−ＦＦ４７，４
９，５１，５３のＱ端子からの信号Ｓ４７，Ｓ４９，Ｓ
５１，Ｓ５３と、４／５選択信号Ｓ２４とが入力され、
これらのＮＯＲ演算結果が、分周比決定信号Ｓ２１とし
て回路モジュール３に出力される。ここで、分周比決定
信号Ｓ２１の波形は、図２８（Ｊ）および図３（Ｊ）で
示され、前述した分周器１のＮＯＲ回路２１から出力さ
れる分周比決定信号Ｓ２１と同じである。
【００２２】４／５選択信号Ｓ２４は、図４に示すよう
に、スワローカウンタ５９から出力される。スワローカ
ウンタ５９は、図５（Ａ）に示す４／５選択信号Ｓ２４
を回路モジュール４５に出力し、それに応じて、回路モ
ジュール４５から、図５（Ｂ）に示すように、４／５選
択信号Ｓ２４がローレベルの間に入力信号Ｓ０を３３分
周し、４／５選択信号Ｓ２４がハイレベルの間に入力信
号Ｓ０を３２分周した出力信号Ｓ５７を入力する。図５
（Ｂ）に示すように、出力信号Ｓ５７は、入力信号Ｓ０
を３３分周した信号を３周期分含み、入力信号Ｓ０を３
２分周した信号を３８周期分含む。スワローカウンタ５
９は、出力信号Ｓ５７に含まれるパルスをカウントする
ことで、カウント値１３１５（３３×３＋３２×３８）
をカウントする。
【００２３】次に、図１に示す分周器４１の動作につい
て説明する。先ず、分周器４１が３２分周器として機能
する場合の動作を図２を参照しながら説明する。この場
合には、図２に示すように、４／５選択信号Ｓ２４はハ
イレベルを保持していおり、図２（Ｊ）に示すように、
分周比決定信号Ｓ２１はローレベルを保持する。従っ
て、信号Ｓ１３もローレベルを保持し、Ｄ−ＦＦ９のＱ
端子から出力された図２（Ｃ）に示す信号９は、そのま
ま図２（Ｅ）に示す信号Ｓ１４としてＤ−ＦＦ７のＤ端
子に出力される。そのため、例えば、Ｄ−ＦＦ７のＤ端
子のレベル変化の影響は、入力信号Ｓ０の１周期×２
（Ｄ−ＦＦ７，９の段数）の時間経過後に、逆向きのレ
ベル変化としてＤ−ＦＦ７のＤ端子にフィードバックさ
れる。従って、図２（Ｂ），（Ｃ），（Ｅ）に示すよう
に、信号Ｓ７，Ｓ９，Ｓ１４は、図２（Ａ）に示す入力
信号Ｓ０を４分周した信号になる。
【００２４】そして、信号Ｓ７は、Ｄ−ＦＦ４７のＣＬ
Ｋ端子に入力される。ここで、前述したように、図２
（Ｉ），（Ｆ），（Ｇ），（Ｈ）に示すように、信号Ｓ
４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７
を８分周した信号、すなわち、入力信号Ｓ０を３２（＝
４×８）分周した信号になる。そして、信号Ｓ５３が、
バッファ５７を介して、出力信号Ｓ５７として出力され
る。ここで、出力信号Ｓ５７も、入力信号Ｓ０を３２分
周した信号になっている。
【００２５】次に、分周器４１が３３分周器として機能
する場合の動作を図３を参照しながら説明する。この場
合には、図３に示すように、４／５選択信号Ｓ２４はロ
ーレベルを保持しており、図３（Ｊ）に示すように、分
周比決定信号Ｓ２１は、信号Ｓ４７，Ｓ４９，Ｓ５１お
よびＳ５３に応じてローレベルあるいはハイレベルとな
る。従って、ＡＮＤ回路１３は、分周比決定信号Ｓ２１
がハイレベルのときに、信号Ｓ１１を信号Ｓ１３として
ＯＲ回路１４に出力される。そして、ＯＲ回路１４にお
いて、信号Ｓ１３と信号Ｓ９とのＯＲ演算が行われ、そ
の演算結果が信号Ｓ１４としてＤ−ＦＦ７のＤ端子に出
力される。ここで、信号Ｓ１１は、信号Ｓ９をＤ−ＦＦ
１１において１クロックサイクル遅延させた信号である
ため、分周比決定信号Ｓ２１がハイレベルの期間に対応
して、３クロックサイクルだけハイレベルとなるパルス
Ａ１が信号Ｓ１４に現れる。また、それに応じて、信号
Ｓ７にも、３クロックサイクルだけローレベルとなるパ
ルスＡ２が現れる。
【００２６】そして、信号Ｓ７がＤ−ＦＦ４７，４９，
５１，５３のＣＬＫ端子に入力され、信号Ｓ７をクロッ
ク信号として、Ｄ−ＦＦ４７，４９，５１，５３が駆動
される。ここで、例えば、Ｄ−ＦＦ４７では、信号Ｓ４
７のレベルの切り換わりが、逆向きのレベル切り換えと
して、信号Ｓ７の４周期後に生じることから、図３
（Ｉ）に示すように、信号Ｓ４７がタイミングｔ１でハ
イレベルからローレベルに切り換わると、次に、信号Ｓ
４７は、信号Ｓ７の４周期後であるタイミングｔ２でロ
ーレベルからハイレベルに切り換わる。このとき、信号
Ｓ７には、３クロックサイクルだけローレベルとなるパ
ルスＡ１があるため、信号Ｓ４７には、１７クロックサ
イクルだけローレベルとなるパルスＡ３が現れる。
【００２７】その後、信号４７は、１６クロックサイク
ルだけハイレベルを保持した後に、タイミングｔ３でハ
イレベルからローレベルに切り換わる。すなわち、信号
４７の周期は３３クロックサイクルであり、信号４７
は、入力信号Ｓ０を３３分周したものになる。また、同
様に、信号Ｓ４９，Ｓ５１，Ｓ５３も、入力信号Ｓ０を
３３分周したものになる。そして、信号Ｓ５３が、バッ
ファ５７を介して、出力信号Ｓ５７として出力される。
ここで、出力信号Ｓ５７も、入力信号Ｓ０を３３分周し
た信号になっている。
【００２８】また、ＮＯＲ回路５５では、信号Ｓ４７，
Ｓ４９，Ｓ５１，Ｓ５３および４／５選択信号Ｓ２４の
ＮＯＲ演算が行われ、その演算結果である分周比決定信
号Ｓ２１が生成される。このとき、４／５選択信号Ｓ２
４はローレベルであるため、信号Ｓ４７，Ｓ４９，Ｓ５
１，Ｓ５３の全てがローレベルのときに、分周比決定信
号Ｓ２１はハイレベルとなる。すなわち、図３（Ｊ）に
示す、タイミングｔ１，ｔ３，．．から、５クロックサ
イクルの間だけ分周比決定信号Ｓ２１はハイレベルとな
る。
【００２９】以上説明したように、分周器４１によれ
ば、３２分周および３３分周を選択的に行うことができ
る。また、分周器４１では、回路モジュール４５におい
て、Ｄ−ＦＦ４７，４９，５１，５３が、信号Ｓ７を基
準クロックとして同期して駆動される。そのため、前段
のＤ−ＦＦにおいて生じたジッタが後段のＤ−ＦＦに伝
達されることはなく、出力信号Ｓ５７のジッタ量を大幅
に削減できる。そのため、分周器４１をデジタルカウン
タとして組み込んだ本実施形態のデジタルＰＬＬ回路に
よれば、フェイズノイズの影響を抑制でき、例えばデジ
タル通信信号のビットエラーレートを改善できる。
【００３０】第２実施形態 図６は、本実施形態のデジタルＰＬＬ回路の分周器６１
の回路図である。図６に示すように、分周器６１は、第
１の分周回路としての回路モジュール３および第２の分
周回路としての回路モジュール６５によって構成され
る。ここで、回路モジュール３は、前述した図１３に示
す従来の分周器１の回路モジュール３と同じである。従
って、図１に示す入力信号Ｓ０、信号Ｓ７、信号Ｓ９、
信号Ｓ１１、信号Ｓ１４、分周比決定信号Ｓ２１、信号
Ｓ１５、信号Ｓ１７、信号Ｓ１９のタイミングチャート
は、分周器１と同様に、図２および図３の（Ａ），
（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｊ），（Ｌ），
（Ｍ），（Ｎ）のようになる。
【００３１】以下、図１に示す回路モジュール６５につ
いて詳細に説明する。図６に示すように、回路モジュー
ル６５は、図１に示す回路モジュール４５のＤ−ＦＦ５
３の後段にＤ−ＦＦ６２を設けた構成をしている。すな
わち、Ｄ−ＦＦ５３のＱ端子がＤ−ＦＦ６２のＤ端子に
接続され、Ｄ−ＦＦ６２のＱ端子がバッファ６３に接続
されている。また、Ｄ−ＦＦ６２のＣＬＫ端子には、入
力信号Ｓ０が入力されている。
【００３２】回路モジュール６５では、図６に示す信号
Ｓ４７，信号Ｓ４９，信号Ｓ５１，信号Ｓ５３のタイミ
ングチャートは、図１に示す分周器４１と同様に、図２
および図３の（Ｉ），（Ｆ），（Ｇ），（Ｈ）のように
なる。信号Ｓ５３は、Ｄ−ＦＦ６２において、入力信号
Ｓ０を基準として波形整形され、図２（Ｋ）および図３
（Ｋ）に示すように、入力信号Ｓ０の１クロックサイク
ル分だけ遅延した信号Ｓ６２となる。信号Ｓ６２は、バ
ッファ６３を介して、出力信号Ｓ６３として出力され
る。以上説明したように、分周器６１によれば、３２分
周あるいは３３分周された信号Ｓ５３を、入力信号Ｓ０
で波形生成し、入力信号Ｓ０と同期した出力信号Ｓ６３
を得ることができる。但し、分周器６１では、Ｄ−ＦＦ
６２を追加したことから、図１に示す分周器４１に比べ
て消費電力は大きくなる。
【００３３】第３実施形態 図７は、本実施形態のデジタルＰＬＬ回路の分周器７１
の回路図である。図７に示すように、分周器７１は、第
１の分周回路としての回路モジュール７３および第２の
分周回路としての回路モジュール４５によって構成され
る。ここで、回路モジュール４５は、前述した図１に示
す分周器４１の回路モジュール４５と同じである。以
下、回路モジュール７３について説明する。回路モジュ
ール７３は、Ｄ型フリップフロップ（Ｄ−ＦＦ）７４，
７６、ＡＮＤ回路７５およびＯＲ回路７２から構成され
る。
【００３４】Ｄ−ＦＦ７４，７６は、入力信号Ｓ０を基
準クロックとして駆動される。Ｄ−ＦＦ７４のＱ端子は
Ｄ−ＦＦ７６のＤ端子に接続されている。Ｄ−ＦＦ７４
のＱ￣端子は、ＯＲ回路７２の一方の入力端子と、回路
モジュール４５のＤ−ＦＦ４７，４９，５１，５３のＣ
ＬＫ端子と接続されている。回路モジュール７３は、回
路モジュール４５から入力した図２（Ｊ）および図３
（Ｊ）に示す分周比決定信号Ｓ２１に基づいて、入力信
号Ｓ０を２分周あるいは３分周で分周し、この分周した
信号Ｓ７４￣を、Ｄ−ＦＦ７４のＱ￣端子から回路モジ
ュール４５に出力する。具体的には、分周比決定信号Ｓ
２１がハイレベルのときに、回路モジュール７３におい
て入力信号Ｓ０を３分周した信号Ｓ７４￣を生成し、回
路モジュール４５において入力信号Ｓ０を１７分周した
出力信号Ｓ５７を生成する。また、分周比決定信号Ｓ２
１がローレベルのときに、回路モジュール７３において
入力信号Ｓ０を２分周した信号Ｓ７４￣を生成し、回路
モジュール４５において入力信号Ｓ０を１６分周した出
力信号Ｓ５７を生成する。
【００３５】第４実施形態 図８は、本実施形態のデジタルＰＬＬ回路の分周器８１
の回路図である。分周器８１は、２４分周および２５分
周の何れか一方を選択して、入力信号Ｓ０を分周する。
図８に示すように、分周器８１は、第１の分周回路とし
ての回路モジュール３および第２の分周回路としての回
路モジュール７５によって構成される。ここで、回路モ
ジュール３は、前述した図１に示す分周器４１の回路モ
ジュール３と同じである。すなわち、回路モジュール３
は、分周比決定信号Ｓ８２に基づいて、入力信号Ｓ０を
４分周あるいは５分周した信号Ｓ７を生成する。以下、
回路モジュール７５について説明する。回路モジュール
７５は、Ｄ−ＦＦ８３，８４，８５、４入力のＮＯＲ回
路８６およびバッファ８７から構成される。Ｄ−ＦＦ８
３のＱ￣端子はＤ−ＦＦ８４のＤ端子に接続され、Ｄ−
ＦＦ８４のＱ端子はＤ−ＦＦ８５のＤ端子に接続され、
Ｄ−ＦＦ８５のＱ端子はＤ−ＦＦ８３のＤ端子に接続さ
れている。すなわち、Ｄ−ＦＦ８３のＱ￣端子の出力
が、Ｄ−ＦＦ８４，８５の順に伝達され、Ｄ−ＦＦ８５
の出力がＤ−ＦＦ８３にフィードバックされる構成にな
っている。
【００３６】また、Ｄ−ＦＦ８３，８４，８５のＣＬＫ
端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接
続され、信号Ｓ７に同期して駆動される。ここで、例え
ば、Ｄ−ＦＦ８３のＱ端子のレベル変化の影響は、信号
Ｓ７の１周期×３（Ｄ−ＦＦ８４，８５，８３の段数）
の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ８
３のＱ端子にフィードバックされる。従って、信号Ｓ８
３￣，Ｓ８４，Ｓ８５は、信号Ｓ７を６分周した信号に
なる。
【００３７】ＮＯＲ回路８６には、Ｄ−ＦＦ８３，８
４，８５のＱ端子からの信号Ｓ８３，Ｓ８４，Ｓ８５
と、４／５選択信号Ｓ２４とが入力され、これらのＮＯ
Ｒ演算結果が、分周比決定信号Ｓ８２として回路モジュ
ール３に出力される。
【００３８】分周器８１では、回路モジュール３は、回
路モジュール７５から入力した分周比決定信号Ｓ８２に
基づいて、入力信号Ｓ０を４分周あるいは５分周で分周
し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子か
ら回路モジュール７５に出力する。具体的には、分周比
決定信号Ｓ８２がハイレベルのときに、回路モジュール
３において入力信号Ｓ０を５分周した信号Ｓ７を生成
し、回路モジュール７５において入力信号Ｓ０を２５分
周した出力信号Ｓ８７を生成する。また、分周比決定信
号Ｓ８２がローレベルのときに、回路モジュール３にお
いて入力信号Ｓ０を４分周した信号Ｓ７を生成し、回路
モジュール７５において入力信号Ｓ０を２４分周した出
力信号Ｓ８７を生成する。
【００３９】以上説明したように、分周器８１によれ
ば、入力信号Ｓ０を、２４分周および２５分周の何れか
一方を選択して分周することができる。また、分周器８
１では、回路モジュール７５において、Ｄ−ＦＦ８３，
８４，８５が、信号Ｓ７を基準クロックとして同期して
駆動される。そのため、前段のＤ−ＦＦにおいて生じた
ジッタが後段のＤ−ＦＦに伝達されることはなく、出力
信号Ｓ５７のジッタ量を大幅に削減できる。
【００４０】第５実施形態 図９は、本実施形態のデジタルＰＬＬ回路の分周器９１
の回路図である。分周器９１は、４０分周および４１分
周の何れか一方を選択して、入力信号Ｓ０を分周する。
図９に示すように、分周器９１は、第１の分周回路とし
ての回路モジュール３および第２の分周回路としての回
路モジュール９５によって構成される。ここで、回路モ
ジュール３は、前述した図１に示す分周器４１の回路モ
ジュール３と同じである。すなわち、回路モジュール３
は、分周比決定信号Ｓ１０６に基づいて、入力信号Ｓ０
を４分周あるいは５分周した信号Ｓ７を生成する。
【００４１】以下、回路モジュール９５について説明す
る。回路モジュール９５は、Ｄ−ＦＦ１０１，１０２，
１０３，１０４，１０５、６入力のＮＯＲ回路１０６お
よびバッファ１０７から構成される。Ｄ−ＦＦ１０１の
Ｑ￣端子はＤ−ＦＦ１０２のＤ端子に接続され、Ｄ−Ｆ
Ｆ１０２のＱ端子はＤ−ＦＦ１０３のＤ端子に接続さ
れ、Ｄ−ＦＦ１０３のＱ端子はＤ−ＦＦ１０４のＤ端子
に接続され、Ｄ−ＦＦ１０４のＱ端子はＤ−ＦＦ１０５
のＤ端子に接続され、Ｄ−ＦＦ１０５のＱ端子はＤ−Ｆ
Ｆ１０１のＤ端子に接続されている。すなわち、Ｄ−Ｆ
Ｆ１０１のＱ￣端子の出力が、Ｄ−ＦＦ１０２，１０
３，１０４，１０５の順に伝達され、Ｄ−ＦＦ１０５の
出力がＤ−ＦＦ１０１の入力にフィードバックされる構
成になっている。
【００４２】また、Ｄ−ＦＦ１０１，１０２，１０３，
１０４，１０５のＣＬＫ端子は、回路モジュール３のＤ
−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆
動される。ここで、例えば、Ｄ−ＦＦ１０１のＱ￣端子
のレベル変化の影響は、信号Ｓ７の１周期×５（Ｄ−Ｆ
Ｆ１０１〜１０５の段数）の時間経過後に、逆向きのレ
ベル変化としてＤ−ＦＦ１０１のＱ￣端子にフィードバ
ックされる。従って、信号Ｓ１０１，Ｓ１０１￣，Ｓ１
０２，Ｓ１０３，Ｓ１０４，Ｓ１０５は、信号Ｓ７を１
０分周した信号になる。
【００４３】ＮＯＲ回路１０６には、Ｄ−ＦＦ１０１，
１０２，１０３，１０４，１０５のＱ端子からの信号Ｓ
１０１，Ｓ１０２，Ｓ１０３，Ｓ１０４，Ｓ１０５と、
４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演
算結果が、分周比決定信号Ｓ１０６として回路モジュー
ル３に出力される。
【００４４】分周器９１では、回路モジュール３は、回
路モジュール９５から入力した分周比決定信号Ｓ１０６
に基づいて、入力信号Ｓ０を４分周あるいは５分周で分
周し、この分周した信号Ｓ７を、Ｄ−ＦＦ７のＱ￣端子
から回路モジュール９５に出力する。具体的には、分周
比決定信号Ｓ１０６がハイレベルのときに、回路モジュ
ール３において入力信号Ｓ０を５分周した信号Ｓ７を生
成し、この信号Ｓ７を基準クロックとして、回路モジュ
ール９５において入力信号Ｓ０を４１分周した出力信号
Ｓ１０７を生成する。また、分周比決定信号Ｓ１０６が
ローレベルのときに、回路モジュール３において入力信
号Ｓ０を４分周した信号Ｓ７を生成し、この信号Ｓ７を
基準クロックとして、回路モジュール９５において入力
信号Ｓ０を４０分周した出力信号Ｓ１０７を生成する。
【００４５】以上説明したように、分周器８１によれ
ば、入力信号Ｓ０を、４０分周および４１分周の何れか
一方を選択して分周することができると共に、Ｄ−ＦＦ
１０１〜１０５を同期式で駆動できる。
【００４６】第６実施形態 図１０は、本実施形態のデジタルＰＬＬ回路の分周器１
１１の回路図である。分周器１１１は、４０分周および
４２分周の何れか一方を選択して、入力信号Ｓ０を分周
する。図１０に示すように、分周器１１１は、第１の分
周回路としての回路モジュール１１３および第２の分周
回路としての回路モジュール４５によって構成される。
ここで、回路モジュール４５は、前述した図１に示す従
来の分周器４１の回路モジュール４５と同じである。す
なわち、回路モジュール４５は、信号Ｓ１１７を８分周
した出力信号Ｓ５７を生成する。
【００４７】以下、回路モジュール１１３について説明
する。図１０に示すように、回路モジュール１１３は、
Ｄ−ＦＦ１１７，１１９，１２１、ＡＮＤ回路１２３，
１２４、ＯＲ回路１１４、バッファ１２５およびインバ
ータ１２６を有する。回路モジュール１１３では、Ｄ−
ＦＦ１１７のＱ￣端子がＤ−ＦＦ１１９のＤ端子に接続
され、Ｄ−ＦＦ１１９のＱ端子がＤ−ＦＦ１２１のＤ端
子に接続されている。Ｄ−ＦＦ１１７，１１９，１２１
のＣＬＫ端子には、入力信号Ｓ０が入力される。
【００４８】バッファ１２５の入力端子はＯＲ回路５５
の出力端子に接続され、バッファ１２５の出力端子はＡ
ＮＤ回路１２３の一方の入力端子に接続されている。Ａ
ＮＤ回路１２３の他方の入力端子は、Ｄ−ＦＦ１２１の
Ｑ端子に接続されている。インバータ１２６の入力端子
はＯＲ回路５５の出力端子に接続され、インバータ１２
６の出力端子はＡＮＤ回路１２４の一方の入力端子に接
続されている。ＡＮＤ回路１２４の他方の入力端子は、
Ｄ−ＦＦ１１９のＱ端子に接続されている。ＡＮＤ回路
１２３，１２４の出力端子は、それぞれＯＲ回路１１４
の入力端子に接続されており、ＯＲ回路１１４の出力端
子はＤ−ＦＦ１１７のＤ端子に接続されている。
【００４９】回路モジュール１１３は、分周比決定信号
Ｓ５５がローレベルのときに、Ｄ−ＦＦ１１９のＱ端子
からの信号Ｓ１１９が、ＡＮＤ回路１２４およびＯＲ回
路１１４を介して、Ｄ−ＦＦ１１７のＤ端子にフィード
バックされる。これにより、信号Ｓ１１７は、入力信号
Ｓ０を４分周した信号になる。回路モジュール１１３
は、分周比決定信号Ｓ５５がハイレベルのときに、Ｄ−
ＦＦ１２１のＱ端子からの信号Ｓ１２１が、ＡＮＤ回路
１２３およびＯＲ回路１１４を介して、Ｄ−ＦＦ１１７
のＤ端子にフィードバックされる。これにより、信号Ｓ
１１７は、入力信号Ｓ０を６分周した信号になる。その
ため、４／６選択信号Ｓ１３４がローレベルのとき、回
路モジュール４５において、信号Ｓ１１７を８分周する
と、出力信号Ｓ５７は、入力信号Ｓ０を３２分周したも
のになる。また、４／６選択信号Ｓ１３４がハイレベル
のとき、回路モジュール４５において、信号Ｓ１１７を
８分周すると、出力信号Ｓ５７は、入力信号Ｓ０を３４
分周したものになる。
【００５０】以上説明したように、分周器１１１によれ
ば、３２分周および３４分周の何れか一方を選択して、
入力信号Ｓ０を分周することができると共に、Ｄ−ＦＦ
４７，４９，５１，５３を同期式で駆動できる。
【００５１】本発明は上述した実施形態には限定されな
い。本発明の分周回路において、第１の分周回路および
第２の分周回路において、直列に接続されるＤ−ＦＦの
数は、分周比に応じて任意に設定できる。また、上述し
た実施形態では、第１の分周回路において、２種類の分
周比を選択できる場合を例示したが、３種類以上の分周
比を選択できる構成にしてもよい。この場合には、例え
ば、分周比決定信号として２ビット以上の信号を用い、
３種類以上の信号を１段目のＤ−ＦＦのＤ端子にフィー
ドバックする構成にする。
【００５２】また、上述した実施形態では、記憶回路と
してＤ−ＦＦを例示したが、例えば、その他のＲＳフリ
ップフロップやＪＫフリップフロップなどを用いて構成
してもよい。さらに、上述した実施形態では、分周比決
定手段をＮＯＲ回路を用いて構成した場合を例示した
が、同様の機能を実現できれば、その他の回路を用いて
構成してもよい。
【００５３】
【発明の効果】以上説明したように、本発明の分周回路
によれば、複数の分周比のうち１の分周比を選択的し
て、入力信号を分周できる。また、本発明の分周回路で
は、第２の分周回路の複数の記憶回路は、第１の分周信
号を基準クロックとして同期して駆動される。そのた
め、前段の記憶回路で生じたジッタが後段の記憶回路に
伝達されることはなく、最終段の記憶回路の出力信号の
ジッタ量を大幅に削減できる。本発明のデジタルＰＬＬ
回路によれば、デジタルカウンタに上述した分周回路を
組み込むことで、フェイズノイズの影響を抑制でき、例
えばデジタル通信信号のビットエラーレートを改善でき
る。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態のデジタルＰＬ
Ｌ回路の分周器の回路図である。
【図２】図２は、前段の回路モジュールにおいて４分周
が選択された場合の図１に示す分周器の各信号のタイミ
ングチャートである。
【図３】図３は、前段の回路モジュールにおいて５分周
が選択された場合の図１に示す分周器の各信号のタイミ
ングチャートである。
【図４】図４は、スワローカウンタを説明するための図
である。
【図５】図５（Ａ）は図１に示す４／５選択信号の波形
図、図５（Ｂ）は図１に示す出力信号の波形図である。
【図６】図６は、本発明の第２実施形態のデジタルＰＬ
Ｌ回路の分周器の回路図である。
【図７】図７は、本発明の第３実施形態のデジタルＰＬ
Ｌ回路の分周器の回路図である。
【図８】図８は、本発明の第４実施形態のデジタルＰＬ
Ｌ回路の分周器の回路図である。
【図９】図９は、本発明の第５実施形態のデジタルＰＬ
Ｌ回路の分周器の回路図である。
【図１０】図１０は、本発明の第６実施形態のデジタル
ＰＬＬ回路の分周器の回路図である。
【図１１】図１１は、一般的なプログラマブルなデジタ
ルＰＬＬ回路のブロック図である。
【図１２】図１２は、図１１に示すデジタルＰＬＬ回路
の動作を説明するための図である。
【図１３】図１３は、図１１に示すデジタルカウンタに
組み込まれた従来の分周器の回路図である。
【図１４】図１４は、一般的なＤ−ＦＦの内部構成図で
ある。
【図１５】図１５は、Ｄ−ＦＦに生じるジッタを説明す
るための図である。
【符号の説明】
４１…分周器、３，４５，６５，７３，７５，９５，１
１３…回路モジュール、７，９，１１，４７，４９，５
１，５３…Ｄ−ＦＦ、１３…ＡＮＤ回路、１４…ＯＲ回
路、５５…ＮＯＲ回路、５７…バッファ、５９…スワロ
ーカウンタ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】直列に接続された複数の記憶回路を、入力
    信号を基準クロック信号として駆動し、分周比決定信号
    によって選択された分周比で入力信号を分周して第１の
    分周信号を生成する第１の分周回路と、 直列に接続された複数の記憶回路を、前記第１の分周信
    号を基準クロック信号として駆動し、当該直列に接続さ
    れた記憶回路の段数に応じた分周比で、前記第１の分周
    信号を分周して第２の分周信号を生成する第２の分周回
    路と、 前記第２の分周回路の記憶回路の出力に基づいて、前記
    分周比決定信号を生成する分周比決定手段とを有する分
    周回路。
  2. 【請求項２】前記第１の分周回路は、１段目の記憶回路
    の反転出力を２段目の記憶回路が入力し、後段の記憶回
    路がある場合には、前記２段目の記憶回路の出力を後段
    の記憶回路に順次に出力し、前記分周比決定信号に基づ
    いて、第１の分周比で分周を行うときに最終段の記憶回
    路の出力と当該最終段以外の記憶回路の出力との論理和
    に相当する信号を１段目の記憶回路の入力にフィードバ
    ックし、第２の分周比で分周を行うときに、最終段以外
    の記憶回路の出力を前記１段目の記憶回路の入力にフィ
    ードバックするように、前記入力信号に基づいて駆動さ
    れる複数の記憶回路を接続しており、前記１段目の記憶
    回路の反転出力を前記第１の分周信号とし、 前記第２の分周回路は、第１の分周信号に基づいて駆動
    される複数の記憶回路を、１段目の記憶回路の反転出力
    を２段目の記憶回路が入力し、３段目以降は、前段の記
    憶回路の出力を後段の記憶回路が入力し、最終段の記憶
    回路の出力を１段目の記憶回路が入力するように接続し
    ており、最終段の記憶回路の出力を前記第２の分周信号
    とする請求項１に記載の分周回路。
  3. 【請求項３】前記第１の分周回路は、前記分周比決定信
    号に基づいて、第１の分周比で分周を行うときに最終段
    の記憶回路の出力と当該最終段の一つ前の記憶回路の出
    力との論理和に相当する信号を１段目の記憶回路の入力
    にフィードバックし、第２の分周比で分周を行うとき
    に、最終段の一つ前の記憶回路の出力を前記１段目の記
    憶回路の入力にフィードバックするように、前記入力信
    号に基づいて駆動される複数の記憶回路を接続している
    請求項２に記載の分周回路。
  4. 【請求項４】前記第１の分周回路は、１段目の記憶回路
    の反転出力を２段目の記憶回路が入力し、後段の記憶回
    路がある場合には、前記２段目の記憶回路の出力を後段
    の記憶回路に順次に出力し、前記分周比決定信号に基づ
    いて、第１の分周比で分周を行うときに最終段の記憶回
    路の出力を１段目の記憶回路の入力にフィードバック
    し、第２の分周比で分周を行うときに、最終段以外の記
    憶回路の出力を１段目の記憶回路の入力にフィードバッ
    クするように、前記入力信号に基づいて駆動される複数
    の記憶回路を接続しており、前記１段目の記憶回路の反
    転出力を前記第１の分周信号とし、 前記第２の分周回路は、第１の分周信号に基づいて駆動
    される複数の記憶回路を、１段目の記憶回路の反転出力
    を２段目の記憶回路が入力し、３段目以降は、前段の記
    憶回路の出力を後段の記憶回路が入力し、最終段の記憶
    回路の出力を１段目の記憶回路が入力するように接続し
    ており、最終段の記憶回路の出力を前記第２の分周信号
    とする請求項１に記載の分周回路。
  5. 【請求項５】前記第１の分周回路は、前記分周比決定信
    号に基づいて、第１の分周比で分周を行うときに最終段
    の記憶回路の出力を１段目の記憶回路の入力にフィード
    バックし、第２の分周比で分周を行うときに最終段の一
    つ前の記憶回路の出力を１段目の記憶回路の入力にフィ
    ードバックするように、前記入力信号に基づいて駆動さ
    れる複数の記憶回路を接続している請求項４に記載の分
    周回路。
  6. 【請求項６】前記第２の分周回路は、前記最終段の記憶
    回路の後段に、前記入力信号を基準クロック信号として
    駆動し、前記第２の分周信号を入力する記憶回路をさら
    に有する請求項２に記載の分周回路。
  7. 【請求項７】前記分周比決定手段は、前記第２の分周回
    路の全ての記憶回路の出力および分周比選択信号の全て
    が、第１の論理レベルになったときに、第１の分周比で
    分周を行うこと示す分周比決定信号を生成する請求項２
    に記載の分周回路。
  8. 【請求項８】前記分周比選択信号を生成し、前記第２の
    分周回路が生成した第２の分周信号に基づいて、カウン
    トを行うスワローカウンタをさらに有する請求項１に記
    載の分周回路。
  9. 【請求項９】前記記憶回路は、Ｄフリップフロップであ
    る請求項１に記載の分周回路。
  10. 【請求項１０】周波数逓倍手段からの出力信号を分周し
    た発振出力を生成する分周器と、 基準信号と前記分周器からの発振出力との位相を比較す
    る位相比較手段と、 前記位相比較手段の比較結果に基づいて、分周回路を用
    いてカウントを行うデジタルカウンタと、 前記デジタルカウンタのカウント結果に基づいて、発振
    周波数を決定して出力信号を生成し、最終的に、目標周
    波数の出力信号を生成する周波数逓倍手段とを有するデ
    ジタルＰＬＬ回路において、 前記デジタルカウンタの分周回路は、 直列に接続された複数の記憶回路を、入力信号を基準ク
    ロック信号として駆動し、分周比決定信号によって選択
    された分周比で入力信号を分周して第１の分周信号を生
    成する第１の分周回路と、 直列に接続された複数の記憶回路を、前記第１の分周信
    号を基準クロック信号として駆動し、当該直列に接続さ
    れた記憶回路の段数に応じた分周比で、前記第１の分周
    信号を分周して第２の分周信号を生成する第２の分周回
    路と、 前記第２の分周回路の記憶回路の出力に基づいて、前記
    分周比決定信号を生成する分周比決定手段とを有するデ
    ジタルＰＬＬ回路。
  11. 【請求項１１】前記第１の分周回路は、１段目の記憶回
    路の反転出力を２段目の記憶回路が入力し、後段の記憶
    回路がある場合には、前記２段目の記憶回路の出力を後
    段の記憶回路に順次に出力し、前記分周比決定信号に基
    づいて、第１の分周比で分周を行うときに最終段の記憶
    回路の出力と当該最終段以外の記憶回路の出力との論理
    和に相当する信号を１段目の記憶回路の入力にフィード
    バックし、第２の分周比で分周を行うときに、最終段以
    外の記憶回路の出力を前記１段目の記憶回路の入力にフ
    ィードバックするように、前記入力信号に基づいて駆動
    される複数の記憶回路を接続しており、前記１段目の記
    憶回路の反転出力を前記第１の分周信号とし、 前記第２の分周回路は、第１の分周信号に基づいて駆動
    される複数の記憶回路を、１段目の記憶回路の反転出力
    を２段目の記憶回路が入力し、３段目以降は、前段の記
    憶回路の出力を後段の記憶回路が入力し、最終段の記憶
    回路の出力を１段目の記憶回路が入力するように接続し
    ており、最終段の記憶回路の出力を前記第２の分周信号
    とする請求項１０に記載のデジタルＰＬＬ回路。
  12. 【請求項１２】前記第１の分周回路は、前記分周比決定
    信号に基づいて、第１の分周比で分周を行うときに最終
    段の記憶回路の出力と当該最終段の一つ前の記憶回路の
    出力との論理和に相当する信号を１段目の記憶回路の入
    力にフィードバックし、第２の分周比で分周を行うとき
    に、最終段の一つ前の記憶回路の出力を前記１段目の記
    憶回路の入力にフィードバックするように、前記入力信
    号に基づいて駆動される複数の記憶回路を接続している
    請求項１１に記載のデジタルＰＬＬ回路。
  13. 【請求項１３】前記第１の分周回路は、１段目の記憶回
    路の反転出力を２段目の記憶回路が入力し、後段の記憶
    回路がある場合には、前記２段目の記憶回路の出力を後
    段の記憶回路に順次に出力し、前記分周比決定信号に基
    づいて、第１の分周比で分周を行うときに最終段の記憶
    回路の出力を１段目の記憶回路の入力にフィードバック
    し、第２の分周比で分周を行うときに、最終段以外の記
    憶回路の出力を１段目の記憶回路の入力にフィードバッ
    クするように、前記入力信号に基づいて駆動される複数
    の記憶回路を接続しており、前記１段目の記憶回路の反
    転出力を前記第１の分周信号とし、 前記第２の分周回路は、第１の分周信号に基づいて駆動
    される複数の記憶回路を、１段目の記憶回路の反転出力
    を２段目の記憶回路が入力し、３段目以降は、前段の記
    憶回路の出力を後段の記憶回路が入力し、最終段の記憶
    回路の出力を１段目の記憶回路が入力するように接続し
    ており、最終段の記憶回路の出力を前記第２の分周信号
    とする請求項１０に記載のデジタルＰＬＬ回路。
  14. 【請求項１４】前記第１の分周回路は、前記分周比決定
    信号に基づいて、第１の分周比で分周を行うときに最終
    段の記憶回路の出力を１段目の記憶回路の入力にフィー
    ドバックし、第２の分周比で分周を行うときに最終段の
    一つ前の記憶回路の出力を１段目の記憶回路の入力にフ
    ィードバックするように、前記入力信号に基づいて駆動
    される複数の記憶回路を接続している請求項１３に記載
    のデジタルＰＬＬ回路。
  15. 【請求項１５】前記第２の分周回路は、前記最終段の記
    憶回路の後段に、前記入力信号を基準クロック信号とし
    て駆動し、前記第２の分周信号を入力する記憶回路をさ
    らに有する請求項１１に記載のデジタルＰＬＬ回路。
  16. 【請求項１６】前記分周比決定手段は、前記第２の分周
    回路の全ての記憶回路の出力および分周比選択信号の全
    てが、第１の論理レベルになったときに、第１の分周比
    で分周を行うこと示す分周比決定信号を生成する請求項
    １１に記載のデジタルＰＬＬ回路。
  17. 【請求項１７】前記デジタルカウンタは、 前記分周比選択信号を生成し、 前記第２の分周回路が生成した第２の分周信号に基づい
    て、カウントを行うスワローカウンタをさらに有する請
    求項１０に記載のデジタルＰＬＬ回路。
  18. 【請求項１８】前記記憶回路は、Ｄフリップフロップで
    ある請求項１０に記載のデジタルＰＬＬ回路。
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