JP4015232B2 - プリスケーラ、分周器及びｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、出力信号周波数を設定された周波数に一致させるように動作するＰＬＬ回路に使用されるプリスケーラに関するものである。
【０００２】
近年、自動車電話や携帯電話等の移動体通信機器にはＰＬＬ回路が使用されている。このようなＰＬＬ回路は、その動作周波数がますます高くなる傾向にあり、動作周波数の上昇に伴って消費電力が増大している。そこで、ＰＬＬ回路の消費電力を低減させるために、ＰＬＬ回路に使用されるプリスケーラに対しても消費電力を低減することが必要となっている。
【０００３】
【従来の技術】
図１３は、ＰＬＬ回路に使用される従来のプリスケーラ５０を示す。プリスケーラ５０の前段に備えられる電圧制御発振器の出力信号ｆvco は、バッファ回路５１を介してフリップフロップ回路ＦＦ１〜ＦＦ３にクロック信号ＣＫとして入力される。
【０００４】
フリップフロップ回路ＦＦ１の出力信号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとして入力され、該フリップフロップ回路ＦＦ２の出力信号Ｑは、フリップフロップ回路ＦＦ３にデータＤとして入力される。
【０００５】
前記フリップフロップ回路ＦＦ２，ＦＦ３の出力信号Ｑは、ＯＲ回路５２ａに入力され、そのＯＲ回路５２ａの出力信号は、前記フリップフロップ回路ＦＦ１にデータＤとして入力される。
【０００６】
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ１の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ１にデータＤとして入力される。
【０００７】
前記フリップフロップ回路ＦＦＬ１の出力信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ２にデータＤとして入力される。フリップフロップ回路ＦＦＬ２の出力信号Ｑは、出力信号Ｐout として出力される。
【０００８】
前記フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑは、ＯＲ回路５２ｂに入力される。又、ＯＲ回路５２ｂには、プリスケーラ５０の動作を制御すべく外部から供給されるモジュール制御信号ＭＤが入力される。
【０００９】
前記ＯＲ回路５２ｂの出力信号は、前記フリップフロップ回路ＦＦ３に制御信号Ｍとして入力される。そして、制御信号ＭがＬレベルとなると、フリップフロップ回路ＦＦ３は通常動作を行い、制御信号ＭがＨレベルとなると、フリップフロップ回路ＦＦ３の出力信号ＱはＬレベルに固定される。
【００１０】
上記のように構成されたプリスケーラ５０の動作を図１４に示す。
プリスケーラ５０に前記電圧制御発振器の出力信号ｆvco が入力されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を４分周した出力信号ＸＱが出力される。又、フリップフロップ回路ＦＦ２の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱから１／４周期分、即ち出力信号ｆvco の一周期分位相が遅れる。
【００１１】
フリップフロップ回路ＦＦＬ１の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２分周、即ち前記出力信号ｆvco を８分周した信号となり、 フリップフロップ回路ＦＦＬ２の出力信号Ｑは、出力信号ｆvco を１６分周した信号となる。
【００１２】
モジュール制御信号ＭＤがＬレベルであれば、 ＯＲ回路５２ｂから出力される制御信号Ｍは、 フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑに基づいて決定される。
【００１３】
即ち、 このプリスケーラ５０が前記出力信号ｆvco のカウント動作を開始してから、 その出力信号ｆvco の１２個のパルスをカウントするまでは、フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号ＱはそのいずれかがＨレベルとなるため、制御信号ＭはＨレベルとなる。 すると、 フリップフロップ回路ＦＦ３の出力信号Ｑは、Ｌレベルに固定される。
【００１４】
前記出力信号ｆvco の１２個のパルスがカウントされると、 フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号ＱがすべてＬレベルとなるため、制御信号ＭがＬレベルとなる。
【００１５】
すると、 フリップフロップ回路ＦＦ３が活性化され、フリップフロップ回路ＦＦ３から、フリップフロップ回路ＦＦ２の出力信号Ｑを前記出力信号ｆvco の１周期分遅らせた出力信号Ｑが出力される。
【００１６】
そして、 フリップフロップ回路ＦＦ３の出力信号Ｑの立ち下がりから、 前記出力信号ｆvco が１周期分遅れて、 フリップフロップ回路ＦＦ１の出力信号ＸＱが立ち上がる。
【００１７】
フリップフロップ回路ＦＦ１の出力信号ＸＱの立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号ＱがＨレベルに立ち上がり、 制御信号ＭがＨレベルに立ち上がる。 そして、 新たなカウント動作が開始される。
【００１８】
このような動作により、 モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ５０は、前記出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【００１９】
又、 モジュール制御信号ＭＤがＨレベルであれば、 ＯＲ回路５２ｂから出力される制御信号ＭはＨレベルに固定されるため、フリップフロップ回路ＦＦ３は不活性化され、 その出力信号ＱはＬレベルに固定される。
【００２０】
従って、 モジュール制御信号ＭＤがＨレベルであれば、 プリスケーラ５０は、前記出力信号ｆvco に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【００２１】
【発明が解決しようとする課題】
ところで、ＰＬＬ回路の動作周波数の高速化に伴って、プリスケーラ５０に備えられるフリップフロップ回路ＦＦ１〜ＦＦ３は、バイポーラトランジスタよりなるＥＣＬ（エミッタ・カップルド・ロジック）回路等で構成されている。
【００２２】
そのため、バッファ回路５１に接続されるフリップフロップ回路ＦＦ１〜ＦＦ３の段数が多くなるほど、バッファ回路５１が動作させるトランジスタが増加することになる。又、フリップフロップ回路ＦＦ１〜ＦＦ３の段数が多くなると、該回路ＦＦ１〜ＦＦ３とバッファ回路５１との間の配線容量が増加する。すると、バッファ回路５１にかかる負荷が大きくなり、消費電力が増大してしまう。
【００２３】
又、フリップフロップ回路ＦＦ１〜ＦＦ３は動作周波数が高いため、該回路ＦＦ１〜ＦＦ３とバッファ回路５１との間の配線のチャージ・ディスチャージは高速で行われている。従って、フリップフロップ回路ＦＦ１〜ＦＦ３を多段構成とすると、上記同様に、消費電力が増大してしまうという問題があった。
【００２４】
本発明の目的は、より消費電力を低減し得るプリスケーラ、該プリスケーラを使用した分周器、及び、該分周器を使用したＰＬＬ回路を提供することにある。
【００２５】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、プリスケーラは、バッファ回路２３、カウンタ部Ｙ１、切換回路２４、及び、エクステンダ部Ｙ２が備えられる。バッファ回路２３は、入力信号ｆvco を増幅する。カウンタ部Ｙ１は、前記バッファ回路２３を介して入力される入力信号ｆvco を分周した分周信号を出力する。切換回路２４は、モジュール制御信号ＭＤに基づいて、前記カウンタ部Ｙ１の分周比を切り換える。エクステンダ部Ｙ２は、前記カウンタ部Ｙ１の分周信号を順次２分周して前記入力信号ｆvco を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号Ｐout として出力する。前記カウンタ部Ｙ１は、同期型フリップフロップ回路ＦＦ１，ＦＦ２を２段構成とし、前記モジュール制御信号ＭＤに基づいて前記入力信号ｆvco を２分周した分周信号を出力する２進カウンタ又は前記入力信号ｆvco を３分周した分周信号を出力する３進カウンタとして動作する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）で構成される。前記同期型フリップフロップ回路は、第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給される。前記切換回路は、前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成される。
【００２６】
請求項２に記載の発明は、前記切換回路は、前記モジュール制御信号が活性レベルとなったとき、前記カウンタ部における後段のフリップフロップ回路の入力信号を非活性レベルに固定する。
【００２７】
請求項３に記載の発明は、前記切換回路は、前記モジュール制御信号が活性レベルとなったとき、前記カウンタ部における後段のフリップフロップ回路の出力信号を無効化する。
【００２８】
請求項４に記載の発明は、分周器は、プリスケーラ、メインカウンタ、スワローカウンタ、及び、制御回路からなる。プリスケーラは、入力信号を増幅するバッファ回路と、前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部とが備えられる。メインカウンタは、前記プリスケーラの出力信号を第１の分周比で分周した第１のカウント信号を出力する。スワローカウンタは、前記プリスケーラの出力信号を第１の分周比とは異なる第２の分周比で分周した第２のカウント信号を出力する。制御回路は、前記メインカウンタ及びスワローカウンタの各カウント信号に基づいて、前記モジュール制御信号を生成する。前記カウンタ部は、同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）で構成される。前記同期型フリップフロップ回路は、第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給される。前記切換回路は、前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成される。
【００２９】
請求項５に記載の発明は、ＰＬＬ回路は、基準分周器、位相比較器、チャージポンプ、ローパスフィルタ、電圧制御発振器、及び、比較分周器から構成される。基準分周器は、基準クロック信号を分周して基準信号を生成する。位相比較器は、前記基準信号と比較信号との位相を比較する。チャージポンプは、前記位相比較器の出力信号を電流信号に変換する。ローパスフィルタは、前記チャージポンプの電流信号を平滑する。電圧制御発振器は、前記ローパスフィルタの出力電圧に基づく周波数の入力信号を出力する。比較分周器は、前記電圧制御発振器から出力された入力信号を分周して、前記比較信号として出力する。前記比較分周器は、プリスケーラ、メインカウンタ、スワローカウンタ、及び、制御回路からなる。プリスケーラは、前記電圧制御発振器から入力された入力信号を増幅するバッファ回路と、前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部とが備えられる。メインカウンタは、前記プリスケーラの出力信号を第１の分周比で分周した第１のカウント信号を前記比較信号として出力する。スワローカウンタは、前記プリスケーラの出力信号を第１の分周比とは異なる第２の分周比で分周した第２のカウント信号を出力する。制御回路は、前記メインカウンタ及びスワローカウンタの各カウント信号に基づいて、前記モジュール制御信号を生成する。前記カウンタ部は、同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）で構成される。前記同期型フリップフロップ回路は、第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給される。前記切換回路は、前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成される。
【００３０】
（作用）
請求項１〜５に記載の発明によれば、入力信号ｆvco はバッファ回路を介してカウンタ部を構成する２段構成の同期型フリップフロップ回路に入力される。従って、バッファ回路で駆動するトランジスタの数が減少することから、バッファ回路の消費電力を低減することが可能となる。又、カウンタ部を構成するフリップフロップ回路の段数が少なく構成できる分だけ、エクステンダ部を構成するフリップフロップ回路の段数が増加するが、このエクステンダ部のフリップフロップ回路はカウンタ部のフリップフロップ回路と比較して、その動作周波数が半分になることから、プリスケーラの消費電力を低減することが可能となる。前記切換回路は、前記フリップフロップを構成する第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成され、前記フリップフロップ回路を構成する第１〜第４ｎｐｎトランジスタと共通の電流源を使用する。
【００３１】
また、切換回路はカウンタ部を構成するフリップフロップ回路と共通の電流源が使用されることから、切換回路の電流源を特別に設けることがなく電流源を少なく構成できるため、低消費電力化が可能となる。
【００３２】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２〜図７に従って説明する。
【００３３】
図２は、本実施形態のＰＬＬ回路を示す。発振器１０は、水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器１２に出力する。基準分周器１２は、カウンタ回路で構成され、シフトレジスタ１３で設定される分周比に基づいて、前記基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器１４に出力する。位相比較器１４には、比較分周器１５から比較信号ｆｐが入力される。そして、位相比較器１４は、前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ１６に出力する。
【００３４】
前記チャージポンプ１６は、位相比較器１４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信号ＳＣＰをローパスフィルタ（以下、ＬＰＦとする）１７に出力する。この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分は前記パルス信号ΦＲ，ΦＰの周波数変動にともなって昇降し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【００３５】
前記ＬＰＦ１７は、チャージポンプ１６の出力信号ＳＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯとする）１８に出力する。ＶＣＯ１８は、前記ＬＰＦ１７の出力信号ＳＬＰＦの電圧値に応じた周波数の入力信号としての出力信号ｆvco を外部回路に出力するとともに、前記比較分周器１５に出力する。
【００３６】
前記比較分周器１５は、パルススワロー方式であって、プリスケーラ１９と、メインカウンタ２０と、スワローカウンタ２１と、制御回路２２とから構成される。
【００３７】
前記ＶＣＯ１８の出力信号ｆvco はプリスケーラ１９に入力され、そのプリスケーラ１９は出力信号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メインカウンタ２０及びスワローカウンタ２１に出力信号Ｐout として出力する。
【００３８】
スワローカウンタ２１は、プリスケーラ１９の出力信号Ｐout をＡ分周して、その出力信号ｆｓを制御回路２２に出力する。制御回路２２は、スワローカウンタ２１の分周信号に基づいて、前記プリスケーラ１９に例えばＨレベルのモジュール制御信号ＭＤを出力し、プリスケーラ１９はそのモジュール制御信号ＭＤに基づいて、出力信号ｆvco をＭ分周した出力信号Ｐout を出力する。
【００３９】
又、スワローカウンタ２１がＡ個のパルスをカウントしている間は、制御回路２２は例えばＬレベルのモジュール制御信号ＭＤを出力し、プリスケーラ１９はそのモジュール制御信号ＭＤに基づいて、出力信号ｆvco をＭ＋１分周した出力信号Ｐout を出力する。
【００４０】
メインカウンタ２０は、その分周比が前記シフトレジスタ１３で設定され、プリスケーラ１９の出力信号Ｐout をＮ分周して、前記位相比較器１４に比較信号ｆｐとして出力する。又、メインカウンタ２０の分周信号は前記制御回路２２に出力され、制御回路２２はメインカウンタ２０が出力信号Ｐout をＮ分周する毎に、スワローカウンタ２１に起動信号を出力する。
【００４１】
従って、上記したＰＬＬ回路は、メインカウンタ２０がプリスケーラ１９の出力信号Ｐout をＮ分周する毎にスワローカウンタ２１が動作して、プリスケーラ１９の出力信号Ｐout をカウントする。
【００４２】
図３は、プリスケーラ１９の具体的構成を示す。前記ＶＣＯ１８の出力信号ｆvco は、バッファ回路２３を介してフリップフロップ回路ＦＦ１，ＦＦ２にクロック信号ＣＫとして入力される。フリップフロップ回路ＦＦ１，ＦＦ２は、カウンタ部Ｙ１を構成している。
【００４３】
フリップフロップ回路ＦＦ１の出力信号ＱとＮＯＲ回路２４ｂの出力信号は、ＮＯＲ回路２４ａに入力され、そのＮＯＲ回路２４ａの出力信号は、フリップフロップ回路ＦＦ１にデータＤとして入力される。
【００４４】
前記フリップフロップ回路ＦＦ１の出力信号Ｑは、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ１の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ１にデータＤとして入力される。
【００４５】
前記フリップフロップ回路ＦＦＬ１の出力信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ２にデータＤとして入力される。
【００４６】
前記フリップフロップ回路ＦＦＬ２の出力信号Ｑは、フリップフロップ回路ＦＦＬ３にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ３の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ３にデータＤとして入力される。フリップフロップ回路ＦＦＬ３の出力信号Ｑは、出力信号Ｐout として出力される。フリップフロップ回路ＦＦＬ１〜ＦＦＬ３は、エクステンダ部Ｙ２を構成している。
【００４７】
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとして入力される。又、フリップフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑは、ＮＯＲ回路２４ｂに入力される。又、ＮＯＲ回路２４ｂには、プリスケーラ１９の動作を制御すべく前記制御回路２２からモジュール制御信号ＭＤが入力される。ＮＯＲ回路２４ｂと前記ＮＯＲ回路２４ａは、切換回路を構成している。
【００４８】
ここで、図４〜図６は各回路の具体的構成を示し、図４はフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａを示す。又、図５はフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂを示し、図６はフリップフロップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）を示す。
【００４９】
図４に示すように、フリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａは、複数のｎｐｎ型バイポーラトランジスタ（以下、単にトランジスタとする）と抵抗とから構成される。
【００５０】
トランジスタＴr1，Ｔr2のコレクタ（ノードＮ１）には、抵抗Ｒ１を介して電源ＶDDが供給される。トランジスタＴr3，Ｔr4のコレクタ（ノードＮ２）には、抵抗Ｒ２を介して電源ＶDDが供給される。
【００５１】
トランジスタＴr1のベースには前記ＮＯＲ回路２４ｂの出力信号（後記する図５に示す出力信号Ｑ０）が入力され、トランジスタＴr4のベースには基準電圧信号Ｖref が入力される。この基準電圧信号Ｖref は、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号Ｑ（この場合、出力信号Ｑ１）の中間レベルの定電圧信号である。トランジスタＴr2のベースはノードＮ２に接続され、トランジスタＴr3のベースはノードＮ１に接続される。
【００５２】
トランジスタＴr1，Ｔr4はトランジスタＴr5にて活性化され、トランジスタＴr2，Ｔr3はトランジスタＴr6にて活性化される。トランジスタＴr5，Ｔr6は、そのベースに入力される前記クロック信号ＣＫ（この場合、相補クロック信号ＸＣＫ，ＣＫ）に基づいて、トランジスタＴr1，Ｔr4とトランジスタＴr2，Ｔr3とを交互に活性化させる。
【００５３】
トランジスタＴr5，Ｔr6は、トランジスタＴr7及び抵抗Ｒ３を介してグランドＧＮＤに接続される。トランジスタＴr7は、そのベースに入力されるチップセレクト信号Ｖcsに基づいてトランジスタＴr5，Ｔr6を活性化させる。
【００５４】
トランジスタＴr11 ，Ｔr12 のコレクタ（ノードＮ３）には、抵抗Ｒ４を介して電源ＶDDが供給される。トランジスタＴr13 ，Ｔr14 のコレクタ（ノードＮ４）には、抵抗Ｒ５を介して電源ＶDDが供給される。ノードＮ３からはフリップフロップ回路ＦＦ１の出力信号ＸＱ（ＸＱ１）が出力され、ノードＮ４からはフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）が出力される。因みに、前記出力信号ＸＱ１は、フリップフロップ回路ＦＦ２にデータＤとして入力される。
【００５５】
トランジスタＴr11 のベースはノードＮ１に接続され、トランジスタＴr14 のベースはノードＮ２に接続される。トランジスタＴr12 のベースはノードＮ４に接続され、トランジスタＴr13 のベースはノードＮ３に接続される。
【００５６】
トランジスタＴr11 ，Ｔr14 はトランジスタＴr15 にて活性化され、トランジスタＴr12 ，Ｔr13 はトランジスタＴr16 にて活性化される。トランジスタＴr15 ，Ｔr16 は、そのベースに入力される前記クロック信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）に基づいて、トランジスタＴr12 ，Ｔr13 とトランジスタＴr11 ，Ｔr14 とを交互に活性化させる。
【００５７】
トランジスタＴr15 ，Ｔr16 は、トランジスタＴr17 及び抵抗Ｒ６を介してグランドＧＮＤに接続される。トランジスタＴr17 は、そのベースに入力されるチップセレクト信号Ｖcsに基づいてトランジスタＴr15 ，Ｔr16 を活性化させる。
【００５８】
又、トランジスタＴr1とトランジスタＴr0とは、ＥＣＬ（エミッタ・カップルド・ロジック）回路からなるＮＯＲ回路２４ａを構成している。トランジスタＴr0のベースには、出力信号Ｑ（Ｑ１）が入力される。即ち、前記ノードＮ１からは、ＮＯＲ回路２４ａの出力信号が出力されることになる。
【００５９】
又、ノードＮ３から出力される出力信号ＸＱ１は、エミッタ・フォロワを構成するトランジスタＴr21 を動作させ、増幅された出力信号ＸＱ２としてフリップフロップ回路ＦＦ１の外部に出力される。ノードＮ４から出力される出力信号Ｑ１は、同様にして、エミッタ・フォロワを構成するトランジスタＴr22 を動作させ、増幅された出力信号Ｑ２としてフリップフロップ回路ＦＦ１の外部に出力される。因みに、出力信号Ｑ２，ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力される。
【００６０】
このように構成されたフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫがＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２４ａの出力信号（ノードＮ１の電位）がフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１，Ｑ２）としてノードＮ４から出力される。ノードＮ３からはＮＯＲ回路２４ａの出力信号の反転信号が出力信号ＸＱ（ＸＱ１，ＸＱ２）として出力される。このようにして、図７に示すようなフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１，Ｑ２）及びＮＯＲ回路２４ａの出力信号が得られる。
【００６１】
図５に示すように、フリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトランジスタと抵抗とからなる。
上記したフリップフロップ回路ＦＦ１との相違点として、フリップフロップ回路ＦＦ２は、トランジスタＴr0が省略され、トランジスタＴr1のベースには前記フリップフロップ回路ＦＦ１の出力信号ＸＱ（ＸＱ１）が入力される。又、トランジスタＴr12 のベースには基準電圧信号Ｖref が入力される。
【００６２】
又、ノードＮ４には、複数個のトランジスタ群ＴrnがＥＣＬ回路からなるＮＯＲ回路２４ｂが接続される。トランジスタ群Ｔrnの各ベースには、モジュール制御信号ＭＤ、フリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（後記する図６に示す出力信号Ｑ１）がそれぞれ入力される。即ち、ノードＮ４からは、ＮＯＲ回路２４ｂの出力信号Ｑ０が出力されることになる。因みに、出力信号Ｑ０は、上記した図４に示したＮＯＲ回路２４ａを構成するトランジスタＴr1のベースに入力される。
【００６３】
このように構成されたフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂでは、フリップフロップ回路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）のいずれかがＨレベルのとき、ＮＯＲ回路２４ｂの出力信号（Ｑ０）はＬレベルとなる。一方、フリップフロップ回路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）の全てがＬレベルのとき、ＮＯＲ回路２４ｂの出力信号（Ｑ０）はＨレベルとなる。このようにして、図７に示すようなフリップフロップ回路ＦＦ２の出力信号ＸＱ及びＮＯＲ回路２４ｂの出力信号（Ｑ０）が得られる。
【００６４】
図６に示すように、フリップフロップ回路ＦＦＬ１は、同じく複数のトランジスタと抵抗とからなる。尚、フリップフロップ回路ＦＦＬ２，ＦＦＬ３は、フリップフロップ回路ＦＦＬ１と同一構成であるため、説明及び図を省略する。
【００６５】
上記したフリップフロップ回路ＦＦ１との相違点として、フリップフロップ回路ＦＦＬ１は、トランジスタＴr0が省略され、トランジスタＴr1のベースがノードＮ３に接続される。即ち、該トランジスタＴr1にはフリップフロップ回路ＦＦＬ１の出力信号ＸＱ（ＸＱ１）が入力される。又、トランジスタＴr11 のベースはノードＮ２に接続され、トランジスタＴr14 のベースはノードＮ１に接続される。
【００６６】
又、ノードＮ３から出力される出力信号ＸＱ１は、エミッタ・フォロワを構成するトランジスタＴr21 を動作させ、増幅された出力信号ＸＱ２としてフリップフロップ回路ＦＦＬ１の外部に出力される。
【００６７】
因みに、フリップフロップ回路ＦＦＬ１には、前記フリップフロップ回路ＦＦ１の出力信号Ｑ２，ＸＱ２が相補クロック信号ＣＫ，ＸＣＫとして入力される。又、フリップフロップ回路ＦＦＬ２には、フリップフロップ回路ＦＦＬ１の出力信号ＸＱ２が相補クロック信号ＸＣＫとして入力され、外部から供給される基準電圧信号が相補クロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ３には、フリップフロップ回路ＦＦＬ２の出力信号ＸＱ２が相補クロック信号ＸＣＫとして入力され、外部から供給される基準電圧信号が相補クロック信号ＣＫとして入力される。
【００６８】
このように構成されたフリップフロップ回路ＦＦＬ１において、クロック信号ＣＫを２分周した信号が該フリップフロップ回路ＦＦＬ１の出力信号Ｑ（Ｑ１）としてノードＮ４から出力され、同じくクロック信号ＣＫを２分周した信号が出力信号ＸＱ２として出力される。即ち、フリップフロップ回路ＦＦＬ１に入力されるクロック信号ＣＫは、前記フリップフロップ回路ＦＦ１の出力信号Ｑ（この場合、出力信号Ｑ２，ＸＱ２）であることから、前記フリップフロップ回路ＦＦ１の出力信号Ｑを２分周した信号が得られる。
【００６９】
又、フリップフロップ回路ＦＦＬ２において、クロック信号ＣＫを２分周した信号が該フリップフロップ回路ＦＦＬ２の出力信号Ｑ（Ｑ１）としてノードＮ４から出力され、同じくクロック信号ＣＫを２分周した信号が出力信号ＸＱ２として出力される。即ち、フリップフロップ回路ＦＦＬ２に入力されるクロック信号ＣＫは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑ（この場合、出力信号ＸＱ２）であることから、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分周した信号が得られる。
【００７０】
又、フリップフロップ回路ＦＦＬ３において、クロック信号ＣＫを２分周した信号が該フリップフロップ回路ＦＦＬ３の出力信号Ｑ（Ｑ１）としてノードＮ４から出力され、同じくクロック信号ＣＫを２分周した信号が出力信号ＸＱ２として出力される。即ち、フリップフロップ回路ＦＦＬ３に入力されるクロック信号ＣＫは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ（この場合、出力信号ＸＱ２）であることから、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑを２分周した信号が得られる。このようにして、図７に示すようなフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑが得られる。
【００７１】
次に、上記のように構成された本実施形態のプリスケーラ１９の作用を図７に従って説明する。
プリスケーラ１９に前記ＶＣＯ１８からの出力信号ｆvco が入力されると、フリップフロップ回路ＦＦ１の動作により、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【００７２】
フリップフロップ回路ＦＦＬ１の出力信号Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を４分周した信号となる。
フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を８分周した信号となる。
【００７３】
フリップフロップ回路ＦＦＬ３の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑを２分周、即ち前記出力信号ｆvco を１６分周した信号となる。
【００７４】
又、前記フリップフロップ回路ＦＦ２の出力信号ＸＱは、前記フリップフロップ回路ＦＦ１の出力信号Ｑの反転信号を前記出力信号ｆvco の１周期分遅らせた信号となる。
【００７５】
モジュール制御信号ＭＤがＬレベルであれば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
【００７６】
即ち、 このプリスケーラ１９が前記出力信号ｆvco のカウント動作を開始してから、 その出力信号ｆvco の１５個のパルスをカウントするまでは、フリップフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱはそのいずれかがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出力信号はＬレベルに固定される。
【００７７】
前記出力信号ｆvco の１５個のパルスがカウントされると、 フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２４ｂの出力信号がＨレベルとなる。 ＮＯＲ回路２４ｂの出力信号がＨレベルとなると、前記ＮＯＲ回路２４ａからＬレベルの出力信号が出力される。
【００７８】
そして、 ＮＯＲ回路２４ａの出力信号の立ち上がり（フリップフロップ回路ＦＦ２の出力信号ＸＱの立ち上がり）から、前記出力信号ｆvco が１周期分遅れて、 フリップフロップ回路ＦＦ１の出力信号Ｑが立ち上がる。
【００７９】
フリップフロップ回路ＦＦ１の出力信号Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新たなカウント動作が開始される。
【００８０】
このような動作により、 モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
又、 モジュール制御信号ＭＤがＨレベルであれば、 ＮＯＲ回路２４ｂの出力信号はＬレベルに固定されるため、フリップフロップ回路ＦＦ２の動作は無効化される。そして、フリップフロップ回路ＦＦ１は通常動作を行い、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【００８１】
従って、 モジュール制御信号ＭＤがＨレベルであれば、 プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【００８２】
上記のように構成されたプリスケーラ１９では、次に示す作用効果を得ることができる。
（１）バッファ回路２３を介して入力されるＶＣＯ８の出力信号ｆvco は、２段構成のバイポーラトランジスタにて構成されるフリップフロップ回路ＦＦ１，ＦＦ２にクロック信号ＣＫとして入力される。即ち、バッファ回路２３は、トランジスタＴr5，Ｔr6，Ｔr15 ，Ｔr16 を駆動することになる。従って、図１３に示した従来の３段構成のフリップフロップ回路ＦＦ１〜ＦＦ３と比較して、バッファ回路で駆動するトランジスタが減少するため、本実施形態のプリスケーラ１９では消費電力を低減することができる。又、バッファ回路２３で駆動するトランジスタを減少させることができることから、バッファ回路２３の負荷駆動能力を小さくすることができるので、プリスケーラ１９の回路面積を縮小することができる。
【００８３】
又、エクステンダ部Ｙ２はフリップフロップ回路ＦＦＬ１〜ＦＦＬ３からなるため従来より段数が１段増加するが、カウンタ部Ｙ１はフリップフロップ回路ＦＦ１，ＦＦ２からなるため従来より段数が１段減少する。従って、エクステンダ部Ｙ２を構成するフリップフロップ回路は、カウンタ部Ｙ１を構成するフリップフロップ回路と比較して、その動作周波数が半分になることから、プリスケーラ１９の消費電力を低減することができる。
【００８４】
しかも、プリスケーラ１９の低消費電力化は、該プリスケーラ１９を備える比較分周器１５の低消費電力化に貢献することができ、又、この比較分周器１５を備えるＰＬＬ回路の低消費電力化に貢献することができる。
【００８５】
（２）ＮＯＲ回路２４ａは、フリップフロップ回路ＦＦ１を動作させる電流源（電源ＶDD）を共通に使用して動作する。又、ＮＯＲ回路２４ｂは、フリップフロップ回路ＦＦ２を動作させる電流源（電源ＶDD）を共通に使用して動作する。従って、ＮＯＲ回路２４ａ，２４ｂの電流源を特別に設けることなく、フリップフロップ回路ＦＦ１，ＦＦ２の電流源（電源ＶDD）と共通化していることから、電流源を少なく構成でき、本実施形態のプリスケーラ１９の低消費電力化に貢献することができる。
【００８６】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図８及び図９に従って説明する。尚、本実施形態では、図２に示すＰＬＬ回路のプリスケーラ１９の構成のみが異なるため、プリスケーラ１９を中心に説明する。
【００８７】
図８は、本実施形態のプリスケーラ１９の具体的構成を示す。本実施形態のプリスケーラ１９においても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３は、バイポーラトランジスタにて構成される。
【００８８】
前記図３に示した第１の実施の形態のプリスケーラ１９と異なる点として、フリップフロップ回路ＦＦ２の後段に備えられたＮＯＲ回路２４ｂを、本実施形態のプリスケーラ１９ではフリップフロップ回路ＦＦ１，ＦＦ２の間に介在した。
【００８９】
即ち、フリップフロップ回路ＦＦ１の出力信号ＸＱは、ＮＯＲ回路２４ｂに入力される。ＮＯＲ回路２４ｂの出力信号は、フリップフロップ回路ＦＦ２にデータＤとして入力される。又、フリップフロップ回路ＦＦ２の出力信号Ｑは、前記ＮＯＲ回路２４ａに入力される。尚、本実施形態では、フリップフロップ回路ＦＦ２から出力信号ＸＱは出力されない。
【００９０】
次に、上記のように構成されたプリスケーラ１９の作用を図９に従って説明する。
プリスケーラ１９に前記ＶＣＯからの出力信号ｆvco が入力されると、フリップフロップ回路ＦＦ１の動作により、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【００９１】
フリップフロップ回路ＦＦＬ１の出力信号Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を４分周した信号となる。
フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を８分周した信号となる。
【００９２】
フリップフロップ回路ＦＦＬ３の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑを２分周、即ち前記出力信号ｆvco を１６分周した信号となる。
【００９３】
モジュール制御信号ＭＤがＬレベルであれば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
【００９４】
即ち、 このプリスケーラ１９が前記出力信号ｆvco のカウント動作を開始してから、 その出力信号ｆvco の１４個のパルスをカウントするまでは、フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱはそのいずれかがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出力信号はＬレベルとなる。 すると、 フリップフロップ回路ＦＦ２の出力信号Ｑは、Ｌレベルに固定される。
【００９５】
前記出力信号ｆvco の１４個のパルスがカウントされると、 フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２４ｂの出力信号がＨレベルとなる。
【００９６】
すると、 フリップフロップ回路ＦＦ２が活性化され、フリップフロップ回路ＦＦ２から、前記ＮＯＲ回路２４ｂのＨレベルの出力信号を前記出力信号ｆvco の１周期分遅らせた出力信号Ｑが出力される。フリップフロップ回路ＦＦ２の出力信号ＱがＨレベルとなると、前記ＮＯＲ回路２４ａからＬレベルの出力信号が出力される。
【００９７】
そして、 ＮＯＲ回路２４ａの出力信号の立ち上がり（フリップフロップ回路ＦＦ２の出力信号Ｑの立ち下がり）から、前記出力信号ｆvco が１周期分遅れて、 フリップフロップ回路ＦＦ１の出力信号Ｑが立ち上がる。
【００９８】
フリップフロップ回路ＦＦ１の出力信号Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新たなカウント動作が開始される。
【００９９】
このような動作により、 モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【０１００】
又、 モジュール制御信号ＭＤがＨレベルであれば、 ＮＯＲ回路２４ｂの出力信号はＬレベルに固定されるため、フリップフロップ回路ＦＦ２は不活性化され、 その出力信号ＱはＬレベルに固定される。 すると、フリップフロップ回路ＦＦ１は通常動作を行い、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【０１０１】
従って、 モジュール制御信号ＭＤがＨレベルであれば、 プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【０１０２】
上記のように構成された本実施形態のプリスケーラ１９では、前記第１の実施の形態と同様の分周動作を行うことができ、第１の実施の形態と同様の効果を得ることができる。
【０１０３】
（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図１０〜図１２に従って説明する。尚、本実施形態では、図２に示すＰＬＬ回路のプリスケーラ１９の構成のみが異なるため、プリスケーラ１９を中心に説明する。
【０１０４】
図１０は、本実施形態のプリスケーラ１９の具体的構成を示す。本実施形態のプリスケーラ１９においても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３は、バイポーラトランジスタにて構成される。
【０１０５】
前記図３に示した第１の実施の形態のプリスケーラ１９と異なる点として、第１の実施の形態では、フリップフロップ回路ＦＦ１の出力信号Ｑをフリップフロップ回路ＦＦＬ１のクロック信号ＣＫとして入力していたが、本実施の形態では、フリップフロップ回路ＦＦ２の出力信号ＸＱをフリップフロップ回路ＦＦＬ１のクロック信号ＣＫとして入力するようにした。
【０１０６】
ここで、図１１及び図１２は各回路の具体的構成を示し、図１１はフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａを示す。又、図１２はフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂを示す。尚、フリップフロップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）は、図６と同一構成である。
【０１０７】
図１１に示すように、フリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａは、同じく複数のトランジスタと抵抗とからなる。上記した図４に示したフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａとの相違点として、本実施形態では、ノードＮ３，Ｎ４にそれぞれ接続されたエミッタ・フォロワを構成するトランジスタＴr21 ，Ｔr22 を省略した。
【０１０８】
このように構成されたフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫがＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２４ａの出力信号（ノードＮ１の電位）がフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）としてノードＮ４から出力される。ノードＮ３からはＮＯＲ回路２４ａの出力信号の反転信号が出力信号ＸＱ（ＸＱ１）として出力される。このようにして、上記した図７に示すようなフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）及びＮＯＲ回路２４ａの出力信号が得られる。
【０１０９】
図１２に示すように、フリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトランジスタと抵抗とからなる。尚、このフリップフロップ回路ＦＦ２は、ノードＮ１，Ｎ２からそれぞれ出力信号Ｑ１，ＸＱ１を出力することが可能である。上記した図５に示したフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂとの相違点として、ノードＮ２から出力される出力信号ＸＱ１は、エミッタ・フォロワを構成するトランジスタＴr21 を動作させ、増幅された出力信号ＸＱ２としてフリップフロップ回路ＦＦ２の外部に出力される。ノードＮ１から出力される出力信号Ｑ１は、同様に、エミッタ・フォロワを構成するトランジスタＴr22 を動作させ、増幅された出力信号Ｑ２としてフリップフロップ回路ＦＦ２の外部に出力される。因みに、出力信号Ｑ２，ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力される。
【０１１０】
このように構成されたプリスケーラ１９は、フリップフロップ回路ＦＦ２の出力信号ＸＱとフリップフロップ回路ＦＦ１の出力信号Ｑとが同様に変化することから、図７に示すように前記第１の実施の形態と同様に動作する。
【０１１１】
上記のように構成された本実施形態のプリスケーラ１９では、前記第１の実施の形態と同様の分周動作を行うことができ、第１の実施の形態と同様の効果を得ることができる。
【０１１２】
尚、本発明は前記各実施の形態の他、以下の態様で実施してもよい。
○上記各実施の形態では、エクステンダ部Ｙ２を３段のフリップフロップ回路ＦＦＬ１〜ＦＦＬ３にて構成したが、段数を変更して分周比を適宜変更してもよい。
【０１１３】
○上記各実施の形態では、ＮＯＲ回路２４ａ，２４ｂの電流源をフリップフロップ回路ＦＦ１，ＦＦ２を動作させる電流源（電源ＶDD）と共通化したが、別途電流源を設けてもよい。
【０１１４】
○上記各実施の形態では、切換回路をＮＯＲ回路２４ａ，２４ｂにて構成したが、同様な分周動作を行うことができれば、その他の論理回路にて構成してもよい。
【０１１５】
【発明の効果】
以上詳述したように、本発明によれば、より消費電力を低減し得るプリスケーラ、該プリスケーラを使用した分周器、及び、該分周器を使用したＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 ＰＬＬ回路を示すブロック図である。
【図３】 第１の実施の形態のプリスケーラを示す回路図である。
【図４】 ＦＦ１及びＮＯＲ回路の具体的構成を示す回路図である。
【図５】 ＦＦ２及びＮＯＲ回路の具体的構成を示す回路図である。
【図６】 ＦＦＬ１〜ＦＦＬ３の具体的構成を示す回路図である。
【図７】 第１の実施の形態の動作を示すタイミング波形図である。
【図８】 第２の実施の形態のプリスケーラを示す回路図である。
【図９】 第２の実施の形態の動作を示すタイミング波形図である。
【図１０】 第３の実施の形態のプリスケーラを示す回路図である。
【図１１】 ＦＦ１及びＮＯＲ回路の具体的構成を示す回路図である。
【図１２】 ＦＦ２及びＮＯＲ回路の具体的構成を示す回路図である。
【図１３】 従来例のプリスケーラを示す回路図である。
【図１４】 従来例の動作を示すタイミング波形図である。
【符号の説明】
１２ 基準分周器
１４ 位相比較器
１５ 比較分周器
１６ チャージポンプ
１７ ローパスフィルタ
１８ 電圧制御発振器
１９ プリスケーラ
２０ メインカウンタ
２１ スワローカウンタ
２２ 制御回路
２３ バッファ回路
２４ 切換回路（ＮＯＲ回路２４ａ，２４ｂ）
ＣＫ 基準クロック信号
ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３ フリップフロップ回路
ｆvco 入力信号（電圧制御発振器の出力信号）
ｆｒ 基準信号
ｆｐ 第１のカウント信号（比較信号）
ｆｓ 第２のカウント信号（スワローカウンタの出力信号）
ＭＤ モジュール制御信号
ＳＣＰ 電流信号（チャージポンプの出力信号）
ＳＬＰＦ 出力電圧（ローパスフィルタの出力信号）
ΦＲ，ΦＰ 位相比較器の出力信号（パルス信号）
Ｐout 出力信号
Ｙ１ カウンタ部
Ｙ２ エクステンダ部
ＶDD 電流源（電源）
【発明の属する技術分野】
この発明は、出力信号周波数を設定された周波数に一致させるように動作するＰＬＬ回路に使用されるプリスケーラに関するものである。
【０００２】
近年、自動車電話や携帯電話等の移動体通信機器にはＰＬＬ回路が使用されている。このようなＰＬＬ回路は、その動作周波数がますます高くなる傾向にあり、動作周波数の上昇に伴って消費電力が増大している。そこで、ＰＬＬ回路の消費電力を低減させるために、ＰＬＬ回路に使用されるプリスケーラに対しても消費電力を低減することが必要となっている。
【０００３】
【従来の技術】
図１３は、ＰＬＬ回路に使用される従来のプリスケーラ５０を示す。プリスケーラ５０の前段に備えられる電圧制御発振器の出力信号ｆvco は、バッファ回路５１を介してフリップフロップ回路ＦＦ１〜ＦＦ３にクロック信号ＣＫとして入力される。
【０００４】
フリップフロップ回路ＦＦ１の出力信号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとして入力され、該フリップフロップ回路ＦＦ２の出力信号Ｑは、フリップフロップ回路ＦＦ３にデータＤとして入力される。
【０００５】
前記フリップフロップ回路ＦＦ２，ＦＦ３の出力信号Ｑは、ＯＲ回路５２ａに入力され、そのＯＲ回路５２ａの出力信号は、前記フリップフロップ回路ＦＦ１にデータＤとして入力される。
【０００６】
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ１の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ１にデータＤとして入力される。
【０００７】
前記フリップフロップ回路ＦＦＬ１の出力信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ２にデータＤとして入力される。フリップフロップ回路ＦＦＬ２の出力信号Ｑは、出力信号Ｐout として出力される。
【０００８】
前記フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑは、ＯＲ回路５２ｂに入力される。又、ＯＲ回路５２ｂには、プリスケーラ５０の動作を制御すべく外部から供給されるモジュール制御信号ＭＤが入力される。
【０００９】
前記ＯＲ回路５２ｂの出力信号は、前記フリップフロップ回路ＦＦ３に制御信号Ｍとして入力される。そして、制御信号ＭがＬレベルとなると、フリップフロップ回路ＦＦ３は通常動作を行い、制御信号ＭがＨレベルとなると、フリップフロップ回路ＦＦ３の出力信号ＱはＬレベルに固定される。
【００１０】
上記のように構成されたプリスケーラ５０の動作を図１４に示す。
プリスケーラ５０に前記電圧制御発振器の出力信号ｆvco が入力されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を４分周した出力信号ＸＱが出力される。又、フリップフロップ回路ＦＦ２の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱから１／４周期分、即ち出力信号ｆvco の一周期分位相が遅れる。
【００１１】
フリップフロップ回路ＦＦＬ１の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２分周、即ち前記出力信号ｆvco を８分周した信号となり、 フリップフロップ回路ＦＦＬ２の出力信号Ｑは、出力信号ｆvco を１６分周した信号となる。
【００１２】
モジュール制御信号ＭＤがＬレベルであれば、 ＯＲ回路５２ｂから出力される制御信号Ｍは、 フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号Ｑに基づいて決定される。
【００１３】
即ち、 このプリスケーラ５０が前記出力信号ｆvco のカウント動作を開始してから、 その出力信号ｆvco の１２個のパルスをカウントするまでは、フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号ＱはそのいずれかがＨレベルとなるため、制御信号ＭはＨレベルとなる。 すると、 フリップフロップ回路ＦＦ３の出力信号Ｑは、Ｌレベルに固定される。
【００１４】
前記出力信号ｆvco の１２個のパルスがカウントされると、 フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号ＱがすべてＬレベルとなるため、制御信号ＭがＬレベルとなる。
【００１５】
すると、 フリップフロップ回路ＦＦ３が活性化され、フリップフロップ回路ＦＦ３から、フリップフロップ回路ＦＦ２の出力信号Ｑを前記出力信号ｆvco の１周期分遅らせた出力信号Ｑが出力される。
【００１６】
そして、 フリップフロップ回路ＦＦ３の出力信号Ｑの立ち下がりから、 前記出力信号ｆvco が１周期分遅れて、 フリップフロップ回路ＦＦ１の出力信号ＸＱが立ち上がる。
【００１７】
フリップフロップ回路ＦＦ１の出力信号ＸＱの立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ１，ＦＦＬ２の出力信号ＱがＨレベルに立ち上がり、 制御信号ＭがＨレベルに立ち上がる。 そして、 新たなカウント動作が開始される。
【００１８】
このような動作により、 モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ５０は、前記出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【００１９】
又、 モジュール制御信号ＭＤがＨレベルであれば、 ＯＲ回路５２ｂから出力される制御信号ＭはＨレベルに固定されるため、フリップフロップ回路ＦＦ３は不活性化され、 その出力信号ＱはＬレベルに固定される。
【００２０】
従って、 モジュール制御信号ＭＤがＨレベルであれば、 プリスケーラ５０は、前記出力信号ｆvco に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【００２１】
【発明が解決しようとする課題】
ところで、ＰＬＬ回路の動作周波数の高速化に伴って、プリスケーラ５０に備えられるフリップフロップ回路ＦＦ１〜ＦＦ３は、バイポーラトランジスタよりなるＥＣＬ（エミッタ・カップルド・ロジック）回路等で構成されている。
【００２２】
そのため、バッファ回路５１に接続されるフリップフロップ回路ＦＦ１〜ＦＦ３の段数が多くなるほど、バッファ回路５１が動作させるトランジスタが増加することになる。又、フリップフロップ回路ＦＦ１〜ＦＦ３の段数が多くなると、該回路ＦＦ１〜ＦＦ３とバッファ回路５１との間の配線容量が増加する。すると、バッファ回路５１にかかる負荷が大きくなり、消費電力が増大してしまう。
【００２３】
又、フリップフロップ回路ＦＦ１〜ＦＦ３は動作周波数が高いため、該回路ＦＦ１〜ＦＦ３とバッファ回路５１との間の配線のチャージ・ディスチャージは高速で行われている。従って、フリップフロップ回路ＦＦ１〜ＦＦ３を多段構成とすると、上記同様に、消費電力が増大してしまうという問題があった。
【００２４】
本発明の目的は、より消費電力を低減し得るプリスケーラ、該プリスケーラを使用した分周器、及び、該分周器を使用したＰＬＬ回路を提供することにある。
【００２５】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、プリスケーラは、バッファ回路２３、カウンタ部Ｙ１、切換回路２４、及び、エクステンダ部Ｙ２が備えられる。バッファ回路２３は、入力信号ｆvco を増幅する。カウンタ部Ｙ１は、前記バッファ回路２３を介して入力される入力信号ｆvco を分周した分周信号を出力する。切換回路２４は、モジュール制御信号ＭＤに基づいて、前記カウンタ部Ｙ１の分周比を切り換える。エクステンダ部Ｙ２は、前記カウンタ部Ｙ１の分周信号を順次２分周して前記入力信号ｆvco を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号Ｐout として出力する。前記カウンタ部Ｙ１は、同期型フリップフロップ回路ＦＦ１，ＦＦ２を２段構成とし、前記モジュール制御信号ＭＤに基づいて前記入力信号ｆvco を２分周した分周信号を出力する２進カウンタ又は前記入力信号ｆvco を３分周した分周信号を出力する３進カウンタとして動作する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）で構成される。前記同期型フリップフロップ回路は、第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給される。前記切換回路は、前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成される。
【００２６】
請求項２に記載の発明は、前記切換回路は、前記モジュール制御信号が活性レベルとなったとき、前記カウンタ部における後段のフリップフロップ回路の入力信号を非活性レベルに固定する。
【００２７】
請求項３に記載の発明は、前記切換回路は、前記モジュール制御信号が活性レベルとなったとき、前記カウンタ部における後段のフリップフロップ回路の出力信号を無効化する。
【００２８】
請求項４に記載の発明は、分周器は、プリスケーラ、メインカウンタ、スワローカウンタ、及び、制御回路からなる。プリスケーラは、入力信号を増幅するバッファ回路と、前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部とが備えられる。メインカウンタは、前記プリスケーラの出力信号を第１の分周比で分周した第１のカウント信号を出力する。スワローカウンタは、前記プリスケーラの出力信号を第１の分周比とは異なる第２の分周比で分周した第２のカウント信号を出力する。制御回路は、前記メインカウンタ及びスワローカウンタの各カウント信号に基づいて、前記モジュール制御信号を生成する。前記カウンタ部は、同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）で構成される。前記同期型フリップフロップ回路は、第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給される。前記切換回路は、前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成される。
【００２９】
請求項５に記載の発明は、ＰＬＬ回路は、基準分周器、位相比較器、チャージポンプ、ローパスフィルタ、電圧制御発振器、及び、比較分周器から構成される。基準分周器は、基準クロック信号を分周して基準信号を生成する。位相比較器は、前記基準信号と比較信号との位相を比較する。チャージポンプは、前記位相比較器の出力信号を電流信号に変換する。ローパスフィルタは、前記チャージポンプの電流信号を平滑する。電圧制御発振器は、前記ローパスフィルタの出力電圧に基づく周波数の入力信号を出力する。比較分周器は、前記電圧制御発振器から出力された入力信号を分周して、前記比較信号として出力する。前記比較分周器は、プリスケーラ、メインカウンタ、スワローカウンタ、及び、制御回路からなる。プリスケーラは、前記電圧制御発振器から入力された入力信号を増幅するバッファ回路と、前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部とが備えられる。メインカウンタは、前記プリスケーラの出力信号を第１の分周比で分周した第１のカウント信号を前記比較信号として出力する。スワローカウンタは、前記プリスケーラの出力信号を第１の分周比とは異なる第２の分周比で分周した第２のカウント信号を出力する。制御回路は、前記メインカウンタ及びスワローカウンタの各カウント信号に基づいて、前記モジュール制御信号を生成する。前記カウンタ部は、同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作する。前記エクステンダ部Ｙ２は、（ｎ−１）段の非同期型フリップフロップ回路ＦＦＬ１〜ＦＦＬ（ｎ−１）で構成される。前記同期型フリップフロップ回路は、第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給される。前記切換回路は、前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成される。
【００３０】
（作用）
請求項１〜５に記載の発明によれば、入力信号ｆvco はバッファ回路を介してカウンタ部を構成する２段構成の同期型フリップフロップ回路に入力される。従って、バッファ回路で駆動するトランジスタの数が減少することから、バッファ回路の消費電力を低減することが可能となる。又、カウンタ部を構成するフリップフロップ回路の段数が少なく構成できる分だけ、エクステンダ部を構成するフリップフロップ回路の段数が増加するが、このエクステンダ部のフリップフロップ回路はカウンタ部のフリップフロップ回路と比較して、その動作周波数が半分になることから、プリスケーラの消費電力を低減することが可能となる。前記切換回路は、前記フリップフロップを構成する第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成され、前記フリップフロップ回路を構成する第１〜第４ｎｐｎトランジスタと共通の電流源を使用する。
【００３１】
また、切換回路はカウンタ部を構成するフリップフロップ回路と共通の電流源が使用されることから、切換回路の電流源を特別に設けることがなく電流源を少なく構成できるため、低消費電力化が可能となる。
【００３２】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２〜図７に従って説明する。
【００３３】
図２は、本実施形態のＰＬＬ回路を示す。発振器１０は、水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器１２に出力する。基準分周器１２は、カウンタ回路で構成され、シフトレジスタ１３で設定される分周比に基づいて、前記基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器１４に出力する。位相比較器１４には、比較分周器１５から比較信号ｆｐが入力される。そして、位相比較器１４は、前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ１６に出力する。
【００３４】
前記チャージポンプ１６は、位相比較器１４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信号ＳＣＰをローパスフィルタ（以下、ＬＰＦとする）１７に出力する。この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分は前記パルス信号ΦＲ，ΦＰの周波数変動にともなって昇降し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【００３５】
前記ＬＰＦ１７は、チャージポンプ１６の出力信号ＳＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯとする）１８に出力する。ＶＣＯ１８は、前記ＬＰＦ１７の出力信号ＳＬＰＦの電圧値に応じた周波数の入力信号としての出力信号ｆvco を外部回路に出力するとともに、前記比較分周器１５に出力する。
【００３６】
前記比較分周器１５は、パルススワロー方式であって、プリスケーラ１９と、メインカウンタ２０と、スワローカウンタ２１と、制御回路２２とから構成される。
【００３７】
前記ＶＣＯ１８の出力信号ｆvco はプリスケーラ１９に入力され、そのプリスケーラ１９は出力信号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メインカウンタ２０及びスワローカウンタ２１に出力信号Ｐout として出力する。
【００３８】
スワローカウンタ２１は、プリスケーラ１９の出力信号Ｐout をＡ分周して、その出力信号ｆｓを制御回路２２に出力する。制御回路２２は、スワローカウンタ２１の分周信号に基づいて、前記プリスケーラ１９に例えばＨレベルのモジュール制御信号ＭＤを出力し、プリスケーラ１９はそのモジュール制御信号ＭＤに基づいて、出力信号ｆvco をＭ分周した出力信号Ｐout を出力する。
【００３９】
又、スワローカウンタ２１がＡ個のパルスをカウントしている間は、制御回路２２は例えばＬレベルのモジュール制御信号ＭＤを出力し、プリスケーラ１９はそのモジュール制御信号ＭＤに基づいて、出力信号ｆvco をＭ＋１分周した出力信号Ｐout を出力する。
【００４０】
メインカウンタ２０は、その分周比が前記シフトレジスタ１３で設定され、プリスケーラ１９の出力信号Ｐout をＮ分周して、前記位相比較器１４に比較信号ｆｐとして出力する。又、メインカウンタ２０の分周信号は前記制御回路２２に出力され、制御回路２２はメインカウンタ２０が出力信号Ｐout をＮ分周する毎に、スワローカウンタ２１に起動信号を出力する。
【００４１】
従って、上記したＰＬＬ回路は、メインカウンタ２０がプリスケーラ１９の出力信号Ｐout をＮ分周する毎にスワローカウンタ２１が動作して、プリスケーラ１９の出力信号Ｐout をカウントする。
【００４２】
図３は、プリスケーラ１９の具体的構成を示す。前記ＶＣＯ１８の出力信号ｆvco は、バッファ回路２３を介してフリップフロップ回路ＦＦ１，ＦＦ２にクロック信号ＣＫとして入力される。フリップフロップ回路ＦＦ１，ＦＦ２は、カウンタ部Ｙ１を構成している。
【００４３】
フリップフロップ回路ＦＦ１の出力信号ＱとＮＯＲ回路２４ｂの出力信号は、ＮＯＲ回路２４ａに入力され、そのＮＯＲ回路２４ａの出力信号は、フリップフロップ回路ＦＦ１にデータＤとして入力される。
【００４４】
前記フリップフロップ回路ＦＦ１の出力信号Ｑは、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ１の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ１にデータＤとして入力される。
【００４５】
前記フリップフロップ回路ＦＦＬ１の出力信号Ｑは、フリップフロップ回路ＦＦＬ２にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ２の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ２にデータＤとして入力される。
【００４６】
前記フリップフロップ回路ＦＦＬ２の出力信号Ｑは、フリップフロップ回路ＦＦＬ３にクロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ３の出力信号ＸＱは、同フリップフロップ回路ＦＦＬ３にデータＤとして入力される。フリップフロップ回路ＦＦＬ３の出力信号Ｑは、出力信号Ｐout として出力される。フリップフロップ回路ＦＦＬ１〜ＦＦＬ３は、エクステンダ部Ｙ２を構成している。
【００４７】
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、フリップフロップ回路ＦＦ２にデータＤとして入力される。又、フリップフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑは、ＮＯＲ回路２４ｂに入力される。又、ＮＯＲ回路２４ｂには、プリスケーラ１９の動作を制御すべく前記制御回路２２からモジュール制御信号ＭＤが入力される。ＮＯＲ回路２４ｂと前記ＮＯＲ回路２４ａは、切換回路を構成している。
【００４８】
ここで、図４〜図６は各回路の具体的構成を示し、図４はフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａを示す。又、図５はフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂを示し、図６はフリップフロップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）を示す。
【００４９】
図４に示すように、フリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａは、複数のｎｐｎ型バイポーラトランジスタ（以下、単にトランジスタとする）と抵抗とから構成される。
【００５０】
トランジスタＴr1，Ｔr2のコレクタ（ノードＮ１）には、抵抗Ｒ１を介して電源ＶDDが供給される。トランジスタＴr3，Ｔr4のコレクタ（ノードＮ２）には、抵抗Ｒ２を介して電源ＶDDが供給される。
【００５１】
トランジスタＴr1のベースには前記ＮＯＲ回路２４ｂの出力信号（後記する図５に示す出力信号Ｑ０）が入力され、トランジスタＴr4のベースには基準電圧信号Ｖref が入力される。この基準電圧信号Ｖref は、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号Ｑ（この場合、出力信号Ｑ１）の中間レベルの定電圧信号である。トランジスタＴr2のベースはノードＮ２に接続され、トランジスタＴr3のベースはノードＮ１に接続される。
【００５２】
トランジスタＴr1，Ｔr4はトランジスタＴr5にて活性化され、トランジスタＴr2，Ｔr3はトランジスタＴr6にて活性化される。トランジスタＴr5，Ｔr6は、そのベースに入力される前記クロック信号ＣＫ（この場合、相補クロック信号ＸＣＫ，ＣＫ）に基づいて、トランジスタＴr1，Ｔr4とトランジスタＴr2，Ｔr3とを交互に活性化させる。
【００５３】
トランジスタＴr5，Ｔr6は、トランジスタＴr7及び抵抗Ｒ３を介してグランドＧＮＤに接続される。トランジスタＴr7は、そのベースに入力されるチップセレクト信号Ｖcsに基づいてトランジスタＴr5，Ｔr6を活性化させる。
【００５４】
トランジスタＴr11 ，Ｔr12 のコレクタ（ノードＮ３）には、抵抗Ｒ４を介して電源ＶDDが供給される。トランジスタＴr13 ，Ｔr14 のコレクタ（ノードＮ４）には、抵抗Ｒ５を介して電源ＶDDが供給される。ノードＮ３からはフリップフロップ回路ＦＦ１の出力信号ＸＱ（ＸＱ１）が出力され、ノードＮ４からはフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）が出力される。因みに、前記出力信号ＸＱ１は、フリップフロップ回路ＦＦ２にデータＤとして入力される。
【００５５】
トランジスタＴr11 のベースはノードＮ１に接続され、トランジスタＴr14 のベースはノードＮ２に接続される。トランジスタＴr12 のベースはノードＮ４に接続され、トランジスタＴr13 のベースはノードＮ３に接続される。
【００５６】
トランジスタＴr11 ，Ｔr14 はトランジスタＴr15 にて活性化され、トランジスタＴr12 ，Ｔr13 はトランジスタＴr16 にて活性化される。トランジスタＴr15 ，Ｔr16 は、そのベースに入力される前記クロック信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）に基づいて、トランジスタＴr12 ，Ｔr13 とトランジスタＴr11 ，Ｔr14 とを交互に活性化させる。
【００５７】
トランジスタＴr15 ，Ｔr16 は、トランジスタＴr17 及び抵抗Ｒ６を介してグランドＧＮＤに接続される。トランジスタＴr17 は、そのベースに入力されるチップセレクト信号Ｖcsに基づいてトランジスタＴr15 ，Ｔr16 を活性化させる。
【００５８】
又、トランジスタＴr1とトランジスタＴr0とは、ＥＣＬ（エミッタ・カップルド・ロジック）回路からなるＮＯＲ回路２４ａを構成している。トランジスタＴr0のベースには、出力信号Ｑ（Ｑ１）が入力される。即ち、前記ノードＮ１からは、ＮＯＲ回路２４ａの出力信号が出力されることになる。
【００５９】
又、ノードＮ３から出力される出力信号ＸＱ１は、エミッタ・フォロワを構成するトランジスタＴr21 を動作させ、増幅された出力信号ＸＱ２としてフリップフロップ回路ＦＦ１の外部に出力される。ノードＮ４から出力される出力信号Ｑ１は、同様にして、エミッタ・フォロワを構成するトランジスタＴr22 を動作させ、増幅された出力信号Ｑ２としてフリップフロップ回路ＦＦ１の外部に出力される。因みに、出力信号Ｑ２，ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力される。
【００６０】
このように構成されたフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫがＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２４ａの出力信号（ノードＮ１の電位）がフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１，Ｑ２）としてノードＮ４から出力される。ノードＮ３からはＮＯＲ回路２４ａの出力信号の反転信号が出力信号ＸＱ（ＸＱ１，ＸＱ２）として出力される。このようにして、図７に示すようなフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１，Ｑ２）及びＮＯＲ回路２４ａの出力信号が得られる。
【００６１】
図５に示すように、フリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトランジスタと抵抗とからなる。
上記したフリップフロップ回路ＦＦ１との相違点として、フリップフロップ回路ＦＦ２は、トランジスタＴr0が省略され、トランジスタＴr1のベースには前記フリップフロップ回路ＦＦ１の出力信号ＸＱ（ＸＱ１）が入力される。又、トランジスタＴr12 のベースには基準電圧信号Ｖref が入力される。
【００６２】
又、ノードＮ４には、複数個のトランジスタ群ＴrnがＥＣＬ回路からなるＮＯＲ回路２４ｂが接続される。トランジスタ群Ｔrnの各ベースには、モジュール制御信号ＭＤ、フリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（後記する図６に示す出力信号Ｑ１）がそれぞれ入力される。即ち、ノードＮ４からは、ＮＯＲ回路２４ｂの出力信号Ｑ０が出力されることになる。因みに、出力信号Ｑ０は、上記した図４に示したＮＯＲ回路２４ａを構成するトランジスタＴr1のベースに入力される。
【００６３】
このように構成されたフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂでは、フリップフロップ回路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）のいずれかがＨレベルのとき、ＮＯＲ回路２４ｂの出力信号（Ｑ０）はＬレベルとなる。一方、フリップフロップ回路ＦＦ２の出力信号ＸＱ（ＸＱ１）及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑ（Ｑ１）の全てがＬレベルのとき、ＮＯＲ回路２４ｂの出力信号（Ｑ０）はＨレベルとなる。このようにして、図７に示すようなフリップフロップ回路ＦＦ２の出力信号ＸＱ及びＮＯＲ回路２４ｂの出力信号（Ｑ０）が得られる。
【００６４】
図６に示すように、フリップフロップ回路ＦＦＬ１は、同じく複数のトランジスタと抵抗とからなる。尚、フリップフロップ回路ＦＦＬ２，ＦＦＬ３は、フリップフロップ回路ＦＦＬ１と同一構成であるため、説明及び図を省略する。
【００６５】
上記したフリップフロップ回路ＦＦ１との相違点として、フリップフロップ回路ＦＦＬ１は、トランジスタＴr0が省略され、トランジスタＴr1のベースがノードＮ３に接続される。即ち、該トランジスタＴr1にはフリップフロップ回路ＦＦＬ１の出力信号ＸＱ（ＸＱ１）が入力される。又、トランジスタＴr11 のベースはノードＮ２に接続され、トランジスタＴr14 のベースはノードＮ１に接続される。
【００６６】
又、ノードＮ３から出力される出力信号ＸＱ１は、エミッタ・フォロワを構成するトランジスタＴr21 を動作させ、増幅された出力信号ＸＱ２としてフリップフロップ回路ＦＦＬ１の外部に出力される。
【００６７】
因みに、フリップフロップ回路ＦＦＬ１には、前記フリップフロップ回路ＦＦ１の出力信号Ｑ２，ＸＱ２が相補クロック信号ＣＫ，ＸＣＫとして入力される。又、フリップフロップ回路ＦＦＬ２には、フリップフロップ回路ＦＦＬ１の出力信号ＸＱ２が相補クロック信号ＸＣＫとして入力され、外部から供給される基準電圧信号が相補クロック信号ＣＫとして入力される。又、フリップフロップ回路ＦＦＬ３には、フリップフロップ回路ＦＦＬ２の出力信号ＸＱ２が相補クロック信号ＸＣＫとして入力され、外部から供給される基準電圧信号が相補クロック信号ＣＫとして入力される。
【００６８】
このように構成されたフリップフロップ回路ＦＦＬ１において、クロック信号ＣＫを２分周した信号が該フリップフロップ回路ＦＦＬ１の出力信号Ｑ（Ｑ１）としてノードＮ４から出力され、同じくクロック信号ＣＫを２分周した信号が出力信号ＸＱ２として出力される。即ち、フリップフロップ回路ＦＦＬ１に入力されるクロック信号ＣＫは、前記フリップフロップ回路ＦＦ１の出力信号Ｑ（この場合、出力信号Ｑ２，ＸＱ２）であることから、前記フリップフロップ回路ＦＦ１の出力信号Ｑを２分周した信号が得られる。
【００６９】
又、フリップフロップ回路ＦＦＬ２において、クロック信号ＣＫを２分周した信号が該フリップフロップ回路ＦＦＬ２の出力信号Ｑ（Ｑ１）としてノードＮ４から出力され、同じくクロック信号ＣＫを２分周した信号が出力信号ＸＱ２として出力される。即ち、フリップフロップ回路ＦＦＬ２に入力されるクロック信号ＣＫは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑ（この場合、出力信号ＸＱ２）であることから、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分周した信号が得られる。
【００７０】
又、フリップフロップ回路ＦＦＬ３において、クロック信号ＣＫを２分周した信号が該フリップフロップ回路ＦＦＬ３の出力信号Ｑ（Ｑ１）としてノードＮ４から出力され、同じくクロック信号ＣＫを２分周した信号が出力信号ＸＱ２として出力される。即ち、フリップフロップ回路ＦＦＬ３に入力されるクロック信号ＣＫは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑ（この場合、出力信号ＸＱ２）であることから、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑを２分周した信号が得られる。このようにして、図７に示すようなフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑが得られる。
【００７１】
次に、上記のように構成された本実施形態のプリスケーラ１９の作用を図７に従って説明する。
プリスケーラ１９に前記ＶＣＯ１８からの出力信号ｆvco が入力されると、フリップフロップ回路ＦＦ１の動作により、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【００７２】
フリップフロップ回路ＦＦＬ１の出力信号Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を４分周した信号となる。
フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を８分周した信号となる。
【００７３】
フリップフロップ回路ＦＦＬ３の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑを２分周、即ち前記出力信号ｆvco を１６分周した信号となる。
【００７４】
又、前記フリップフロップ回路ＦＦ２の出力信号ＸＱは、前記フリップフロップ回路ＦＦ１の出力信号Ｑの反転信号を前記出力信号ｆvco の１周期分遅らせた信号となる。
【００７５】
モジュール制御信号ＭＤがＬレベルであれば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
【００７６】
即ち、 このプリスケーラ１９が前記出力信号ｆvco のカウント動作を開始してから、 その出力信号ｆvco の１５個のパルスをカウントするまでは、フリップフロップ回路ＦＦ２の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱはそのいずれかがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出力信号はＬレベルに固定される。
【００７７】
前記出力信号ｆvco の１５個のパルスがカウントされると、 フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２４ｂの出力信号がＨレベルとなる。 ＮＯＲ回路２４ｂの出力信号がＨレベルとなると、前記ＮＯＲ回路２４ａからＬレベルの出力信号が出力される。
【００７８】
そして、 ＮＯＲ回路２４ａの出力信号の立ち上がり（フリップフロップ回路ＦＦ２の出力信号ＸＱの立ち上がり）から、前記出力信号ｆvco が１周期分遅れて、 フリップフロップ回路ＦＦ１の出力信号Ｑが立ち上がる。
【００７９】
フリップフロップ回路ＦＦ１の出力信号Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新たなカウント動作が開始される。
【００８０】
このような動作により、 モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
又、 モジュール制御信号ＭＤがＨレベルであれば、 ＮＯＲ回路２４ｂの出力信号はＬレベルに固定されるため、フリップフロップ回路ＦＦ２の動作は無効化される。そして、フリップフロップ回路ＦＦ１は通常動作を行い、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【００８１】
従って、 モジュール制御信号ＭＤがＨレベルであれば、 プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【００８２】
上記のように構成されたプリスケーラ１９では、次に示す作用効果を得ることができる。
（１）バッファ回路２３を介して入力されるＶＣＯ８の出力信号ｆvco は、２段構成のバイポーラトランジスタにて構成されるフリップフロップ回路ＦＦ１，ＦＦ２にクロック信号ＣＫとして入力される。即ち、バッファ回路２３は、トランジスタＴr5，Ｔr6，Ｔr15 ，Ｔr16 を駆動することになる。従って、図１３に示した従来の３段構成のフリップフロップ回路ＦＦ１〜ＦＦ３と比較して、バッファ回路で駆動するトランジスタが減少するため、本実施形態のプリスケーラ１９では消費電力を低減することができる。又、バッファ回路２３で駆動するトランジスタを減少させることができることから、バッファ回路２３の負荷駆動能力を小さくすることができるので、プリスケーラ１９の回路面積を縮小することができる。
【００８３】
又、エクステンダ部Ｙ２はフリップフロップ回路ＦＦＬ１〜ＦＦＬ３からなるため従来より段数が１段増加するが、カウンタ部Ｙ１はフリップフロップ回路ＦＦ１，ＦＦ２からなるため従来より段数が１段減少する。従って、エクステンダ部Ｙ２を構成するフリップフロップ回路は、カウンタ部Ｙ１を構成するフリップフロップ回路と比較して、その動作周波数が半分になることから、プリスケーラ１９の消費電力を低減することができる。
【００８４】
しかも、プリスケーラ１９の低消費電力化は、該プリスケーラ１９を備える比較分周器１５の低消費電力化に貢献することができ、又、この比較分周器１５を備えるＰＬＬ回路の低消費電力化に貢献することができる。
【００８５】
（２）ＮＯＲ回路２４ａは、フリップフロップ回路ＦＦ１を動作させる電流源（電源ＶDD）を共通に使用して動作する。又、ＮＯＲ回路２４ｂは、フリップフロップ回路ＦＦ２を動作させる電流源（電源ＶDD）を共通に使用して動作する。従って、ＮＯＲ回路２４ａ，２４ｂの電流源を特別に設けることなく、フリップフロップ回路ＦＦ１，ＦＦ２の電流源（電源ＶDD）と共通化していることから、電流源を少なく構成でき、本実施形態のプリスケーラ１９の低消費電力化に貢献することができる。
【００８６】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図８及び図９に従って説明する。尚、本実施形態では、図２に示すＰＬＬ回路のプリスケーラ１９の構成のみが異なるため、プリスケーラ１９を中心に説明する。
【００８７】
図８は、本実施形態のプリスケーラ１９の具体的構成を示す。本実施形態のプリスケーラ１９においても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３は、バイポーラトランジスタにて構成される。
【００８８】
前記図３に示した第１の実施の形態のプリスケーラ１９と異なる点として、フリップフロップ回路ＦＦ２の後段に備えられたＮＯＲ回路２４ｂを、本実施形態のプリスケーラ１９ではフリップフロップ回路ＦＦ１，ＦＦ２の間に介在した。
【００８９】
即ち、フリップフロップ回路ＦＦ１の出力信号ＸＱは、ＮＯＲ回路２４ｂに入力される。ＮＯＲ回路２４ｂの出力信号は、フリップフロップ回路ＦＦ２にデータＤとして入力される。又、フリップフロップ回路ＦＦ２の出力信号Ｑは、前記ＮＯＲ回路２４ａに入力される。尚、本実施形態では、フリップフロップ回路ＦＦ２から出力信号ＸＱは出力されない。
【００９０】
次に、上記のように構成されたプリスケーラ１９の作用を図９に従って説明する。
プリスケーラ１９に前記ＶＣＯからの出力信号ｆvco が入力されると、フリップフロップ回路ＦＦ１の動作により、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【００９１】
フリップフロップ回路ＦＦＬ１の出力信号Ｑは、前記フリップフロップ回路ＦＦ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を４分周した信号となる。
フリップフロップ回路ＦＦＬ２の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ１の出力信号Ｑを２分周、即ち前記出力信号ｆvco を８分周した信号となる。
【００９２】
フリップフロップ回路ＦＦＬ３の出力信号Ｑは、前記フリップフロップ回路ＦＦＬ２の出力信号Ｑを２分周、即ち前記出力信号ｆvco を１６分周した信号となる。
【００９３】
モジュール制御信号ＭＤがＬレベルであれば、 ＮＯＲ回路２４ｂの出力信号は、 フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号Ｑに基づいて決定される。
【００９４】
即ち、 このプリスケーラ１９が前記出力信号ｆvco のカウント動作を開始してから、 その出力信号ｆvco の１４個のパルスをカウントするまでは、フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱはそのいずれかがＨレベルとなる。そのため、ＮＯＲ回路２４ｂの出力信号はＬレベルとなる。 すると、 フリップフロップ回路ＦＦ２の出力信号Ｑは、Ｌレベルに固定される。
【００９５】
前記出力信号ｆvco の１４個のパルスがカウントされると、 フリップフロップ回路ＦＦ１の出力信号ＸＱ及びフリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがすべてＬレベルとなるため、ＮＯＲ回路２４ｂの出力信号がＨレベルとなる。
【００９６】
すると、 フリップフロップ回路ＦＦ２が活性化され、フリップフロップ回路ＦＦ２から、前記ＮＯＲ回路２４ｂのＨレベルの出力信号を前記出力信号ｆvco の１周期分遅らせた出力信号Ｑが出力される。フリップフロップ回路ＦＦ２の出力信号ＱがＨレベルとなると、前記ＮＯＲ回路２４ａからＬレベルの出力信号が出力される。
【００９７】
そして、 ＮＯＲ回路２４ａの出力信号の立ち上がり（フリップフロップ回路ＦＦ２の出力信号Ｑの立ち下がり）から、前記出力信号ｆvco が１周期分遅れて、 フリップフロップ回路ＦＦ１の出力信号Ｑが立ち上がる。
【００９８】
フリップフロップ回路ＦＦ１の出力信号Ｑの立ち上がりに基づいて、 フリップフロップ回路ＦＦＬ１〜ＦＦＬ３の出力信号ＱがＨレベルに立ち上がり、 新たなカウント動作が開始される。
【００９９】
このような動作により、 モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ＋１分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【０１００】
又、 モジュール制御信号ＭＤがＨレベルであれば、 ＮＯＲ回路２４ｂの出力信号はＬレベルに固定されるため、フリップフロップ回路ＦＦ２は不活性化され、 その出力信号ＱはＬレベルに固定される。 すると、フリップフロップ回路ＦＦ１は通常動作を行い、フリップフロップ回路ＦＦ１から、前記出力信号ｆvco を２分周した出力信号Ｑが出力される。
【０１０１】
従って、 モジュール制御信号ＭＤがＨレベルであれば、 プリスケーラ１９は、前記出力信号ｆvco に基づいてＭ分周動作（Ｍ＝１６）を行った出力信号Ｐout を出力する。
【０１０２】
上記のように構成された本実施形態のプリスケーラ１９では、前記第１の実施の形態と同様の分周動作を行うことができ、第１の実施の形態と同様の効果を得ることができる。
【０１０３】
（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図１０〜図１２に従って説明する。尚、本実施形態では、図２に示すＰＬＬ回路のプリスケーラ１９の構成のみが異なるため、プリスケーラ１９を中心に説明する。
【０１０４】
図１０は、本実施形態のプリスケーラ１９の具体的構成を示す。本実施形態のプリスケーラ１９においても、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３は、バイポーラトランジスタにて構成される。
【０１０５】
前記図３に示した第１の実施の形態のプリスケーラ１９と異なる点として、第１の実施の形態では、フリップフロップ回路ＦＦ１の出力信号Ｑをフリップフロップ回路ＦＦＬ１のクロック信号ＣＫとして入力していたが、本実施の形態では、フリップフロップ回路ＦＦ２の出力信号ＸＱをフリップフロップ回路ＦＦＬ１のクロック信号ＣＫとして入力するようにした。
【０１０６】
ここで、図１１及び図１２は各回路の具体的構成を示し、図１１はフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａを示す。又、図１２はフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂを示す。尚、フリップフロップ回路ＦＦＬ１（ＦＦＬ２，ＦＦＬ３）は、図６と同一構成である。
【０１０７】
図１１に示すように、フリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａは、同じく複数のトランジスタと抵抗とからなる。上記した図４に示したフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａとの相違点として、本実施形態では、ノードＮ３，Ｎ４にそれぞれ接続されたエミッタ・フォロワを構成するトランジスタＴr21 ，Ｔr22 を省略した。
【０１０８】
このように構成されたフリップフロップ回路ＦＦ１及びＮＯＲ回路２４ａでは、クロック信号ＣＫがＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２４ａの出力信号（ノードＮ１の電位）がフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）としてノードＮ４から出力される。ノードＮ３からはＮＯＲ回路２４ａの出力信号の反転信号が出力信号ＸＱ（ＸＱ１）として出力される。このようにして、上記した図７に示すようなフリップフロップ回路ＦＦ１の出力信号Ｑ（Ｑ１）及びＮＯＲ回路２４ａの出力信号が得られる。
【０１０９】
図１２に示すように、フリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂは、同じく複数のトランジスタと抵抗とからなる。尚、このフリップフロップ回路ＦＦ２は、ノードＮ１，Ｎ２からそれぞれ出力信号Ｑ１，ＸＱ１を出力することが可能である。上記した図５に示したフリップフロップ回路ＦＦ２及びＮＯＲ回路２４ｂとの相違点として、ノードＮ２から出力される出力信号ＸＱ１は、エミッタ・フォロワを構成するトランジスタＴr21 を動作させ、増幅された出力信号ＸＱ２としてフリップフロップ回路ＦＦ２の外部に出力される。ノードＮ１から出力される出力信号Ｑ１は、同様に、エミッタ・フォロワを構成するトランジスタＴr22 を動作させ、増幅された出力信号Ｑ２としてフリップフロップ回路ＦＦ２の外部に出力される。因みに、出力信号Ｑ２，ＸＱ２は、フリップフロップ回路ＦＦＬ１にクロック信号ＣＫ（相補クロック信号ＣＫ，ＸＣＫ）として入力される。
【０１１０】
このように構成されたプリスケーラ１９は、フリップフロップ回路ＦＦ２の出力信号ＸＱとフリップフロップ回路ＦＦ１の出力信号Ｑとが同様に変化することから、図７に示すように前記第１の実施の形態と同様に動作する。
【０１１１】
上記のように構成された本実施形態のプリスケーラ１９では、前記第１の実施の形態と同様の分周動作を行うことができ、第１の実施の形態と同様の効果を得ることができる。
【０１１２】
尚、本発明は前記各実施の形態の他、以下の態様で実施してもよい。
○上記各実施の形態では、エクステンダ部Ｙ２を３段のフリップフロップ回路ＦＦＬ１〜ＦＦＬ３にて構成したが、段数を変更して分周比を適宜変更してもよい。
【０１１３】
○上記各実施の形態では、ＮＯＲ回路２４ａ，２４ｂの電流源をフリップフロップ回路ＦＦ１，ＦＦ２を動作させる電流源（電源ＶDD）と共通化したが、別途電流源を設けてもよい。
【０１１４】
○上記各実施の形態では、切換回路をＮＯＲ回路２４ａ，２４ｂにて構成したが、同様な分周動作を行うことができれば、その他の論理回路にて構成してもよい。
【０１１５】
【発明の効果】
以上詳述したように、本発明によれば、より消費電力を低減し得るプリスケーラ、該プリスケーラを使用した分周器、及び、該分周器を使用したＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 ＰＬＬ回路を示すブロック図である。
【図３】 第１の実施の形態のプリスケーラを示す回路図である。
【図４】 ＦＦ１及びＮＯＲ回路の具体的構成を示す回路図である。
【図５】 ＦＦ２及びＮＯＲ回路の具体的構成を示す回路図である。
【図６】 ＦＦＬ１〜ＦＦＬ３の具体的構成を示す回路図である。
【図７】 第１の実施の形態の動作を示すタイミング波形図である。
【図８】 第２の実施の形態のプリスケーラを示す回路図である。
【図９】 第２の実施の形態の動作を示すタイミング波形図である。
【図１０】 第３の実施の形態のプリスケーラを示す回路図である。
【図１１】 ＦＦ１及びＮＯＲ回路の具体的構成を示す回路図である。
【図１２】 ＦＦ２及びＮＯＲ回路の具体的構成を示す回路図である。
【図１３】 従来例のプリスケーラを示す回路図である。
【図１４】 従来例の動作を示すタイミング波形図である。
【符号の説明】
１２ 基準分周器
１４ 位相比較器
１５ 比較分周器
１６ チャージポンプ
１７ ローパスフィルタ
１８ 電圧制御発振器
１９ プリスケーラ
２０ メインカウンタ
２１ スワローカウンタ
２２ 制御回路
２３ バッファ回路
２４ 切換回路（ＮＯＲ回路２４ａ，２４ｂ）
ＣＫ 基準クロック信号
ＦＦ１，ＦＦ２，ＦＦＬ１〜ＦＦＬ３ フリップフロップ回路
ｆvco 入力信号（電圧制御発振器の出力信号）
ｆｒ 基準信号
ｆｐ 第１のカウント信号（比較信号）
ｆｓ 第２のカウント信号（スワローカウンタの出力信号）
ＭＤ モジュール制御信号
ＳＣＰ 電流信号（チャージポンプの出力信号）
ＳＬＰＦ 出力電圧（ローパスフィルタの出力信号）
ΦＲ，ΦＰ 位相比較器の出力信号（パルス信号）
Ｐout 出力信号
Ｙ１ カウンタ部
Ｙ２ エクステンダ部
ＶDD 電流源（電源）
Claims (5)
- 入力信号を増幅するバッファ回路と、
前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、
モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、
前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部と
を備えたプリスケーラであって、
前記カウンタ部は、
同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作し、
前記エクステンダ部は、
（ｎ−１）段の非同期型フリップフロップ回路で構成し、
前記同期型フリップフロップ回路は、
第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、
第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、
前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、
前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、
前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給され、
前記切換回路は、
前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成した
ことを特徴とするプリスケーラ。 - 前記切換回路は、前記モジュール制御信号が活性レベルとなったとき、前記カウンタ部における後段のフリップフロップ回路の入力信号を非活性レベルに固定するようにしたことを特徴とする請求項１に記載のプリスケーラ。
- 前記切換回路は、前記モジュール制御信号が活性レベルとなったとき、前記カウンタ部における後段のフリップフロップ回路の出力信号を無効化するようにしたことを特徴とする請求項１に記載のプリスケーラ。
- 入力信号を増幅するバッファ回路と、前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部とを備えたプリスケーラと、
前記プリスケーラの出力信号を第１の分周比で分周した第１のカウント信号を出力するメインカウンタと、
前記プリスケーラの出力信号を第１の分周比とは異なる第２の分周比で分周した第２のカウント信号を出力するスワローカウンタと、
前記メインカウンタ及びスワローカウンタの各カウント信号に基づいて、前記モジュール制御信号を生成する制御回路と
からなる分周器であって、
前記カウンタ部は、
同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作し、
前記エクステンダ部は、
（ｎ−１）段の非同期型フリップフロップ回路で構成し、
前記同期型フリップフロップ回路は、
第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、
第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、
前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、
前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、
前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給され、
前記切換回路は、
前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成したことを特徴とする分周器。 - 基準クロック信号を分周して基準信号を生成する基準分周器と、
前記基準信号と比較信号との位相を比較する位相比較器と、
前記位相比較器の出力信号を電流信号に変換するチャージポンプと、
前記チャージポンプの電流信号を平滑するローパスフィルタと、
前記ローパスフィルタの出力電圧に基づく周波数の入力信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された入力信号を分周して、前記比較信号として出力する比較分周器とから構成されたＰＬＬ回路であって、
前記比較分周器は、
前記電圧制御発振器から入力された入力信号を増幅するバッファ回路と、前記バッファ回路を介して入力される入力信号を分周した分周信号を出力するカウンタ部と、モジュール制御信号に基づいて、前記カウンタ部の分周比を切り換える切換回路と、前記カウンタ部の分周信号を順次２分周して前記入力信号を２n 若しくは（２n ＋１）分周（ｎは２以上の自然数）した信号を出力信号として出力するエクステンダ部とを備えたプリスケーラと、
前記プリスケーラの出力信号を第１の分周比で分周した第１のカウント信号を前記比較信号として出力するメインカウンタと、
前記プリスケーラの出力信号を第１の分周比とは異なる第２の分周比で分周した第２のカウント信号を出力するスワローカウンタと、
前記メインカウンタ及びスワローカウンタの各カウント信号に基づいて、前記モジュール制御信号を生成する制御回路と
からなり、
前記カウンタ部は、
同期型フリップフロップ回路を２段構成とし、前記モジュール制御信号に基づいて前記入力信号を２分周した分周信号を出力する２進カウンタ又は前記入力信号を３分周した分周信号を出力する３進カウンタとして動作し、
前記エクステンダ部は、
（ｎ−１）段の非同期型フリップフロップ回路で構成し、
前記同期型フリップフロップ回路は、
第１の抵抗を介して電源がコレクタに供給される第１及び第２ｎｐｎトランジスタと、
第２の抵抗を介して電源がコレクタに供給される第３及び第４ｎｐｎトランジスタと、を備え、
前記第１及び第４ｎｐｎトランジスタのエミッタは前記入力信号により活性／非活性する第５ｎｐｎトランジスタを介して前記電流源に接続され、
前記第２及び第４ｎｐｎトランジスタのエミッタは前記入力信号により前記第５ｎｐｎトランジスタと相補的に活性／非活性する第６ｎｐｎトランジスタを介して前記電流源に接続され、
前記第１の抵抗と前記第１及び第２ｎｐｎトランジスタとの間のノードから同フリップフロップ回路の反転出力信号が出力されるとともにその反転出力信号は前記第３ｎｐｎトランジスタのベースに供給され、
前記切換回路は、
前記第３ｎｐｎトランジスタのコレクタ−エミッタ間に並列接続されるとともにベースに前記モジュール制御信号と前記非同期型フリップフロップ回路の出力信号がそれぞれ入力される複数のｎｐｎトランジスタと前記第３ｎｐｎトランジスタとにより構成されるエミッタ・カップルド・ロジック回路からなるＮＯＲ回路で構成したことを特徴とするＰＬＬ回路。
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