JP4244397B2 - Ｐｌｌ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ(phase locked loop) 回路に関し、特に参照クロックにロックできる周波数帯を広くしたり、複数の異なった周波数帯にロックできるＰＬＬ回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、その基本形を示す図８から明かなように、周波数位相比較器１０１、ループフィルタ１０２および電圧制御発振器（ＶＣＯ）１０３などからなる帰還閉回路であり、入力信号（参照クロック）の周波数および位相と、電圧制御発振器１０３の発振クロックの周波数および位相とを周波数位相比較器１０１で比較し、その比較結果をループフィルタ１０２を介して電圧制御発振器１０３に与えることにより、電圧制御発振器１０３の発振クロックの周波数および位相を制御する構成となっている。
【０００３】
このＰＬＬ回路のロックできる周波数は、電圧制御発振器の発振できる周波数帯域内である。これに対して、ＰＬＬ回路を使用するシステムにおいては、そのシステムの型式などによってシステムクロックの周波数帯が大きく異なる場合がある。このような観点から、システムの複数の型式などに単一のＰＬＬ回路で対応できるようにするために、ロックできる周波数帯を広くしたり、複数の異なる周波数帯にロックできるようなＰＬＬ回路が要求される。
【０００４】
【発明が解決しようとする課題】
このように、１つの電圧制御発振器の周波数帯域ではカバーできない複数の周波数を持つ参照クロックにロックできるＰＬＬ回路を作るには、異なった発振周波数帯域を持つ複数の電圧制御発振器を搭載し、これら電圧制御発振器を参照クロックの周波数に対応して適宜切り換えたり、電圧制御発振器の発振クロックを分周する分周器の分周比を可変とし、その分周比を参照クロックの周波数に対応して適宜切り換えたりする構成が一般的に採られる。
【０００５】
しかしながら、この種の従来回路では、参照クロックの周波数に対応して複数の電圧制御発振器を適宜切り換えたり、電圧制御発振器の発振クロックを分周する分周器の分周比を適宜切り換えたりするのに、その都度外部から切り換え信号を与えて切り換えなければならなかった。
【０００６】
そこで、本発明は、複数の電圧制御発振器の切り換えや、発振クロックの分周比の切り換えを、参照クロックの周波数に対応して自律的に行い得るＰＬＬ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によるＰＬＬ回路は、
異なった発振周波数帯を持つ複数個の電圧制御発振器と、
これら複数個の電圧制御発振器のうちの１つを選択するセレクタと、
このセレクタによって選択された発振器の発振クロックを分周する分周器と、
外部から与えられる参照クロックに対して分周器で分周された分周クロックの位相を比較し、位相を進めるためのパルス状の第１の信号と位相を遅くするためのパルス状の第２の信号とを出力する位相比較手段と、
前記パルス状の第１の信号によってパルス幅変調された電流を出力する第１のチャージポンプ回路と、前記パルス状の第２の信号によってパルス幅変調された電流を出力する第２のチャージポンプ回路と、
これら第１，第２のチャージポンプ回路の各出力電流を平滑化して第１，第２の直流電圧を発生するループフィルタと、
このループフィルタから出力される前記第１，第２の直流電圧の差を検出して当該電圧差に応じて前記電圧制御発振器の発振クロックの位相を進めたり、遅らせたりする２つの制御電圧を出力するセンスアンプと、
このセンスアンプから出力される前記２つの制御電圧を監視し、当該２つの制御電圧の電圧差が上昇して前記複数個の電圧制御発振器の発振周波数の上限に対応する電位差よりも低い第１電位差になったときに出力が反転し、前記２つの制御電圧の電圧差が前記第１電位差よりも下降して前記複数個の電圧制御発振器の発振周波数の下限に対応する電位差よりも高い第２電位差になったときに出力が再度反転する検出回路と、
前記２つの制御電圧の電圧差が前記第１電位差になったときの前記検出回路の検出結果をカウントし、そのカウント結果を前記セレクタにその選択情報として与えるカウンタ回路とを備え、
前記センスアンプは、前記検出回路の検出結果を受けて、前記２つの制御電圧の電圧差が前記第２電位差になったときに前記ループフィルタの両端電圧を保持して前記２つの制御電圧として出力し、前記２つの制御電圧の電圧差が前記第１電位差になったときに前記ループフィルタの両端電圧の差が０Ｖになるように制御する。
そして、複数個の電圧制御発振器の発振クロックの前記セレクタによる切り換えを、前記参照クロックの周波数に対応して自律的に行う構成となっている。
【０００８】
本発明による他のＰＬＬ回路は、
分周比が可変な可変分周器をフィードバックループ内に有する位相制御ループ系と、
前記可変分周器の分周比を適宜選択することによって周波数帯域の切り換えを行うバンド切り換え回路系と
から構成されている。
位相制御ループ系は、
単一の電圧制御発振器と、
この電圧制御発振器の発振クロックを分周するとともに、その分周比が可変な可変分周器と、
外部から与えられる参照クロックに対して可変分周器で分周された分周クロックの位相を比較し、位相を進めるためのパルス状の第１の信号と位相を遅くするためのパルス状の第２の信号とを出力する位相比較手段と、
前記パルス状の第１の信号によってパルス幅変調された電流を出力する第１のチャージポンプ回路と、
前記パルス状の第２の信号によってパルス幅変調された電流を出力する第２のチャージポンプ回路と、
これら第１，第２のチャージポンプ回路の各出力電流を平滑化して第１，第２の直流電圧を発生するループフィルタと、このループフィルタから出力される前記第１，第２の直流電圧の差を検出して当該電圧差に応じて前記電圧制御発振器の発振クロックの位相を進めたり、遅らせたりする２つの制御電圧を出力するセンスアンプと
を有している。
また、バンド切り換え回路系は、
センスアンプから出力される前記２つの制御電圧を監視し、当該２つの制御電圧の電圧差が上昇して前記電圧制御発振器の発振周波数の上限に対応する電位差よりも低い第１電位差になったときに出力が反転し、前記２つの制御電圧の電圧差が前記第１電位差よりも下降して前記電圧制御発振器の発振周波数の下限に対応する電位差よりも高い第２電位差になったときに出力が再度反転する検出回路と、
前記２つの制御電圧の電圧差が前記第１電位差になったときの検出回路の検出結果をカウントし、そのカウント結果を可変分周器にその分周比の選択情報として与えるカウンタ回路と
を有している。
センスアンプは、前記検出回路の検出結果を受けて、前記２つの制御電圧の電圧差が前記第２電位差になったときに前記ループフィルタの両端電圧を保持して前記２つの制御電圧として出力し、前記２つの制御電圧の電圧差が前記第１電位差になったときに前記ループフィルタの両端電圧の差が０Ｖになるように制御する。
そして、可変分周器の分周比のカウンタ回路による切り換えを、前記参照クロックの周波数に対応して自律的に行う構成となっている。
【０００９】
本発明に係るＰＬＬ回路、即ち異なった発振周波数帯域を持つ複数の発振器を搭載し、これら発振器を参照クロックの周波数に対応して適宜切り換えたり、あるいは発振器の発振クロックを分周する分周器の分周比を可変とし、その分周比を参照クロックの周波数に対応して適宜切り換えたりする構成のＰＬＬ回路において、参照クロックに対する分周クロックの位相ずれが大きくなると、それに連れて電圧付与手段から出力される電圧信号のレベルが大きくなる。そして、電圧信号レベルが所定レベル以上になると、発振器はそれ以上発振できなくなる。そこで、その限界を検出手段によって検出し、その検出結果を複数個の発振器のうちの１つを選択する情報、あるいは可変分周器の分周比を選択する情報として用いる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明の第１実施形態を示すブロック図である。図１から明らかなように、本実施形態に係るＰＬＬ回路１０は、複数の電圧制御発振器（ＶＣＯ）を含み、通常の位相ロック制御を行う位相制御ループ系２０と、複数の電圧制御発振器のうちの１つを適宜選択することによってバンド（周波数帯域）の切り換えを行うバンド切り換え回路系３０とから構成されている。
【００１２】
位相制御ループ系２０は、周波数位相比較器２１、ゲート回路２２、チャージポンプ（ＣＰ）回路２３Ｕ，２３Ｄ、ループフィルタ２４、センスアンプ２５、例えば２個の電圧制御発振器２６-1，２６-2、セレクタ２７および分周器２８を有する構成となっている。この位相制御ループ系２０には、外部から参照クロックＲＣＫが入力される。この参照クロックＲＣＫとしては、使用目的によって異なった周波数のクロックが入力され、その周波数帯は１つの電圧制御発振器２６-1／２６-2の帯域よりも広いものとする。
【００１３】
位相制御ループ系２０において、周波数位相比較器２１は、外部から与えられる参照クロックＲＣＫを一方の入力、分周器２８の分周クロックＶＣＫを他方の入力とし、参照クロックＲＣＫに対して分周クロックＶＣＫの周波数および位相を比較し、その比較結果としてＵＰ／ＤＯＷＮ信号を出力する。ここで、ＵＰ信号は周波数を高くしたり、位相を進めるためのパルス状の信号であり、ＤＯＷＮ信号は周波数を低くしたり、位相を遅くするためのパルス状の信号である。
【００１４】
ゲート回路２２は、２つの２入力ＡＮＤゲート２２Ｕ，２２Ｄから構成されている。ＡＮＤゲート２２Ｕ，２２Ｄは、周波数位相比較器２１から出力されるＵＰ信号，ＤＯＷＮ信号をそれぞれ一方の入力とし、後述するバンド切り換え回路系３０から出力されるゲート制御信号ＧＣＳを各他方の入力とする。このＡＮＤゲート２２Ｕ，２２Ｄにおいて、ゲート制御信号ＧＣＳが与えられる各他方の入力は、負論理入力となっている。
【００１５】
チャージポンプ回路２３Ｕは、周波数位相比較器２１からＡＮＤゲート２２Ｕを通して供給されるＵＰ信号によってパルス幅変調された電流を出力する。チャージポンプ回路２３Ｄも同様に、周波数位相比較器２１からＡＮＤゲート２２Ｄを通して供給されるＤＯＷＮ信号によってパルス幅変調された電流を出力する。ループフィルタ２４は、抵抗Ｒ１１，Ｒ１２およびコンデンサＣ１１からなり、チャージポンプ回路２３Ｕ，２３Ｄの出力電流を平滑化してその両端に直流電圧を発生する。
【００１６】
センスアンプ２５は、ループフィルタ２４の両端電圧ＰＯＳ，ＮＥＧをセンスし、これを電圧制御発振器２６-1，２６-2に対してその発振クロックの位相を進めたり、遅らせたりするための制御電圧ＦＡＳＴ，ＳＬＯＷとして与える電圧付与手段としての機能を持つ。このセンスアンプ２５の具体的な回路構成の一例を図２に示す。
【００１７】
センスアンプ２５は、図２から明らかなように、ループフィルタ２４の両端電圧ＰＯＳ，ＮＥＧが与えられる入力端子２５１，２５２と、ハンド切り換え回路系３０から放電制御信号ＤＩＳが与えられる制御入力端子２５３と、制御電圧ＦＡＳＴ，ＳＬＯＷを出力する出力端子２５４，２５５とを有している。
【００１８】
その回路構成としては、ベースが入力端子２５２および出力端子２５５に、コレクタが入力端子２５１にそれぞれ接続されたトランジスタＱ１１と、ベースが入力端子２５１および出力端子２５４に、コレクタが出力端子２５５にそれぞれ接続されたトランジスタＱ１２と、トランジスタＱ１１，Ｑ１２の各コレクタと電源Ｖｃｃ間に接続された抵抗Ｒ１３，Ｒ１４と、トランジスタＱ１１，Ｑ１２の各エミッタに一端が接続された抵抗Ｒ１５，Ｒ１６と、これら抵抗Ｒ１５，Ｒ１６の各他端とグランドの間に接続された定電流源２５６とを有し、定電流源２５６の負論理の制御用端子が制御入力端子２５３に接続されている。
【００１９】
上記構成のセンスアンプ２５において、制御入力端子２５３に与えられる放電制御信号ＤＩＳが“Ｌ”レベルのときには、定電流源２５６が動作状態となり、この定電流源２５６に定電流Ｉ０が流れる。これにより、入力端子２５１，２５２に与えられるループフィルタ２４の両端電圧ＰＯＳ，ＮＥＧを保持し、これを制御電圧ＦＡＳＴ，ＳＬＯＷとして出力端子２５４，２５５から電圧制御発振器２６-1／２６-2に供給する。
【００２０】
一方、制御入力端子２５３に与えられる放電制御信号ＤＩＳが“Ｈ”レベルになると、定電流源２５６が非動作状態となり、この定電流源２５６に流れる電流Ｉ０が０となる。このとき、入力端子２５１，２５２が抵抗Ｒ１３，Ｒ１４によって電源電圧Ｖｃｃにプルアップされる。これにより、センスアンプ２５は電圧保持能力を失う。
【００２１】
これに伴って、入力端子２５１，２５２間の電位差（両端電圧ＰＯＳ，ＮＥＧの差）ΔＶ、即ちコンデンサＣ１１に充電されている電荷は、ループフィルタ２４の抵抗Ｒ１１，Ｒ１２およびコンデンサＣ１１の時定数で決まる時間をかけて放電され、その電位差ΔＶが０Ｖとなる。このときの電位差ΔＶの波形を図３の波形図に示す。
【００２２】
センスアンプ２５の出力電圧ＦＡＳＴ，ＳＬＯＷは、電圧制御発振器２６-1，２６-2にその制御電圧として与えられるとともに、バンド切り換え回路系３０にも与えられる。電圧制御発振器２６-1，２６-2は各々異なった発振周波数帯域を持っており、各周波数帯において参照クロックＲＣＫの周波数（使用目的によって異なる）のＮ倍（Ｎは自然数）の周波数で発振する。電圧制御発振器２６-1，２６-2の各発振クロックは、セレクタ２７に与えられる。
【００２３】
セレクタ２７は、バンド切り換え回路系３０から与えられる後述するバンド切り換え信号ＳＥＬに基づいて２つの発振クロックのうちの１つを選択し、これを参照クロックＲＣＫに位相ロックしたクロックＣＬＫとして出力するとともに、分周器２８に供給する。分周器２８は、１つの電圧制御発振器２６-1／２６-2からセレクタ２７を介して供給される発振クロックを１／Ｎ分周して参照クロックＲＣＫと同じ周波数のクロックＶＣＫを生成し、この分周クロックＶＣＫを周波数位相比較器２１にその他方の入力として供給する。
【００２４】
一方、バンド切り換え回路系３０は、電位差検出回路３１およびカウンタ回路３２を有する構成となっている。このバンド切り換え回路系３０には位相制御ループ系２０から制御電圧ＦＡＳＴ，ＳＬＯＷが与えられる一方、バンド切り換え回路系３０からは位相制御ループ系２０に対してゲート制御のためのゲート制御信号ＧＣＳ、ループフィルタ２４のコンデンサＣ１１の放電を制御するための放電制御信号ＤＩＳおよびバンド切り換えのためのバンド切り換え信号ＳＥＬが与えられる。
【００２５】
バンド切り換え回路系３０において、電位差検出回路３１は、ヒステリシス機能を持っており、図５の波形図に示すように、センスアンプ２５の出力端子２５４，２５５間の電位差（制御電圧ＦＡＳＴ，ＳＬＯＷの差）ΔＶが０Ｖから上昇し、電圧制御発振器２６-1，２６-2の発振周波数の上限または下限に近いレベルになったときにその出力信号Ｙを“Ｈ”レベルとし、そこから下降して０Ｖに近いレベルになったときにその出力信号Ｙを“Ｌ”レベルとする。
【００２６】
ここでは、一例として、電圧制御発振器２６-1，２６-2の発振周波数の上限および下限を、電位差ΔＶ＝３１０ｍＶとしたとき、電位差検出回路３１は、ΔＶ＝３００ｍＶで出力信号Ｙが“Ｈ”レベルになり、ΔＶ＝１００ｍＶで出力信号Ｙが“Ｌ”レベルになるように設定するものとする。この電位差検出回路３１の具体的な回路構成の一例を図４に示す。
【００２７】
図４において、制御電圧ＦＡＳＴ，ＳＬＯＷは、トランジスタＱ２１，Ｑ２２の各ベース入力となる。トランジスタＱ２１，Ｑ２２の各コレクタと電源Ｖｃｃの間には、抵抗Ｒ２１，Ｒ２２が接続されている。トランジスタＱ２１，Ｑ２２の各エミッタ間には抵抗Ｒ２３が接続され、各エミッタとグランドの間には定電流源３１１，３１２が接続されている。トランジスタＱ２１，Ｑ２２の各コレクタには、トランジスタＱ２３，Ｑ２４の各ベースが接続されている。
【００２８】
トランジスタＱ２３，Ｑ２４は各コレクタが電源Ｖｃｃに接続され、各エミッタが共通に接続されている。このエミッタ共通接続点とグランドの間には、定電流源３１３が接続されている。トランジスタＱ２３，Ｑ２４のエミッタ共通接続点には、トランジスタＱ２５のベースが接続されている。トランジスタＱ２５のエミッタには、トランジスタＱ２６のエミッタが共通に接続されている。このエミッタ共通接続点とグランドの間には、定電流源３１４が接続されている。トランジスタＱ２５，Ｑ２６の各コレクタと電源Ｖｃｃの間には、抵抗Ｒ２４，Ｒ２５が接続されている。
【００２９】
また、トランジスタＱ２５のコレクタには、トランジスタＱ２７のベースが接続されている。このトランジスタＱ２７のコレクタは電源Ｖｃｃに、そのエミッタはトランジスタＱ２６のベースにそれぞれ接続されている。そして、トランジスタＱ２６のコレクタ出力が、電位差検出回路３１の出力信号Ｙとして導出される。この出力信号Ｙは、次段のカウンタ回路３２に供給されるとともに、ゲート回路２２にそのゲート制御信号ＧＣＳとして供給され、さらにセンスアンプ２５にその放電制御信号ＤＩＳとして供給される。
【００３０】
バンド切り換え回路系３０におけるカウンタ回路３２は、例えば２バンドの切り換えに対応して１個のＤ型フリップフロップ（以下、Ｄ‐ＦＦと記す）によって構成されており、電位差検出回路３１の出力信号Ｙをクロック入力とし、その逆相出力ＱｘがそのＤ（データ）になるとともに、バンド切り換え信号ＳＥＬとしてセレクタ２７に供給されるようになっている。
【００３１】
次に、上記構成の第１実施形態に係るＰＬＬ回路１０の回路動作について、図６のタイミングチャートを用いて説明する。本例の動作説明においては、一例として、参照クロックＲＣＫが電圧制御発振器（ＶＣＯ２）２６-2の発振周波数帯でロックできる周波数とし、現在カウンタ回路３２を構成するＤ‐ＦＦの逆相出力Ｑｘが“Ｌ”レベルにあることにより、セレクタ２７が電圧制御発振器（ＶＣＯ１）２６-1の発振クロックを選択している状態とする。
【００３２】
この状態においては、電圧制御発振器（ＶＣＯ１）２６-1は参照クロックＲＣＫにロックできないため、発振できる上限あるいは下限の周波数に落ち着く。したがって、周波数位相比較器２１からは、ＵＰ信号あるいはＤＯＷＮ信号のいずれかが頻繁に出力される。すると、センスアンプ２５の出力端子２５４，２５５間の電位差（制御電圧ＦＡＳＴ，ＳＬＯＷの差）ΔＶがどんどん広がり、ΔＶ＝３００ｍＶとなったところで、電位差検出回路３１の出力信号Ｙが“Ｈ”レベルとなる。
【００３３】
電位差検出回路３１の出力信号Ｙが“Ｈ”レベルになると、カウンタ回路３２を構成するＤ‐ＦＦの逆相出力Ｑｘが反転して“Ｈ”レベルとなるため、これをバンド切り換え信号ＳＥＬとするセレクタ２７は、電圧制御発振器（ＶＣＯ２）２６-2の発振クロックを選択する。このとき同時に、“Ｈ”レベルの出力信号Ｙがゲート回路２２に対してゲート制御信号ＧＣＳとして与えられるとともに、センスアンプ２５に対して放電制御信号ＤＩＳとして与えられる。
【００３４】
すると、ＡＮＤゲート２２Ｕ，２２Ｄはチャージポンプ回路２３Ｕ，２３ＤへのＵＰ／ＤＯＷＮ信号の供給を停止し、センスアンプ２５はその放電機能によってループフィルタ２４のコンデンサＣ１１の充電電荷の放電を開始する。すなわち、図２に示すセンスアンプ２５において、定電流源２５６を非動作状態とし、Ｉ０＝０とすることにより、コンデンサＣ１１の充電電荷の放電が行われる。この放電動作により、センスアンプ２５の出力端子２５４，２５５間の電位差ΔＶがどんどん小さくなり、ΔＶ＝１００ｍＶとなったところで、電位差検出回路３１の出力信号Ｙが“Ｌ”レベルとなる。
【００３５】
電位差検出回路３１の出力信号Ｙが“Ｌ”レベルになると、ＡＮＤゲート２２Ｕ，２２Ｄはチャージポンプ回路２３Ｕ，２３ＤへのＵＰ／ＤＯＷＮ信号の供給を開始すると同時に、センスアンプ２５はその放電動作を停止する。すなわち、図２に示すセンスアンプ２５において、定電流源２５６を動作状態とし、定電流Ｉ０を流す。これにより、ループフィルタ２４のコンデンサＣ１１の充電が可能となる。そして、電圧制御発振器（ＶＣＯ２）２６-2の発振クロックの分周クロックＶＣＫと参照クロックＲＣＫの位相が比較され、その比較結果に基づいて当該発振クロックの位相制御が行われることによってロック状態へと導かれる。
【００３６】
上述したように、異なった発振周波数帯域を持つ複数（本例では、２個）の電圧制御発振器２６-1，２６-2を搭載し、これら電圧制御発振器２６-1，２６-2を参照クロックＲＣＫの周波数に対応して適宜切り換える構成のＰＬＬ回路１０において、センスアンプ２５の出力電圧を監視し、この出力電圧が所定レベルとなったときにセレクタ２７を切り換えるようにしたことにより、電圧制御発振器２６-1，２６-2の発振クロックの切り換えを、参照クロックＲＣＫの周波数に対応して自律的に行うことができる。
【００３７】
図７は、本発明の第２実施形態を示すブロック図である。図７から明らかなように、本実施形態に係るＰＬＬ回路４０は、分周比が可変な可変分周器をフィードバックループ内に有する位相制御ループ系５０と、該可変分周器の分周比を適宜選択することによってバンド（周波数帯域）の切り換えを行うバンド切り換え回路系６０とから構成されている。
【００３８】
位相制御ループ系５０は、周波数位相比較器５１、ゲート回路５２、チャージポンプ回路５３Ｕ，５３Ｄ、ループフィルタ５４、センスアンプ５５、電圧制御発振器５６および可変分周器５７を有する構成となっている。この位相制御ループ系５０には、外部から参照クロックＲＣＫが入力される。この参照クロックＲＣＫとしては、使用目的によって異なった周波数のクロックが入力され、その周波数帯は電圧制御発振器５６の帯域よりも広いものとする。
【００３９】
位相制御ループ系５０において、周波数位相比較器５１は、外部から与えられる参照クロックＲＣＫを一方の入力、可変分周器５７の分周クロックＶＣＫを他方の入力とし、参照クロックＲＣＫに対して分周クロックＶＣＫの周波数および位相を比較し、その比較結果としてＵＰ／ＤＯＷＮ信号を出力する。ここで、ＵＰ信号は周波数を高くしたり、位相を進めるためのパルス状の信号であり、ＤＯＷＮ信号は周波数を低くしたり、位相を遅くするためのパルス状の信号である。
【００４０】
ゲート回路５２は、２つの２入力ＡＮＤゲート５２Ｕ，５２Ｄから構成されている。ＡＮＤゲート５２Ｕ，５２Ｄは、周波数位相比較器５１から出力されるＵＰ信号，ＤＯＷＮ信号をそれぞれ一方の入力とし、後述するバンド切り換え回路系６０から出力されるゲート制御信号ＧＣＳを各他方の入力とする。このＡＮＤゲート５２Ｕ，５２Ｄにおいて、ゲート制御信号ＧＣＳが与えられる各他方の入力は、負論理入力となっている。
【００４１】
チャージポンプ回路５３Ｕは、周波数位相比較器５１からＡＮＤゲート５２Ｕを通して供給されるＵＰ信号によってパルス幅変調された電流を出力する。チャージポンプ回路５２Ｄも同様に、周波数位相比較器５１からＡＮＤゲート５２Ｄを通して供給されるＤＯＷＮ信号によってパルス幅変調された電流を出力する。ループフィルタ５４は、抵抗Ｒ３１，Ｒ３２およびコンデンサＣ３１からなり、チャージポンプ回路５３Ｕ，５３Ｄの出力電流を平滑化してその両端に直流電圧を発生する。
【００４２】
センスアンプ５５は、ループフィルタ５４の両端電圧ＰＯＳ，ＮＥＧをセンスし、これを電圧制御発振器５６に対してその発振クロックの位相を進めたり、遅らせたりするための制御電圧ＦＡＳＴ，ＳＬＯＷとして与える電圧付与手段として機能する。このセンスアンプ２５としては、第１実施形態の場合と同様に、図２に示す回路構成のものが用いられる。
【００４３】
電圧制御発振器５６は、その周波数帯において参照クロックＲＣＫの周波数（使用目的によって異なる）のＮ倍（Ｎは自然数）の周波数で発振し、その発振クロックを参照クロックＲＣＫに位相ロックしたクロックＣＬＫとして出力するとともに、可変分周器５７に供給する。
【００４４】
可変分周器５７は、その分周比（Ｎ値）が可変であり、電圧制御発振器５６から供給される発振クロックＣＬＫを１／Ｎ分周して参照クロックＲＣＫと同じ周波数のクロックＶＣＫを生成し、この分周クロックＶＣＫを周波数位相比較器５１にその他方の入力として供給する。ここでは、参照クロックＲＣＫの周波数帯が使用目的によって２段階に異なるものとすると、可変分周器５７の分周比も２段階に切り換え可能な構成となっている。この分周比の切り換えは、バンド切り換え回路系６０から与えられる分周比切り換え信号ＳＥＬによって行われる。
【００４５】
一方、バンド切り換え回路系６０は、電位差検出回路６１およびカウンタ回路６２を有する構成となっている。このバンド切り換え回路系６０には位相制御ループ系５０から制御電圧ＦＡＳＴ，ＳＬＯＷが与えられる一方、バンド切り換え回路系６０からは位相制御ループ系５０に対してゲート制御のためのゲート制御信号ＧＣＳ、ループフィルタ５４のコンデンサＣ３１の放電を制御するための放電制御信号ＤＩＳおよび可変分周器５７の分周比切り換えのための切り換え信号ＳＥＬが与えられる。
【００４６】
バンド切り換え回路系６０において、電位差検出回路６１は、ヒステリシス機能を持っており、センスアンプ５５の出力端子間の電位差（制御電圧ＦＡＳＴ，ＳＬＯＷの差）ΔＶが０Ｖから上昇し、電圧制御発振器５６の発振周波数の上限または下限に近いレベルになったときにその出力信号Ｙを“Ｈ”レベルとし、そこから下降して０Ｖに近いレベルになったときにその出力信号Ｙを“Ｌ”レベルとする。
【００４７】
この電位差検出回路６１としては、第１実施形態の場合と同様に、図４に示す回路構成のものが用いられる。また、カウンタ回路６２についても、第１の実施形態の場合と同様に、例えば２バンドの切り換えに対応して１個のＤ‐ＦＦによって構成されており、電位差検出回路６１の出力信号Ｙをクロック入力とし、その逆相出力ＱｘがそのＤ入力になるとともに、分周比切り換え信号ＳＥＬとして可変分周器５７に供給されるようになっている。この構成により、バンド切り換え回路系６０の回路動作は、第１実施形態の場合と全く同様である。
【００４８】
上述したように、電圧制御発振器５６の発振クロックＣＬＫを分周する可変分周器５７の分周比を、参照クロックＲＣＫの周波数に対応して適宜切り換える構成のＰＬＬ回路４０において、センスアンプ５５の出力電圧を監視し、この出力電圧が所定レベルとなったときに可変分周器５７の分周比を切り換えるようにしたことにより、可変分周器５７の分周比の切り換えを、参照クロックＲＣＫの周波数に対応して自律的に行うことができる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、異なった発振周波数帯域を持つ複数の発振器を搭載し、これら発振器を参照クロックの周波数に対応して適宜切り換えたり、あるいは発振器の発振クロックを分周する分周器の分周比を可変とし、その分周比を参照クロックの周波数に対応して適宜切り換えたりする構成のＰＬＬ回路において、複数の発振器の切り換え、あるいは発振クロックの分周比の切り換えを、参照クロックの周波数に対応して自律的に行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示すブロック図である。
【図２】センスアンプおよびその周辺回路の具体的な回路構成の一例を示す回路図である。
【図３】センスアンプの動作説明のための波形図である。
【図４】電位差検出回路の具体的な回路構成の一例を示す回路図である。
【図５】電位差検出回路の動作説明のための波形図である。
【図６】第１実施形態に係る動作説明のためのタイミングチャートである。
【図７】本発明の第２実施形態を示すブロック図である。
【図８】ＰＬＬ回路の基本系を示すブロック図である。
【符号の説明】
１０，４０…ＰＬＬ回路、２０，５０…位相制御ループ系、２１，５１…周波数位相比較器、２２，５２…ゲート回路、２３Ｕ，２３Ｄ，５３Ｕ，５３Ｄ…チャージポンプ（ＣＰ）回路、２４，５４…ループフィルタ、２５，５５…センスアンプ、２６-1，２６-2，５６…電圧制御発振器（ＶＣＯ）、２７…セレクタ、２８…分周器、３０，６０…バンド切り換え回路系、３１，６１…電位差検出回路、３２，６２…カウンタ回路、５７…可変分周器

Claims (4)

1. 異なった発振周波数帯を持つ複数個の電圧制御発振器と、
   前記複数個の電圧制御発振器のうちの１つを選択するセレクタと、
   前記セレクタによって選択された発振器の発振クロックを分周する分周器と、
   外部から与えられる参照クロックに対して前記分周器で分周された分周クロックの位相を比較し、位相を進めるためのパルス状の第１の信号と位相を遅くするためのパルス状の第２の信号とを出力する位相比較手段と、
   前記パルス状の第１の信号によってパルス幅変調された電流を出力する第１のチャージポンプ回路と、
   前記パルス状の第２の信号によってパルス幅変調された電流を出力する第２のチャージポンプ回路と、
   前記第１，第２のチャージポンプ回路の各出力電流を平滑化して第１，第２の直流電圧を発生するループフィルタと、
   前記ループフィルタから出力される前記第１，第２の直流電圧の差を検出して当該電圧差に応じて前記電圧制御発振器の発振クロックの位相を進めたり、遅らせたりする２つの制御電圧を出力するセンスアンプと、
   前記センスアンプから出力される前記２つの制御電圧を監視し、当該２つの制御電圧の電圧差が上昇して前記複数個の電圧制御発振器の発振周波数の上限に対応する電位差よりも低い第１電位差になったときに出力が反転し、前記２つの制御電圧の電圧差が前記第１電位差よりも下降して前記複数個の電圧制御発振器の発振周波数の下限に対応する電位差よりも高い第２電位差になったときに出力が再度反転する検出回路と、
   前記２つの制御電圧の電圧差が前記第１電位差になったときの前記検出回路の検出結果をカウントし、そのカウント結果を前記セレクタにその選択情報として与えるカウンタ回路とを備え、
   前記センスアンプは、前記検出回路の検出結果を受けて、前記２つの制御電圧の電圧差が前記第２電位差になったときに前記ループフィルタの両端電圧を保持して前記２つの制御電圧として出力し、前記２つの制御電圧の電圧差が前記第１電位差になったときに前記ループフィルタの両端電圧の差が０Ｖになるように制御し、
   前記複数個の電圧制御発振器の発振クロックの前記セレクタによる切り換えを、前記参照クロックの周波数に対応して自律的に行う
   ＰＬＬ回路。
2. 前記参照クロックは、そのクロック周波数が使用目的によって異なり、その周波数帯が前記複数個の電圧制御発振器の各々の発振周波数帯域よりも広い
   請求項１記載のＰＬＬ回路。
3. 分周比が可変な可変分周器をフィードバックループ内に有する位相制御ループ系と、
   前記可変分周器の分周比を適宜選択することによって周波数帯域の切り換えを行うバンド切り換え回路系とから構成され、
   前記位相制御ループ系は、
   単一の電圧制御発振器と、
   前記電圧制御発振器の発振クロックを分周するとともに、その分周比が可変な可変分周器と、
   外部から与えられる参照クロックに対して前記可変分周器で分周された分周クロックの位相を比較し、位相を進めるためのパルス状の第１の信号と位相を遅くするためのパルス状の第２の信号とを出力する位相比較手段と、
   前記パルス状の第１の信号によってパルス幅変調された電流を出力する第１のチャージポンプ回路と、
   前記パルス状の第２の信号によってパルス幅変調された電流を出力する第２のチャージポンプ回路と、
   前記第１，第２のチャージポンプ回路の各出力電流を平滑化して第１，第２の直流電圧を発生するループフィルタと、
   前記ループフィルタから出力される前記第１，第２の直流電圧の差を検出して当該電圧差に応じて前記電圧制御発振器の発振クロックの位相を進めたり、遅らせたりする２つの制御電圧を出力するセンスアンプとを有し、
   前記バンド切り換え回路系は、
   前記センスアンプから出力される前記２つの制御電圧を監視し、当該２つの制御電圧の電圧差が上昇して前記電圧制御発振器の発振周波数の上限に対応する電位差よりも低い第１電位差になったときに出力が反転し、前記２つの制御電圧の電圧差が前記第１電位差よりも下降して前記電圧制御発振器の発振周波数の下限に対応する電位差よりも高い第２電位差になったときに出力が再度反転する検出回路と、
   前記２つの制御電圧の電圧差が前記第１電位差になったときの前記検出回路の検出結果をカウントし、そのカウント結果を前記可変分周器にその分周比の選択情報として与えるカウンタ回路とを有し、
   前記センスアンプは、前記検出回路の検出結果を受けて、前記２つの制御電圧の電圧差が前記第２電位差になったときに前記ループフィルタの両端電圧を保持して前記２つの制御電圧として出力し、前記２つの制御電圧の電圧差が前記第１電位差になったときに前記ループフィルタの両端電圧の差が０Ｖになるように制御し、
   前記可変分周器の分周比の前記カウンタ回路による切り換えを、前記参照クロックの周波数に対応して自律的に行う
   ＰＬＬ回路。
4. 前記参照クロックは、そのクロック周波数が使用目的によって異なり、その周波数帯が前記電圧制御発振器の発振周波数帯域よりも広い
   請求項３記載のＰＬＬ回路。

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