JPH11220386A - フェーズロックドループ - Google Patents

フェーズロックドループ

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JPH11220386A
JPH11220386A JP10021016A JP2101698A JPH11220386A JP H11220386 A JPH11220386 A JP H11220386A JP 10021016 A JP10021016 A JP 10021016A JP 2101698 A JP2101698 A JP 2101698A JP H11220386 A JPH11220386 A JP H11220386A
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locked loop
phase
output frequency
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JP10021016A
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English (en)
Inventor
Noritsugu Isoi
則次 礒井
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 特定周波数のＥＭＩノイズを低減できるフェ
ーズロックドループを得る。 【解決手段】 入力信号に応じた出力周波数を導出する
フェーズロックドループにおいて、タイマと電圧制御発
振器ゲイン制御回路とからなる出力周波数偏移手段を設
けることにより出力周波数を変動させ、ＥＭＩノイズの
発生する周波数を分散させるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、出力周波数を変
動させることにより、特定周波数でのＥＭＩ（Ｅｌｅｃ
ｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃ
ｅ）ノイズを低減できるフェーズロックドループ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下、ＰＬＬとい
う）に関するものである。
【０００２】
【従来の技術】一般に、ＰＬＬは図１９のように構成さ
れ、周波数ｆｉｎの入力クロック信号を１／Ｘに分周し
た信号と周波数ｆｏｕｔのＰＬＬ出力クロック信号を１
／Ｙに分周した信号とを位相比較回路ＰＣにて比較し、
その位相比較回路出力信号をローパスフィルタＬＰＦで
平坦化した信号を図２２の特性を持つ電圧制御発振器Ｖ
ＣＯに入力することにより、図２０に示すような安定し
たクロック信号を出力する。
【０００３】
【発明が解決しようとする課題】しかし、そのＰＬＬ出
力クロック信号が一定であるため、そのＰＬＬ出力クロ
ック信号によって動作する回路からは、その周波数ｆｏ
ｕｔの整数倍の周波数のＥＭＩノイズが発生し、誤動作
を引き起す等の問題が発生する場合がある。
【０００４】この発明は、出力周波数偏移手段を設ける
ことにより出力周波数を変動させ、ＥＭＩノイズの発生
する周波数を分散させて、特定周波数のＥＭＩノイズを
低減できるフェーズロックドループを得ようとするもの
である。
【０００５】
【課題を解決するための手段】第１の発明においては、
入力信号に応じた出力周波数を導出するフェーズロック
ドループにおいて、出力周波数偏移手段を設けることに
より出力周波数を変動させ、ＥＭＩノイズの発生する周
波数を分散させるようにしたものである。
【０００６】第２の発明においては、出力周波数偏移手
段として、タイマと電圧制御発振器ゲイン制御回路を用
い、一定時間毎にフェーズロックドループの電圧制御発
振器ゲインを切り換えることにより、出力周波数を変動
させるようにしたものである。
【０００７】第３の発明においては、出力周波数偏移手
段として周波数判定回路と電圧制御発振器ゲイン制御回
路を用い、出力周波数が特定範囲外になると、フェーズ
ロックドループの電圧制御発振器ゲインを切り換えるこ
とにより、出力周波数を変動させるようにしたものであ
る。
【０００８】第４の発明においては、出力周波数偏移手
段としてタイマと積分回路を用い、一定周期の三角波を
フェーズロックドループの電圧制御発振器入力に与え
て、出力周波数を変動させるようにしたものである。
【０００９】第５の発明においては、出力周波数偏移手
段として周波数判定回路と積分回路を用い、出力周波数
を特定範囲内で変動させるような三角波をフェーズロッ
クドループの電圧制御発振器入力に与えるようにしたも
のである。
【００１０】第６の発明においては、出力周波数偏移手
段としてタイマと分周値制御回路を用い、一定時間毎に
位相比較回路に入力する、入力分周信号と出力分周信号
の各分周値を切り換えることにより、出力周波数を変動
させるようにしたものである。
【００１１】第７の発明においては、出力周波数偏移手
段として周波数判定回路と分周値制御回路を用い、出力
周波数を特定範囲内で変動させるように、位相比較回路
に入力する入力分周信号と出力分周信号の各分周値を切
り換えるようにしたものである。
【００１２】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１を、図１に示す。図１において、ＰＣは位相比較
回路、ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発
振器、１／Ｘ，１／Ｙは分周器である。
【００１３】図１に示す実施の形態１の構成は、図１９
の構成にタイマとＶＣＯのゲインを制御するＶＣＯゲイ
ン制御回路を追加し、ＶＣＯのゲイン特性を、ゲイン制
御回路の出力によって図４のような特性Ａと特性Ｂに切
り替えられるようにする。そして、タイマによって一定
時間毎にゲイン制御回路からＶＣＯのゲイン特性Ａと特
性Ｂを切り替える信号を出力する。これらタイマおよび
ＶＣＯゲイン制御回路は出力周波数偏移手段を構成する
ものである。
【００１４】この回路の動作を説明する。今、ＶＣＯが
図４の特性Ｂで、ある周波数で発振している時、タイマ
からある時間Ｔ1 が経過したという信号がＶＣＯゲイン
制御回路に入力される。それにより、ＶＣＯのゲイン特
性が特性Ｂから特性Ａに切り替えられ、ＰＬＬ出力クロ
ック信号周波数ｆｏｕｔが上昇する。その変化が図２の
期間Ｂ1 にあたる。そのため、出力クロック信号の分周
信号と入力クロック信号の分周信号の位相ずれが発生す
るため、出力クロック信号の周波数ｆｏｕｔをＶＣＯの
ゲインを切り替える前の周波数に戻そうとする。その変
化が図２の期間Ａ1 にあたる。
【００１５】次に、ＶＣＯゲインを切り替えてからある
時間Ｔ2 が経過したという信号をタイマからＶＣＯゲイ
ン制御回路に入力される。それにより、ＶＣＯのゲイン
特性が特性Ａから特性Ｂに切り替えられ、ＰＬＬ出力ク
ロック信号周波数ｆｏｕｔが下降する。その変化が図２
の期間Ｂ2 にあたる。
【００１６】そのため、出力クロック信号の分周信号と
入力クロック信号の分周信号の位相ずれが発生するた
め、出力クロック信号の周波数ｆｏｕｔをＶＣＯのゲイ
ンを切り替える前の周波数に戻そうとする。その変化が
図２の期間Ａ2 にあたる。
【００１７】以降、上記動作を繰り返すことにより、Ｐ
ＬＬ出力クロック信号周波数ｆｏｕｔはΔｆの幅で変動
を繰り返す。それにより、そのＰＬＬ出力クロック信号
によって動作する回路から発生するＥＭＩノイズの周波
数幅も図３のようにΔｆの整数倍に大きくなる。
【００１８】同一周波数帯におけるＥＭＩノイズエネル
ギーは周波数幅とＥＭＩノイズレベルの積分値であり、
その値はこの発明の有無にかかわらず一定であるのに対
し、周波数の幅が大きくなるため、この発明により単一
周波数のＥＭＩレベルが低減される。
【００１９】この発明の実施の形態１によれば、出力周
波数偏移手段として、タイマと電圧制御発振器ゲイン制
御回路を用い、一定時間毎にフェーズロックドループの
電圧制御発振器ゲインを切り換えることにより、出力周
波数を変動させ、ＥＭＩノイズの発生する周波数を分散
させて、特定周波数のＥＭＩノイズを低減できる変調フ
ェーズロックドループを得ることができる。
【００２０】実施の形態２．この発明の実施の形態２
を、図５に示す。図５において、ＰＣは位相比較回路、
ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発振器、
１／Ｘ，１／Ｙは分周器である。
【００２１】図５に示す実施の形態２の構成は、図１９
の構成に周波数判定回路とＶＣＯのゲインを制御するＶ
ＣＯゲイン制御回路を追加し、ＶＣＯのゲイン特性を、
ゲイン制御回路によって、図４のような特性Ａと特性Ｂ
に切り替えられるようにする。そして、周波数判定回路
によってＰＬＬ出力クロック信号周波数ｆｏｕｔが特定
周波数範囲になるとゲイン制御回路からＶＣＯのゲイン
特性Ａと特性Ｂを切り替える信号を出力する。これら周
波数判定回路およびＶＣＯゲイン制御回路は、出力周波
数偏移手段を構成するものである。
【００２２】この回路の動作を説明する。図６は、周波
数判定回路の構成例を示す図である。図中、入力クロッ
クでカウンタをカウントアップさせ、タイマにより一定
時間毎にカウンタをリセットする。入力クロックの周波
数が低い周波数から上がっていくと、リセットがかかる
前にカウンタのＱ出力がカウンタ出力比較回路の設定値
Ｄ1＜Ｑ＜Ｕ1の範囲に入り、カウンタ出力比較回路から
次段のトグルＦ／Ｆへクロック信号を送り、トグルＦ／
Ｆの出力を“Ｈ”に反転させる。その“Ｈ”をタイマか
らカウンタへのリセット信号と同時に出力されるクロッ
クにより、Ｆ／Ｆに取り込む。
【００２３】逆に、入力クロックの周波数が高い周波数
から下がっていくと、カウンタのＱ出力がカウンタ出力
比較回路の設定値Ｄ1＜Ｑ＜Ｕ1の範囲に入り、カウンタ
出力比較回路から次段のトグルＦ／Ｆへクロック信号を
送り、トグルＦ／Ｆの出力を“Ｌ”に反転させる。その
“Ｌ”をタイマからカウンタへのリセット信号と同時に
出力されるクロックにより、Ｆ／Ｆに取り込む。
【００２４】次に、図６に示す周波数判定回路を含む、
図５のフェーズロックドループについて、動作を説明す
る。今、ＶＣＯが図４の特性Ａから特性Ｂに切り替えら
れ、ＰＬＬ出力クロック信号周波数ｆｏｕｔが下降した
とする。その変化が図７の期間Ｂ3 にあたる。そのた
め、出力クロック信号の分周信号と入力クロック信号の
分周信号の位相ずれが発生するため、出力クロック信号
周波数ｆｏｕｔをＶＣＯのゲインを切り替える前の周波
数に戻そうとする。その変化が図７の期間Ａ3 にあた
る。
【００２５】そして、徐々にＰＬＬ出力クロック信号周
波数ｆｏｕｔが上昇すると、周波数判定回路からクロッ
ク信号が出力され、それによりＶＣＯのゲイン特性が特
性Ｂから特性Ａに切り替えられ、ＰＬＬ出力クロック信
号周波数ｆｏｕｔが上昇する。その変化が図７の期間Ｂ
4 にあたる。そのため、出力クロック信号と入力クロッ
ク信号の分周信号の位相ずれが発生するため、出力クロ
ック信号周波数ｆｏｕｔをＶＣＯのゲインを切り替える
前の周波数に戻そうとする。その変化が図７の期間Ａ4
にあたる。
【００２６】そして、徐々にＰＬＬ出力クロック信号周
波数ｆｏｕｔが下降すると、周波数判定回路からクロッ
ク信号が出力され、それによりＶＣＯのゲイン特性が特
性Ａから特性Ｂに切り替えられ、ＰＬＬ出力クロック信
号周波数ｆｏｕｔが下降する。その変化が図７の期間Ｂ
3 にあたる。
【００２７】以降、上記動作を繰り返すことにより、Ｐ
ＬＬ出力クロック信号周波数ｆｏｕｔはΔｆの幅で変動
を繰り返し、ＥＭＩノイズの発生状況が実施の形態１と
同じように変化する。
【００２８】この発明の実施の形態２によれば、出力周
波数偏移手段として周波数判定回路と電圧制御発振器ゲ
イン制御回路を用い、出力周波数が特定範囲外になる
と、フェーズロックドループの電圧制御発振器ゲインを
切り換えることにより、出力周波数を変動させ、ＥＭＩ
ノイズの発生する周波数を分散させて、特定周波数のＥ
ＭＩノイズを低減できる変調フェーズロックドループを
得ることができる。
【００２９】実施の形態３．この発明の実施の形態３
を、図８に示す。図８において、ＰＣは位相比較回路、
ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発振器、
１／Ｘ，１／Ｙは分周器である。
【００３０】図８に示す実施の形態３の構成は、図１９
の構成にタイマと積分回路を追加し、積分回路出力を抵
抗Ｒを介してＶＣＯ入力に接続したものである。これら
タイマおよび積分回路は、出力周波数偏移手段を構成す
る。
【００３１】この回路の動作を説明する。図９は積分回
路の構成例を示す図である。図中、入力に振幅Ｖｉｎの
矩形波が入力されると、抵抗Ｒｉと容量Ｃｆとオペアン
プにより出力波Ｖｏｕｔは図１０のような三角波にな
る。
【００３２】次に、図９に示す積分回路を含む、図８の
フェーズロックドループについて、動作を説明する。タ
イマから一定周期の矩形波が積分回路に入力されると積
分回路からは三角波が出力される。その三角波を抵抗Ｒ
を介してＶＣＯ入力に伝えることによって、図２２のゲ
イン特性を持つＶＣＯからのＰＬＬ出力クロック信号周
波数ｆｏｕｔは図１１のようにΔｆの幅で変動を繰り返
す。
【００３３】以上の動作により、ＥＭＩノイズの発生状
況が実施の形態１と同じように変化する。
【００３４】この発明の実施の形態３によれば、出力周
波数偏移手段としてタイマと積分回路を用い、一定周期
の三角波をＰＬＬのＶＣＯ入力に与えて、出力周波数を
変動させ、ＥＭＩノイズの発生する周波数を分散させ
て、特定周波数のＥＭＩノイズを低減できる変調フェー
ズロックドループを得ることができる。
【００３５】実施の形態４．この発明の実施の形態４
を、図１２に示す。図１２において、ＰＣは位相比較回
路、ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発振
器、１／Ｘ，１／Ｙは分周器である。
【００３６】図１２に示す実施の形態４の構成は、図１
９の構成に周波数判定回路と積分回路を追加し、積分回
路出力を抵抗Ｒを介してＶＣＯ入力に接続するしたもの
である。これら周波数判定回路および積分回路は、出力
周波数偏移手段を構成するものである。
【００３７】この回路の動作を説明する。図１３は、周
波数判定回路の構成例を示す図である。図中、入力クロ
ックでカウンタをカウントアップさせ、タイマにより一
定時間毎にカウンタをリセットする。入力クロックの周
波数が上がっていくと、リセットがかかる前にカウンタ
のＱ出力がカウンタ出力比較回路の設定値Ｄ2 ＜Ｑとな
り、カウンタ出力比較回路から次段のＲＳ−Ｆ／Ｆへリ
セット信号を送り、ＲＳ−Ｆ／Ｆの出力を“Ｌ”に反転
させる。その“Ｌ”をタイマからカウンタへのリセット
信号と同時に出力されるクロックにより、Ｆ／Ｆに取り
込む。
【００３８】逆に、入力クロックの周波数が下がってい
くと、カウンタのＱ出力がカウンタ出力比較回路の設定
値Ｑ＜Ｕ2 の範囲となり、カウンタ出力比較回路から次
段のＲＳ−Ｆ／Ｆへリセット信号を送り、ＲＳ−Ｆ／Ｆ
の出力を“Ｈ”に反転させる。その“Ｈ”をタイマから
カウンタへのリセット信号と同時に出力されるクロック
により、Ｆ／Ｆに取り込む。
【００３９】次に、図１３に示す周波数判定回路を含
む、図１２のフェーズロックドループについて、動作を
説明する。積分回路の構成と動作は図９と同じとする。
今、ＰＬＬ出力クロック信号周波数ｆｏｕｔが上昇して
いるとする。やがて、図１３のカウンタのＱ出力がカウ
ンタ出力比較回路の設定値Ｄ2 ＜Ｑとなり、周波数判定
回路出力が“Ｈ”から“Ｌ”に変わる。それにより、積
分回路の出力電圧が下がり始め、抵抗Ｒを介してＶＣＯ
の入力電圧を下げていく。ＶＣＯは図２２のゲイン特性
を持つため、ＰＬＬ出力クロック信号周波数ｆｏｕｔが
下降していく。
【００４０】そして、さらにＰＬＬ出力クロック信号周
波数ｆｏｕｔが下降していくと、やがて、図１３のカウ
ンタのＱ出力がカウンタ出力比較回路の設定値Ｑ＜Ｕ2
の範囲となり、周波数判定回路出力が“Ｌ”から“Ｈ”
に変わる。それにより、積分回路の出力電圧が上がり始
め、抵抗Ｒを介してＶＣＯの入力電圧を上げていく。Ｖ
ＣＯは図２２のゲイン特性を持つため、ＰＬＬ出力クロ
ック信号周波数ｆｏｕｔが上昇していく。
【００４１】以降、上記動作を繰り返すことにより、Ｐ
ＬＬ出力クロック信号周波数ｆｏｕｔはΔｆの幅で変動
を繰り返し、ＥＭＩノイズの発生状況が実施の形態１と
同じように変化する。
【００４２】この発明の実施の形態４によれば、出力周
波数偏移手段として周波数判定回路と積分回路を用い、
出力周波数を特定範囲内で変動させるような三角波をフ
ェーズロックドループの電圧制御発振器入力に与えるよ
うにし、ＥＭＩノイズの発生する周波数を分散させて、
特定周波数のＥＭＩノイズを低減できる変調フェーズロ
ックドループを得ることができる。
【００４３】実施の形態５．この発明の実施の形態５
を、図１５に示す。図１５において、ＰＣは位相比較回
路、ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発振
器、１／Ｘ，１／Ｙは分周器である。
【００４４】図１５に示す実施の形態５の構成は、図１
９の構成にタイマと分周値制御回路を追加したものであ
る。これらタイマおよび分周値制御回路は、出力周波数
偏移手段を構成する。
【００４５】この回路の動作を説明する。今、入力クロ
ック信号の分周値が１／Ｘ1 、出力クロック信号の分周
値が１／Ｙ1 で動作しており、入力クロック信号周波数
ｆｉｎとＰＬＬ出力クロック信号周波数ｆｏｕｔは次の
式の関係となるように上昇しているとする。 ｆｉｎ／Ｘ1＝ｆｏｕｔ／Ｙ1 その後、タイマからある時間Ｔ1 が経過したという信号
が分周値制御回路に入力される。それにより、入力クロ
ック信号の分周値が１／Ｘ1から１／Ｘ2（但し、Ｘ1≦
Ｘ2）に、出力クロック信号の分周値が１／Ｙ1から１／
Ｙ2（但し、Ｙ1≧Ｙ2 ）に切り替えられ、ＰＬＬ出力ク
ロック信号周波数ｆｏｕｔが ｆｉｎ／Ｘ2＝ｆｏｕｔ／Ｙ2 となるように下降する。
【００４６】次に、タイマからある時間Ｔ2 が経過した
という信号が分周値制御回路に入力される。それによ
り、入力クロック信号の分周値が１／Ｘ2から１／Ｘ
1（但し、Ｘ1 ≦Ｘ2 ）に、出力クロック信号の分周値
が１／Ｙ2から１／Ｙ1（但し、Ｙ1≧Ｙ2）に切り替えら
れ、ＰＬＬ出力クロック信号周波数ｆｏｕｔが再び ｆｉｎ／Ｘ1＝ｆｏｕｔ／Ｙ1 となるように上昇する。
【００４７】以上の動作を繰り返すことにより、ＰＬＬ
出力クロック信号周波数ｆｏｕｔは図１６のようにΔｆ
の幅で変動を繰り返し、ＥＭＩノイズの発生状況が実施
の形態１と同じように変化する。
【００４８】この発明の実施の形態５によれば、出力周
波数偏移手段としてタイマと分周値制御回路を用い、一
定時間毎に位相比較回路に入力する、入力分周信号と出
力分周信号の各分周値を切り換えることにより、出力周
波数を変動させ、ＥＭＩノイズの発生する周波数を分散
させて、特定周波数のＥＭＩノイズを低減できる変調フ
ェーズロックドループを得ることができる。
【００４９】実施の形態６．この発明の実施の形態６
を、図１７に示す。図１７において、ＰＣは位相比較回
路、ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発振
器、１／Ｘ，１／Ｙは分周器である。
【００５０】図１７に示す実施の形態６の構成は、図１
９の構成に周波数判定回路と分周値制御回路を追加した
ものである。周波数判定回路の構成と動作は図１３と同
じとする。これら周波数判定回路および分周値制御回路
は出力周波数偏移手段を構成する。
【００５１】この回路の動作を説明する。今、入力クロ
ック信号の分周値が１／Ｘ1 、出力クロック信号の分周
値が１／Ｙ1 で動作しており、入力クロック信号周波数
ｆｉｎとＰＬＬ出力クロック信号周波数ｆｏｕｔは次の
式の関係となるようにＰＬＬ出力クロック信号周波数ｆ
ｏｕｔが上昇しているとする。 ｆｉｎ／Ｘ1＝ｆｏｕｔ／Ｙ１
【００５２】やがて、図１３のカウンタのＱ出力がカウ
ンタ出力比較回路の設定値Ｄ２ ＜Ｑとなり、周波数判
定回路出力が“Ｈ”から“Ｌ”にかわる。それにより、
入力クロック信号の分周値が１／Ｘ1から１／Ｘ2（但
し、Ｘ1 ≦Ｘ2 ）に、出力クロック信号の分周値が１／
Ｙ1 から１／Ｙ2 （但し、Ｙ1 ≧Ｙ2 ）に切り替えら
れ、ＰＬＬ出力クロック信号周波数ｆｏｕｔが ｆｉｎ／Ｘ2 ＝ｆｏｕｔ／Ｙ2 となるように下降していく。
【００５３】そして、さらにＰＬＬ出力クロック信号周
波数ｆｏｕｔが下降していくと、やがて図１３のカウン
タのＱ出力がカウンタ出力比較回路の設定値Ｑ＜Ｕ2 と
なり周波数判定回路出力が“Ｌ”から“Ｈ”に変わる。
それにより、入力クロック信号の分周値が１／Ｘ2から
１／Ｘ1（但し、Ｘ1 ≦Ｘ2 ）に、出力クロック信号の
分周値が１／Ｙ2 から１／Ｙ1 （但し、Ｙ1 ≧Ｙ2 ）に
切り替えられ、ＰＬＬ出力クロック信号周波数ｆｏｕｔ
が再び ｆｉｎ／Ｘ1 ＝ｆｏｕｔ／Ｙ1 となるように上昇する。
【００５４】以降、上記動作を繰り返すことにより、Ｐ
ＬＬ出力クロック信号周波数ｆｏｕｔは図１８のように
Δｆの幅で変動を繰り返し、ＥＭＩノイズの発生状況が
実施の形態１と同じように変化する。
【００５５】この発明の実施の形態６によれば、出力周
波数偏移手段として周波数判定回路と分周値制御回路を
用い、出力周波数を特定範囲内で変動させるように、位
相比較回路に入力する入力分周信号と出力分周信号の各
分周値を切り換えるようにし、ＥＭＩノイズの発生する
周波数を分散させて、特定周波数のＥＭＩノイズを低減
できる変調フェーズロックドループを得ることができ
る。
【００５６】
【発明の効果】第１の発明によれば、出力周波数偏移手
段を設けることにより出力周波数を変動させ、ＥＭＩノ
イズの発生する周波数を分散させて、特定周波数のＥＭ
Ｉノイズを低減できるフェーズロックドループを得るこ
とができる。
【００５７】第２の発明によれば、出力周波数偏移手段
として、タイマと電圧制御発振器ゲイン制御回路を用
い、一定時間毎にフェーズロックドループの電圧制御発
振器ゲインを切り換えることにより、出力周波数を変動
させ、ＥＭＩノイズの発生する周波数を分散させて、特
定周波数のＥＭＩノイズを低減できるフェーズロックド
ループを得ることができる。
【００５８】第３の発明によれば、出力周波数偏移手段
として周波数判定回路と電圧制御発振器ゲイン制御回路
を用い、出力周波数が特定範囲外になると、フェーズロ
ックドループの電圧制御発振器ゲインを切り換えること
により、出力周波数を変動させ、ＥＭＩノイズの発生す
る周波数を分散させて、特定周波数のＥＭＩノイズを低
減できるフェーズロックドループを得ることができる。
【００５９】第４の発明によれば、出力周波数偏移手段
としてタイマと積分回路を用い、一定周期の三角波をフ
ェーズロックドループの電圧制御発振器入力に与えて、
出力周波数を変動させ、ＥＭＩノイズの発生する周波数
を分散させて、特定周波数のＥＭＩノイズを低減できる
フェーズロックドループを得ることができる。
【００６０】第５の発明によれば、出力周波数偏移手段
として周波数判定回路と積分回路を用い、出力周波数を
特定範囲内で変動させるような三角波をフェーズロック
ドループの電圧制御発振器入力に与えるようにし、ＥＭ
Ｉノイズの発生する周波数を分散させて、特定周波数の
ＥＭＩノイズを低減できるフェーズロックドループを得
ることができる。
【００６１】第６の発明によれば、出力周波数偏移手段
としてタイマと分周値制御回路を用い、一定時間毎に位
相比較回路に入力する、入力分周信号と出力分周信号の
各分周値を切り換えることにより、出力周波数を変動さ
せ、ＥＭＩノイズの発生する周波数を分散させて、特定
周波数のＥＭＩノイズを低減できるフェーズロックドル
ープを得ることができる。
【００６２】第７の発明によれば、出力周波数偏移手段
として周波数判定回路と分周値制御回路を用い、出力周
波数を特定範囲内で変動させるように、位相比較回路に
入力する入力分周信号と出力分周信号の各分周値を切り
換えるようにし、ＥＭＩノイズの発生する周波数を分散
させて、特定周波数のＥＭＩノイズを低減できるフェー
ズロックドループを得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１におけるＰＬＬの構
成を示す図。
【図２】 この発明の実施の形態１におけるＰＬＬの出
力周波数の変化を示す図。
【図３】 この発明の実施の形態１におけるＰＬＬによ
って発生するＥＭＩノイズを示す図。
【図４】 この発明の実施の形態１におけるＰＬＬのＶ
ＣＯのゲインを示す図。
【図５】 この発明の実施の形態２におけるＰＬＬの構
成を示す図。
【図６】 この発明の実施の形態２におけるＰＬＬの周
波数判定回路の構成を示す図。
【図７】 この発明の実施の形態２におけるＰＬＬの出
力周波数の変化を示す図。
【図８】 この発明の実施の形態３におけるＰＬＬの構
成を示す図。
【図９】 この発明の実施の形態３におけるＰＬＬの積
分回路の構成を示す図。
【図１０】 この発明の実施の形態３におけるＰＬＬの
積分回路の出力電圧を示す図。
【図１１】 この発明の実施の形態３におけるＰＬＬの
出力周波数の変化を示す図。
【図１２】 この発明の実施の形態４におけるＰＬＬの
構成を示す図。
【図１３】 この発明の実施の形態４におけるＰＬＬの
周波数判定回路の構成を示す図。
【図１４】 この発明の実施の形態４のＰＬＬの出力周
波数の変化を示す図。
【図１５】 この発明の実施の形態５におけるＰＬＬの
構成を示す図。
【図１６】 この発明の実施の形態５におけるＰＬＬの
出力周波数の変化を示す図。
【図１７】 この発明の実施の形態６におけるＰＬＬの
構成を示す図。
【図１８】 この発明の実施の形態６におけるＰＬＬの
出力周波数の変化を示す図。
【図１９】 従来のＰＬＬの構成を示す図。
【図２０】 従来のＰＬＬの出力周波数の変化を示す
図。
【図２１】 従来のＰＬＬによって発生するＥＭＩノイ
ズを示す図。
【図２２】 従来のＰＬＬのＶＣＯのゲイン特性を示す
図。
【符号の説明】
ＰＣ 位相比較回路、ＬＰＦ ローパスフィルタ、ＶＣ
Ｏ 電圧制御発振器、１／Ｘ，１／Ｙ 分周器。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力信号に応じた出力周波数を導出する
    フェーズロックドループにおいて、出力周波数偏移手段
    を設けることにより出力周波数を変動させ、ＥＭＩノイ
    ズの発生する周波数を分散させるようにしたことを特徴
    とするフェーズロックドループ。
  2. 【請求項２】 出力周波数偏移手段として、タイマと電
    圧制御発振器ゲイン制御回路を用い、一定時間毎にフェ
    ーズロックドループの電圧制御発振器ゲインを切り換え
    ることにより、出力周波数を変動させるようにしたこと
    を特徴とする請求項１に記載のフェーズロックドルー
    プ。
  3. 【請求項３】 出力周波数偏移手段として周波数判定回
    路と電圧制御発振器ゲイン制御回路を用い、出力周波数
    が特定範囲外になると、フェーズロックドループの電圧
    制御発振器ゲインを切り換えることにより、出力周波数
    を変動させるようにしたことを特徴とする請求項１に記
    載のフェーズロックドループ。
  4. 【請求項４】 出力周波数偏移手段としてタイマと積分
    回路を用い、一定周期の三角波をフェーズロックドルー
    プの電圧制御発振器入力に与えて、出力周波数を変動さ
    せるようにしたことを特徴とする請求項１に記載のフェ
    ーズロックドループ。
  5. 【請求項５】 出力周波数偏移手段として周波数判定回
    路と積分回路を用い、出力周波数を特定範囲内で変動さ
    せるような三角波をフェーズロックドループの電圧制御
    発振器入力に与えるようにしたことを特徴とする請求項
    １に記載のフェーズロックドループ。
  6. 【請求項６】 出力周波数偏移手段としてタイマと分周
    値制御回路を用い、一定時間毎に位相比較回路に入力す
    る、入力分周信号と出力分周信号の各分周値を切り換え
    ることにより、出力周波数を変動させるようにしたこと
    を特徴とする請求項１に記載のフェーズロックドルー
    プ。
  7. 【請求項７】 出力周波数偏移手段として周波数判定回
    路と分周値制御回路を用い、出力周波数を特定範囲内で
    変動させるように、位相比較回路に入力する入力分周信
    号と出力分周信号の各分周値を切り換えるようにしたこ
    とを特徴とする請求項１に記載のフェーズロックドルー
    プ。
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