JP3797791B2 - Pllシンセサイザ発振器 - Google Patents
Pllシンセサイザ発振器 Download PDFInfo
- Publication number
- JP3797791B2 JP3797791B2 JP12896798A JP12896798A JP3797791B2 JP 3797791 B2 JP3797791 B2 JP 3797791B2 JP 12896798 A JP12896798 A JP 12896798A JP 12896798 A JP12896798 A JP 12896798A JP 3797791 B2 JP3797791 B2 JP 3797791B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- divider
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の属する技術分野】
本発明は、Phase Locked Loop(以下PLL)シンセサイザ発振器に関し、特にPLLシンセサイザ発振器の低位相雑音化技術に関する。
【0002】
【従来の技術】
従来のPLLシンセサイザ発振器の構成の一例を図3に示す。PLLシンセサイザ発振器の構成で出力周波数と基準信号の設定に柔軟性があり、最も一般的に採用されているモジュラスプリスケーラを用いた構成例である。本図において、1は発振周波数が電圧により制御できる電圧制御発振器、2は電圧制御発振器1の信号を出力端子と分周器とに分配する分配器、3は電圧制御発振器の発振周波数を後述するモジュラスプリスケーラにおいて分周動作が可能な周波数まで低減するための分周比が1/Xのプリスケーラ、4は制御信号により分周比が1/M又は1/(M+1)に切換え可能なモジュラスプリスケーラ、6はモジュラスプリスケーラ4の分周比切換信号発生用の分周比が1/Aの分周器、7は後述する可変分周器9からの信号と基準信号との位相を比較する位相比較器、8は位相比較器7の信号の低周波成分を電圧制御発振器1にフィードバックするためのループフィルタ、9は分周比が1/NでありこのNの値が可変できる可変分周器である。
【0003】
又、同図においてfVCOは電圧制御発振器1によって発振した信号の周波数を、fINは周波数fVCOの信号が分周比が1/Xのプリスケーラ3によって分周された周波数を、fφは位相比較器7において位相比較するための基準となる周波数を表しており、M−CNTは、モジュラスプリスケーラ4の分周比切換信号発生用の分周比が1/Aの分周器6により発生されたモジュラスプリスケーラ4の分周比を1/M又は1/(M+1)に切り替えるための制御信号である。
【0004】
このような構成においては、本図における各定数、つまり周波数fIN、fVCO及びfφ,分周比X,M,N,Aの関係は以下の式により表わすことができる。
fIN=fVCO/X
fIN/(MN+A)=fφ
なお、N>A,fIN/fφ>M2であり、X,M,N,Aは正の整数であるものとする。
【0005】
ここで、図3において一般化された値として表わされている周波数fIN、fVCO及びfφ,分周比X,M,N,Aに対して、所用の出力周波数と基準信号周波数の値が例えば
出力周波数 :2575MHz
基準信号周波数 : 20MHz
であるとして、また、現状使用可能な部品性能等を考慮して、分周比X,M,N,Aを決定すると、各定数は例えば以下のようになる。
X=2
M=16
N=32
A=3
更にこれらの定数と上記の出力周波数及び基準信号周波数からfφの値もfφ=2.5MHzとして決定され、基準信号周波数をfφの周波数に分周するための新たな定数nの値もn=8として決定される。
【0006】
図4は、上記のように決定された数値を、図3における一般化された各定数に当てはめた具体的な回路である。以下、図4によってシンセサイザの動作を説明する。同図において、1〜9は図3において説明した構成と同一であるが、図3における一般化した分周比を具体的な値、つまりX=2、M=16、N=32、A=3としている。又、図4には図3にない分周器10が追加されているが、これは基準信号の周波数である20MHzから位相比較周波数(fφ)の2.5MHzの信号を得るための分周比が1/8の分周器である。
【0007】
電圧制御発振器1は印加される電圧により発振する周波数が制御できる発振器であり、この例の場合発振周波数が2575MHzになるようなバイアス電圧が印加されて発振している。この電圧制御発振器1から出力された周波数が2575MHzの信号は分配器2によって分配され、一方の信号は出力端子に導かれ出力として取り出され、もう一方の信号は、分周比が1/2であるプリスケーラ3に入力される。このプリスケーラ3は、周波数を次のモジュラスプリスケーラ4において分周動作が可能となるような周波数にまで低減するための分周器であり、本図の例においては2分周されるので周波数は1287.5MHzの信号となり、モジュラスプリスケーラ4に入力される。
【0008】
モジュラスプリスケーラ4に入力された信号は、モジュラスプリスケーラ4、分周器9及びモジュラスプリスケーラの分周比を制御するための分周器6とによる総合的な動作により、以下に説明するような分周動作が行われる。
【0009】
モジュラスプリスケーラ4はM−CNTの値によりその分周比を切り替えることができ、MーCNTの値が”0”のとき分周比が1/17になり、その値が”1”のとき分周比は1/16になるものとする。また、モジュラスプリスケーラの分周比を制御するための分周器6においては、モジュラスプリスケーラ4の出力をその入力として3分周して、その出力がMーCNT信号としてモジュラスプリスケーラ4の分周比を切り替えている。つまりモジュラスプリスケーラ4の分周比はモジュラスプリスケーラの分周比を制御するための分周器6の出力が”1”になるまで、即ちその分周回数だけ、分周比1/17の状態が続き、そのあと分周器9からの出力信号がリセット信号として分周器6に加えられるまで分周比1/16の状態が続くことになる。
【0010】
その結果、モジュラスプリスケーラ4、分周器9、モジュラスプリスケーラの分周比を制御するための分周器6を全体としてみたときの総合的な分周数Nは、一般化した定数によって表すと、N=(M+1)A+M(N−A)=MN+A、となる。このことは、定数AをN>Aの範囲内の適当な整数値に設定することにより、所望の分周比を得ることが可能となる。
【0011】
そして今、例として説明しているM=16、N=32、A=3の場合には、N=515となり、モジュラスプリスケーラ4に入力された信号は、モジュラスプリスケーラ4、分周器9及びモジュラスプリスケーラの分周比を制御するための分周器6によって515分周され、この結果分周器3から出力された周波数1287.5MHzの信号は周波数2.5MHzの信号となり位相比較器7に入力される。
【0012】
位相比較器7には、上記したような、モジュラスプリスケーラ4、分周器9及びモジュラスプリスケーラの分周比を制御するための分周器6によって分周されて周波数が2.5MHzとなった信号の他に、周波数20MHzの基準信号を8分周した2.5MHzの安定した周波数の信号が入力され、この両信号は互いに位相比較され、両信号に位相差が無い場合は分周器9からの出力信号は無く、両信号に位相差が有る場合はその位相差に応じた誤差信号が位相比較器7の出力としてループフィルタ8に入力される。ループフィルター8は、低域通過フィルターであり、位相誤差出力の高周波成分は除去され低周波成分のみが通過して電圧制御発振器1に帰還され、位相誤差電圧がある場合、つまり電圧制御発振器1から出力され分周器を経て位相比較器7に入力された信号の周波数が基準信号の安定な周波数と比較して位相のずれがある場合には電圧制御発振器1に印加されるバイアス電圧が変化することによりその発振周波数を変化させ、誤差電圧がなければ電圧制御発振器1の周波数を変化させることがなく周波数がロックされることにより水晶発振器などの安定した周波数との位相同期が行われる。
【0013】
このようにして、水晶発振器などの安定した周波数を分周して得られた位相比較のための周波数(上記の例においては2.5MHz)の整数倍の周波数が得られるPLLシンセサイザ発振器として近年急速に普及した携帯電話などに重要な技術として使用されている。
【0014】
【発明が解決しようとする課題】
しかしながら、前記したような従来の回路では、所用の周波数の値と部品の性能及び各定数の関係式により出力周波数と位相比較周波数の比が決定され、又、基準信号周波数と位相比較周波数の比が決定されることになる。結局、全体の分周数が決定されることになる。例えば、fVCO(出力周波数)=2575MHz、fφ=2.5MHzなら全体的な分周比は1030ということになる。ここにおいて、位相雑音性能を要求される場合には、必要とする出力周波数での位相雑音の分周比分低い位相雑音レベルで位相比較する必要がある。すなわち、必要とする出力信号の位相雑音に対して出力信号を分周した信号はその分周数の対数を取った値だけ位相雑音を低い状態で取り扱わなければならない。
この式は、−20log10fVCO/fφ[dB]で表され、上記の数値を当てはめると、
−20log10fVCO/fφ[dB]=−20log102575MHz/2.5MHz[dB]=−20log101030[dB]=60.3[dB]
となる。
結局、約60dBも位相雑音の低いレベルにおいて位相比較をする必要が有ることになり、分周器と位相比較器などの容易に低減することが困難な位相雑音ノイズフロアに制限され、所用の位相雑音性能が得られないという問題があった。
このような問題を改善するための方法としては、位相比較周波数fφを高くする、すなわち分周数を低くする、又、ノイズフロアの低い分周器や位相比較器を使用すること等が考えられるが、以下の理由により困難であった。
【0015】
1.位相比較周波数は、必要とされる出力周波数、基準信号周波数により制約され、決定される。
2.分周数を低くするためには周波数変換(ダウンコンバータ)等を使用しシンセサイザー入力周波数をより低い周波数に変換する必要があるが、そのために構成が複雑となり、必然的にコストが高くなることが避けられない。
3.プリスケーラ、モジュラスプリスケーラ、位相比較と分周器の位相雑音のノイズフロアは部品レベルでは管理されておらず、使用者側で確認する必要があり、また廉価な一般品ではノイズフロア性能は限界にきている。
本発明は前記したような問題を解決し、位相雑音の少ないPLLシンセサイザ発振器を提供することを目的とする。
【0016】
【課題を解決するための手段】
前記した課題を解決するために、以下のようにした。第1の発明においては、電圧制御発振器と、電圧制御発振器の信号を分周する分周比が切換え可能なモジュラスプリスケーラと、モジュラスプリスケーラからの信号を可変分周する可変分周器と、モジュラスプリスケーラからの信号と可変分周器からのリセット信号を入力しモジュラプリスケーラの分周比を切り替えるための制御信号を出力するモジュラスコントロール用の分周器と、可変分周器からの信号と基準信号との位相を比較する位相比較器と、位相比較器の出力の低周波成分を電圧制御発振器に帰還させるループフィルタとからなり、位相同期を行うPLLシンセサイザ発振器であって、可変分周器を分周器を複数段接続して構成し、分周器を複数段接続して構成した可変分周器のうちの途中の一段から取りだした信号と、信号に対応する基準信号とで位相比較を行うことを特徴とするPLLシンセサイザ発振器とした。
【0017】
第2の発明においては、分周器を複数段接続して構成された可変分周器のうちの一段から、可変分周器の最終段出力信号の周波数の整数倍の関係にある周波数の信号を取り出し、該信号に対応する基準信号とで位相比較を行うことを特徴とする請求項1記載のPLLシンセサイザ発振器とした。
【0018】
【作用】
出力周波数の分周器の途中段階の周波数成分(fφの整数倍)を取り出すことにより、最終的に分周された周波数と比較して高い周波数によって基準信号の周波数と位相比較を行うことにより、分周器及び位相比較器のノイズフロアの影響を低減することがてき、低位相雑音化を実現できる。
【0019】
図6は、図1で示した構成例の各部の波形のタイミングチャートを示したものである。本図中において(U)の波形は20MHzの基準信号、(V)の波形はN分周器の分周途中段階の信号出力(20MHz成分のタップ出力)、(W)の波形は位相比較器の出力信号であり、正電圧側と負電圧側とのパルスの幅が等しいために、これをループフィルタを通過させることにより高調波成分を除くことにより平均化された信号は零となり、ロック状態すなわち位相同期状態となっている。20MHzで位相比較を行った場合であっても従来の位相比較周波数の周期で平均化することにより位相差零でロック状態が可能な動作をする。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態における回路構成例について説明する。
図1は本発明の1実施例を示すものである。本図において、1は電圧制御発振器(図中でVCOと表示)、2は出力端子と分周器とに発振器出力を分配する分配器、3は分周比が1/2の単分周プリスケーラ、4はM−CNT信号により分周比が1/16又は1/17のいずれかに切換え可能なモジュラスプリスケーラ、5は4段の分周器で構成された可変分周器でありこの場合は1段目が分周比1/4、2段目が分周比1/2、3段目が分周比1/2、4段目が分周比1/2であり全体の分周比は1/32、6はモジュラスプリスケーラの分周比を制御するための分周器、7は位相比較器(図中でPFDと表示)、8はループフィルタ(図中でL/Fと表示)である。
【0021】
以上のように構成されたPLLシンセサイザ発振器の動作を説明する。電圧制御発振器1の発振出力で周波数が2575MHzの信号は、分配器2によって一方は出力端子に導かれ出力信号として取り出され、もう一方は単分周プリスケーラ3により2分周されて周波数が1287.5MHzの信号となりモジュラスプリスケーラ4に入力される。
【0022】
モジュラスプリスケーラ4に入力された信号はM−CNTにより制御されて分周比を16分周あるいは17分周に切り替えられて、分周される。分周後の信号はさらに可変分周器5に入力されて、1段目で4分周、2段目で2分周、3段目で2分周、4段目で2分周されることにより最終的に可変分周器5において32分周される。
【0023】
モジュラスプリスケーラ4から出力された信号は可変分周器5に入力されると同時にモジュラスプリスケーラの分周比を制御するための3分周器6にも入力され、さらにそのモジュラスプリスケーラの分周比を制御するための3分周器6の出力M−CNTをモジュラスプリスケーラ4の制御信号として入力し、16分周または17分周の切換えを行う。又、可変分周器5の32分周後の出力は同分周器及びモジュラスプリスケーラの分周比を制御するための3分周器6のそれぞれのリセット端子に入力される。
【0024】
ここで4段の分周器で構成された可変分周器5の32分周の内の1段目の4分周後の出力である20MHzの信号を取り出し位相比較器7に入力する。一方、基準信号の20MHzは位相比較器7に入力され位相誤差出力がループフィルタ8によって高周波成分が除去され低周波数成分のみが電圧制御発振器1に帰還されることにより位相同期が行われる。このようにして20MHz成分での位相比較が可能となり、従来の2.5MHzでの位相比較に比べ、8倍高い周波数において位相比較をすることが可能となり、プリスケーラ、モジュラスプリスケーラ、分周器、位相比較器のノイズフロアに対してマージンがとれ低位相雑音化が可能となる。
【0025】
図6は本発明の1実施例である図1のタイミングチャートである。同図の(A)から(M)は図1に対応し、それぞれの波形は以下のようになっている。
【0026】
すなわち、(A):モジュラスプリスケーラ4の出力、(B):4段の分周器で構成された可変分周器5での1/2出力、(C):可変分周器5での1/4出力、(D):可変分周器5での1/8出力、(E):可変分周器5での1/16出力、(F):可変分周器5での1/32出力、(G):基準の2.5MHzの波形、(H):ロック時の位相比較器出力、(I):基準の5MHzの波形、(J):位相差、(K):基準の10MHzの波形、(M):位相差、である。
【0027】
また、同図の(O)から(W)は図1に対応し、それぞれの波形は以下のようになっている。すなわち、(O):基準の5.0MHzの波形、(P):Nカウンタの1/16出力、(Q):ロック時の位相比較出力、(R):基準の10.0MHzの波形、(S):Nカウンタの1/8出力、(T):ロック時の位相比較出力、(U):基準の20.0MHzの波形、(V):Nカウンタの1/4出力、(W):ロック時の位相比較出力、である。
【0028】
【発明の効果】
図2に従来のような低い周波数である2.5MHzで位相比較を行った場合と、本発明のように20MHz帯で位相比較を行った場合の位相雑音特性を示す。本図によって本発明によれば位相雑音が大幅に改善されていることが分かる。以上説明したように位相比較周波数を高くとることにより位相雑音が改善されという大きな効果がある。
【図面の簡単な説明】
【図1】本発明の1実施例の回路図
【図2】従来例と本発明との位相雑音の比較
【図3】従来の回路構成例
【図4】図3を具体化した図
【図5】従来の構成における位相雑音の計算値を示すグラフ
【図6】タイミングチャート
【符号の説明】
1 電圧制御発振器
2 出力端子と分周器とに発振器出力を分配する分配器
3 分周比が1/2のプリスケーラ
4 分周比が1/16又は1/17のいずれかに切換え可能なモジュラスプリスケーラ
5 4段の分周器で構成された可変分周器でありこの場合は1段目が分周比1/4、2段目が分周比1/2、3段目が分周比1/2、4段目が分周比1/2
6 モジュラスコントロール用の分周器
7 位相比較器
8 ループフィルタ(LPF)
9 分周器
10 分周器
Claims (2)
- 電圧制御発振器と、前記電圧制御発振器の信号を分周する分周比が切換え可能なモジュラスプリスケーラと、前記モジュラスプリスケーラからの信号を可変分周する可変分周器と、前記モジュラスプリスケーラからの信号と前記可変分周器からのリセット信号を入力し前記モジュラプリスケーラの分周比を切り替えるための制御信号を出力するモジュラスコントロール用の分周器と、前記可変分周器からの信号と基準信号との位相を比較する位相比較器と、前記位相比較器の出力の低周波成分を前記電圧制御発振器に帰還させるループフィルタとからなり、位相同期を行うPLLシンセサイザ発振器であって、前記可変分周器を分周器を複数段接続して構成し、該分周器を複数段接続して構成した可変分周器のうちの途中の一段から取りだした信号と、該信号に対応する基準信号とで位相比較を行うことを特徴とするPLLシンセサイザ発振器。
- 前記分周器を複数段接続して構成された可変分周器のうちの一段から、前記可変分周器の最終段出力信号の周波数の整数倍の関係にある周波数の信号を取り出し、該信号に対応する基準信号とで位相比較を行うことを特徴とする請求項1記載のPLLシンセサイザ発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12896798A JP3797791B2 (ja) | 1998-05-12 | 1998-05-12 | Pllシンセサイザ発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12896798A JP3797791B2 (ja) | 1998-05-12 | 1998-05-12 | Pllシンセサイザ発振器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11330962A JPH11330962A (ja) | 1999-11-30 |
JP3797791B2 true JP3797791B2 (ja) | 2006-07-19 |
Family
ID=14997848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12896798A Expired - Fee Related JP3797791B2 (ja) | 1998-05-12 | 1998-05-12 | Pllシンセサイザ発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3797791B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005129993A (ja) * | 2003-10-21 | 2005-05-19 | Sony Corp | 周波数合成装置及び周波数合成方法 |
KR100769678B1 (ko) * | 2005-07-05 | 2007-10-24 | 삼성전자주식회사 | 주파수 합성 장치 |
-
1998
- 1998-05-12 JP JP12896798A patent/JP3797791B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11330962A (ja) | 1999-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7405627B2 (en) | PLL frequency synthesizer | |
US6873213B2 (en) | Fractional N frequency synthesizer | |
EP1609243A1 (en) | Method and system of jitter compensation | |
US7145367B2 (en) | Fractional-integer phase-locked loop system with a fractional-frequency-interval phase frequency detector | |
KR101307498B1 (ko) | 시그마-델타 기반 위상 고정 루프 | |
JP3611589B2 (ja) | フラクショナルn分周器 | |
JP2002534832A (ja) | 部分分割電荷補償手段を有する周波数シンセサイザ | |
JPH04260219A (ja) | 位相同期ループシンセサイザ | |
JP2003534700A (ja) | 回転周波数合成器 | |
KR100506908B1 (ko) | 파형 선택을 위한 위상 에러 피드백을 가진 주파수 합성기 | |
JPH0946225A (ja) | マイクロ波・ミリ波帯位相同期発振回路 | |
JP3797791B2 (ja) | Pllシンセサイザ発振器 | |
US5365202A (en) | PLL frequency synthesizer using plural phase comparisons | |
JP3548557B2 (ja) | フラクショナルn周波数シンセサイザ | |
JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
JP4037212B2 (ja) | 半導体装置 | |
JP2002141797A (ja) | 周波数シンセサイザ | |
US11909409B1 (en) | Low jitter PLL | |
JP2001237700A (ja) | 位相同期ループ回路 | |
JP2000148281A (ja) | クロック選択回路 | |
JP2002280897A (ja) | フルディジタルpll回路 | |
JP3161137B2 (ja) | Pll回路 | |
JP3010961B2 (ja) | Pll回路 | |
JP2987173B2 (ja) | 位相ロックドループ回路 | |
JPS5846586Y2 (ja) | 位相同期ル−プを有する回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060411 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |