JP3010961B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3010961B2 JP3010961B2 JP5047621A JP4762193A JP3010961B2 JP 3010961 B2 JP3010961 B2 JP 3010961B2 JP 5047621 A JP5047621 A JP 5047621A JP 4762193 A JP4762193 A JP 4762193A JP 3010961 B2 JP3010961 B2 JP 3010961B2
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- Japan
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- voltage
- phase difference
- signal
- pll circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の電圧制御発振
（ＶＣＯ）回路等を備えたＰＬＬ（フェーズロックドル
ープ）回路に関する。
（ＶＣＯ）回路等を備えたＰＬＬ（フェーズロックドル
ープ）回路に関する。
【０００２】
【従来の技術】クリアビジョン（ＥＤＴＶ）等で、放送
されたカラーテレビ信号の水平同期信号に位相同期する
クロック信号を得るため、例えば、図３に示すＰＬＬ回
路（ブロック図）が使用される。３１は入力する放送さ
れたカラーテレビ信号の水平同期信号４０とＶＣＯ３４
が発振する信号を分周して得られる水平同期信号４２と
を位相比較し、両信号の位相差に応じた信号を発生する
位相比較器である。３２は前記位相比較器３１が出力す
る信号を入力し直流電圧を生成する低域フィルタ（ＬＰ
Ｆ）である。３４は、前記直流電圧により発生する信号
の発振周波数と位相を制御された結果、所望のクロック
信号４１を出力する電圧制御発振（ＶＣＯ）回路であ
る。３７は前記クロック信号４１を所定の比率で分周
し、水平同期信号４２を生成する分周器である。しか
し、上記した従来のＰＬＬ回路では、おおむねＬＰＦ３
２と縦続接続するＶＣＯ３４の特性により、クロック信
号４１の周波数安定度および収束特性が決定され、か
つ、周波数安定度と収束時間は相反関係にある。回路設
計する際、所望の周波数安定度かつ収束特性を実現する
ことが困難であった。
されたカラーテレビ信号の水平同期信号に位相同期する
クロック信号を得るため、例えば、図３に示すＰＬＬ回
路（ブロック図）が使用される。３１は入力する放送さ
れたカラーテレビ信号の水平同期信号４０とＶＣＯ３４
が発振する信号を分周して得られる水平同期信号４２と
を位相比較し、両信号の位相差に応じた信号を発生する
位相比較器である。３２は前記位相比較器３１が出力す
る信号を入力し直流電圧を生成する低域フィルタ（ＬＰ
Ｆ）である。３４は、前記直流電圧により発生する信号
の発振周波数と位相を制御された結果、所望のクロック
信号４１を出力する電圧制御発振（ＶＣＯ）回路であ
る。３７は前記クロック信号４１を所定の比率で分周
し、水平同期信号４２を生成する分周器である。しか
し、上記した従来のＰＬＬ回路では、おおむねＬＰＦ３
２と縦続接続するＶＣＯ３４の特性により、クロック信
号４１の周波数安定度および収束特性が決定され、か
つ、周波数安定度と収束時間は相反関係にある。回路設
計する際、所望の周波数安定度かつ収束特性を実現する
ことが困難であった。
【０００３】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、回路設計する時に、所望の周波数
安定度かつ収束特性を容易に実現することができるＰＬ
Ｌ回路を提供することを目的とする。
鑑みなされたもので、回路設計する時に、所望の周波数
安定度かつ収束特性を容易に実現することができるＰＬ
Ｌ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、入力する信号間の位相差を検出し該位相差に応じた
信号を出力する位相差検出手段と、前記位相差検出手段
が出力する信号を入力し直流電圧に変換し出力する低域
フィルタと、前記低域フィルタに縦続接続するとともに
前記直流電圧により制御され所定の信号を発生し該信号
を前記位相差検出手段に帰還接続する電圧制御発振手段
とからなるＰＬＬ回路において、前記電圧制御発振手段
が並列接続された特性の異なる複数の電圧制御発振手段
でなるとともに、前記複数の電圧制御発振手段の出力信
号を入力し演算する手段と、前記演算する手段の出力を
分周した後該出力を前記位相差検出手段に帰還接続する
分周手段とからなる。
に、入力する信号間の位相差を検出し該位相差に応じた
信号を出力する位相差検出手段と、前記位相差検出手段
が出力する信号を入力し直流電圧に変換し出力する低域
フィルタと、前記低域フィルタに縦続接続するとともに
前記直流電圧により制御され所定の信号を発生し該信号
を前記位相差検出手段に帰還接続する電圧制御発振手段
とからなるＰＬＬ回路において、前記電圧制御発振手段
が並列接続された特性の異なる複数の電圧制御発振手段
でなるとともに、前記複数の電圧制御発振手段の出力信
号を入力し演算する手段と、前記演算する手段の出力を
分周した後該出力を前記位相差検出手段に帰還接続する
分周手段とからなる。
【０００５】
【作用】以上のように構成したので、演算する手段が特
性の異なる複数の電圧制御発振手段の出力信号を入力し
た後、所定の演算、例えば、重み付けの係数をそれぞれ
の特性に乗じそれらの和をとった値を各係数の和で除す
演算を行うとともに、前記重み付けの係数値を変化させ
ることにより、必要な時間内に収束させた後、安定に発
振させる。
性の異なる複数の電圧制御発振手段の出力信号を入力し
た後、所定の演算、例えば、重み付けの係数をそれぞれ
の特性に乗じそれらの和をとった値を各係数の和で除す
演算を行うとともに、前記重み付けの係数値を変化させ
ることにより、必要な時間内に収束させた後、安定に発
振させる。
【０００６】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し該位相差に応じた信号を
出力する位相比較器である。２は、前記位相差に応じた
信号を入力し、直流電圧に変換し出力する第一の低域フ
ィルタである。３は第二の低域フィルタである。４は、
前記第一の低域フィルタ２に縦続接続するとともに、前
記直流電圧により制御され所定の信号を発生する第一の
電圧制御発振器である。５は第二の電圧制御発振器であ
る。６は、前記第一の電圧制御発器４ならびに、第二の
電圧制御発器５の出力信号を入力し、所定の演算をした
後、結果の演算信号１１を出力する演算器である。７
は、前記演算器の出力を分周した後、該出力（帰還）信
号１２を前記位相比較器１に帰還接続する分周器であ
る。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は入力信号１０と帰
還信号１２間の位相差を検出し該位相差に応じた信号を
出力する位相比較器である。２は、前記位相差に応じた
信号を入力し、直流電圧に変換し出力する第一の低域フ
ィルタである。３は第二の低域フィルタである。４は、
前記第一の低域フィルタ２に縦続接続するとともに、前
記直流電圧により制御され所定の信号を発生する第一の
電圧制御発振器である。５は第二の電圧制御発振器であ
る。６は、前記第一の電圧制御発器４ならびに、第二の
電圧制御発器５の出力信号を入力し、所定の演算をした
後、結果の演算信号１１を出力する演算器である。７
は、前記演算器の出力を分周した後、該出力（帰還）信
号１２を前記位相比較器１に帰還接続する分周器であ
る。
【０００７】本発明によるＰＬＬ回路の動作を説明す
る。図２は、本発明によるＰＬＬ回路で所定の演算によ
り、所望の特性を実現する例である。特性Ａ（２１）は
安定度がｓ１で収束速度ｔ３であり、安定度は高いが収
束速度は遅い特性を表す。特性Ｂ（２３）は安定度がｓ
３で収束速度ｔ１であり、安定度は低いが収束速度は速
い特性を表す。特性Ｃ（２２）は、前記特性Ａ（２１）
と特性Ｂ（２３）に重み付け係数を乗じて和を取った後
重み付け係数の和で除す演算により得られ、安定度がｓ
２で収束速度ｔ２であり、安定度および収束速度は、そ
れぞれ前記特性Ａ（２１）と特性Ｂ（２３）の中間の特
性を表す。例えば、最初、演算器６の出力が特性Ｂ（２
３）であるように演算し、本発明によるＰＬＬ回路は高
速度に入力信号１０に位相ならびに周波数を収束させ、
次に特性Ｃ（２２）を経過しつつ、徐々に特性Ａ（２
１）となるように重み付け係数を変化させ演算を実行
し、最後に特性Ａ（２１）の状態で安定に発振させる。
尚、上記の演算により所望の特性を得る以外に、並列接
続された異なる特性を有する複数の電圧制御発器から、
適宜１つづつ選択することにより、所望の特性で発振す
るようにしても良い。また、異なる特性を有する低域フ
ィルタを各電圧制御発器の前段に縦続接続して、色々の
特性を実現するようにしても良い。
る。図２は、本発明によるＰＬＬ回路で所定の演算によ
り、所望の特性を実現する例である。特性Ａ（２１）は
安定度がｓ１で収束速度ｔ３であり、安定度は高いが収
束速度は遅い特性を表す。特性Ｂ（２３）は安定度がｓ
３で収束速度ｔ１であり、安定度は低いが収束速度は速
い特性を表す。特性Ｃ（２２）は、前記特性Ａ（２１）
と特性Ｂ（２３）に重み付け係数を乗じて和を取った後
重み付け係数の和で除す演算により得られ、安定度がｓ
２で収束速度ｔ２であり、安定度および収束速度は、そ
れぞれ前記特性Ａ（２１）と特性Ｂ（２３）の中間の特
性を表す。例えば、最初、演算器６の出力が特性Ｂ（２
３）であるように演算し、本発明によるＰＬＬ回路は高
速度に入力信号１０に位相ならびに周波数を収束させ、
次に特性Ｃ（２２）を経過しつつ、徐々に特性Ａ（２
１）となるように重み付け係数を変化させ演算を実行
し、最後に特性Ａ（２１）の状態で安定に発振させる。
尚、上記の演算により所望の特性を得る以外に、並列接
続された異なる特性を有する複数の電圧制御発器から、
適宜１つづつ選択することにより、所望の特性で発振す
るようにしても良い。また、異なる特性を有する低域フ
ィルタを各電圧制御発器の前段に縦続接続して、色々の
特性を実現するようにしても良い。
【０００８】
【発明の効果】以上説明したように、本発明は所望の周
波数安定度かつ収束特性を容易に実現することができる
ＰＬＬ回路を提供する。従って、入力信号に高速度で収
束するとともに、高い安定度で発振させることができる
ので、クリアビジョン等で入力したテレビ信号に位相同
期した高周波数で安定したクロック信号を簡単に実現す
ることができる。
波数安定度かつ収束特性を容易に実現することができる
ＰＬＬ回路を提供する。従って、入力信号に高速度で収
束するとともに、高い安定度で発振させることができる
ので、クリアビジョン等で入力したテレビ信号に位相同
期した高周波数で安定したクロック信号を簡単に実現す
ることができる。
【図１】本発明によるＰＬＬ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるＰＬＬ回路で所定の演算により、
所望の特性を実現する例である。
所望の特性を実現する例である。
【図３】従来のＰＬＬ回路の実施例ブロック図である。
１ 位相比較器 ２ 第一の低域フィルタ ３ 第一の低域フィルタ ４ 第一の電圧制御発振器 ５ 第一の電圧制御発振器 ６ 演算器 ７ 分周器 １０ 入力信号 １１ 演算信号 １２ 帰還信号 ２１ 特性Ａ ２２ 特性Ｃ ２３ 特性Ｂ ３１ 位相比較器 ３２ 低域フィルタ ３４ 電圧制御発振器 ３７ 分周器 ４０ 入力信号 ４１ クロック信号 ４２ 帰還信号
Claims (3)
- 【請求項１】 入力する信号間の位相差を検出し該位相
差に応じた信号を出力する位相差検出手段と、前記位相
差検出手段が出力する信号を入力し直流電圧に変換し出
力する低域フィルタと、前記低域フィルタに縦続接続す
るとともに前記直流電圧により制御され所定の信号を発
生し該信号を前記位相差検出手段に帰還接続する電圧制
御発振手段とからなるＰＬＬ回路において、 前記電圧制御発振手段が並列接続された特性の異なる複
数の電圧制御発振手段でなるとともに、前記複数の電圧
制御発振手段の出力信号を入力し演算する手段と、前記
演算する手段の出力を分周した後該出力を前記位相差検
出手段に帰還接続する分周手段とからなり、 演算する手段が特性の異なる複数の電圧制御発振手段の
出力を演算することにより所望の特性を実現することを
特徴とするＰＬＬ回路。 - 【請求項２】 上記演算する手段の代わりに、切り換え
手段を備えてなる請求項１記載のＰＬＬ回路。 - 【請求項３】 並列接続した特性の異なる複数の低域フ
ィルタ毎に、特性の異なる電圧制御発振手段を縦続接続
してなる請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047621A JP3010961B2 (ja) | 1993-03-09 | 1993-03-09 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047621A JP3010961B2 (ja) | 1993-03-09 | 1993-03-09 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260932A JPH06260932A (ja) | 1994-09-16 |
| JP3010961B2 true JP3010961B2 (ja) | 2000-02-21 |
Family
ID=12780288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5047621A Expired - Fee Related JP3010961B2 (ja) | 1993-03-09 | 1993-03-09 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3010961B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4880014B2 (ja) * | 2009-08-07 | 2012-02-22 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JP5033895B2 (ja) * | 2010-03-31 | 2012-09-26 | 日本電波工業株式会社 | 基準信号発振器 |
-
1993
- 1993-03-09 JP JP5047621A patent/JP3010961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260932A (ja) | 1994-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |