JP2610171B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2610171B2 JP2610171B2 JP63217936A JP21793688A JP2610171B2 JP 2610171 B2 JP2610171 B2 JP 2610171B2 JP 63217936 A JP63217936 A JP 63217936A JP 21793688 A JP21793688 A JP 21793688A JP 2610171 B2 JP2610171 B2 JP 2610171B2
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Links
- 230000010355 oscillation Effects 0.000 claims description 28
- 238000012544 monitoring process Methods 0.000 claims description 13
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 241000255777 Lepidoptera Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期回路（Phase−Locked Loop:以下PLL
と略す）に関し、特に入力ジッタ特性を改善したPLLに
関する。
と略す）に関し、特に入力ジッタ特性を改善したPLLに
関する。
従来のPLLの一例を第３図に示す。図において、１は
位相比較回路、２は電圧制御発振回路、３は低域通過回
路である。即ち、入力信号S1と電圧制御発振回路２の出
力信号S4とを位相比較回路１で比較し、両者を比較した
結果の出力信号S2を低域通過回路３を通して得た出力信
号S3により電圧制御発振回路２を制御する構成となって
いる。
位相比較回路、２は電圧制御発振回路、３は低域通過回
路である。即ち、入力信号S1と電圧制御発振回路２の出
力信号S4とを位相比較回路１で比較し、両者を比較した
結果の出力信号S2を低域通過回路３を通して得た出力信
号S3により電圧制御発振回路２を制御する構成となって
いる。
〔発明が解決しようとする課題〕 上述した従来のPLLは、出力ジッタ特性を良好に保つ
ためにジッタ通過域（雑音帯域幅）を極力低く抑えてい
る。しかし、例えばFM変調で特性付けられる入力低周波
ジッタ量に対して、PLLの同期特性にヒステリシスが存
在するため、即ち、FM変調の低周波変調領域における周
波数変移量の変化に対してヒステリシスが存在するた
め、入力ジッタ特性を劣化させるという問題がある。
ためにジッタ通過域（雑音帯域幅）を極力低く抑えてい
る。しかし、例えばFM変調で特性付けられる入力低周波
ジッタ量に対して、PLLの同期特性にヒステリシスが存
在するため、即ち、FM変調の低周波変調領域における周
波数変移量の変化に対してヒステリシスが存在するた
め、入力ジッタ特性を劣化させるという問題がある。
ここでヒステリシスについて第４図を用いて説明す
る。第４図は入力ジッタ特性におけるPLLのロック（保
持状態）、キャプチャ（引込特性）を示している。入力
ジッタとは入力ジッタ信号S1に含まれるジッタ成分のこ
とで、ジッタ成分とは様々な周波数／振幅の信号が基本
波にFM変調された場合の成分であり、このジッタ振幅と
ジッタ周波数の関係はITU−Ｔ G.823勧告（規格）にイ
ンプットジッタ規格として記載されている（第４図実線
１）。
る。第４図は入力ジッタ特性におけるPLLのロック（保
持状態）、キャプチャ（引込特性）を示している。入力
ジッタとは入力ジッタ信号S1に含まれるジッタ成分のこ
とで、ジッタ成分とは様々な周波数／振幅の信号が基本
波にFM変調された場合の成分であり、このジッタ振幅と
ジッタ周波数の関係はITU−Ｔ G.823勧告（規格）にイ
ンプットジッタ規格として記載されている（第４図実線
１）。
実線２は入力ジッタ信号のロックレンジを示すもので
あり、ジッタ振幅を小（PLL同期状態）より次第に大き
くし、PLL非同期となる点をジッタ周波数を変えて示し
ている。同様に点線３は入力ジッタ信号のキャプチャレ
ンジの特性を示すものであり、ジッタ振幅を大（PLL同
期状態）より次第に小さくし、PLL同期を確立できる点
をジッタ周波数を変えて示している。
あり、ジッタ振幅を小（PLL同期状態）より次第に大き
くし、PLL非同期となる点をジッタ周波数を変えて示し
ている。同様に点線３は入力ジッタ信号のキャプチャレ
ンジの特性を示すものであり、ジッタ振幅を大（PLL同
期状態）より次第に小さくし、PLL同期を確立できる点
をジッタ周波数を変えて示している。
また同図において（Ａ）、（Ｂ）はPLLループバンド
内であり、PLLが該当FM周波数成分に追従できる帯域を
示し、（Ｃ）はPLLループバンド外であり、PLLが該当FM
周波数分に追従できない帯域を示している。（Ｃ）で
は、入力クロックのFM成分がループバンド外であるた
め、PLLは追従できず、ジッタ振幅は回路拘束による一
定の振幅値となる。（Ａ）、（Ｂ）では、電圧制御発振
回路が入力クロックのFM成分にも追従する。このとき、
ロックレンジとキャプチャレンジでは図示のようにジッ
タ振幅に対するPLL同期レンジの差が生じることにな
る。この差のことをヒステリシスと称している。このヒ
ステリシスが発生することにより、引込特性が入力ジッ
タ特性を満足できず、入力ジッタ特性を劣化させるとい
う問題点が生じる。
内であり、PLLが該当FM周波数成分に追従できる帯域を
示し、（Ｃ）はPLLループバンド外であり、PLLが該当FM
周波数分に追従できない帯域を示している。（Ｃ）で
は、入力クロックのFM成分がループバンド外であるた
め、PLLは追従できず、ジッタ振幅は回路拘束による一
定の振幅値となる。（Ａ）、（Ｂ）では、電圧制御発振
回路が入力クロックのFM成分にも追従する。このとき、
ロックレンジとキャプチャレンジでは図示のようにジッ
タ振幅に対するPLL同期レンジの差が生じることにな
る。この差のことをヒステリシスと称している。このヒ
ステリシスが発生することにより、引込特性が入力ジッ
タ特性を満足できず、入力ジッタ特性を劣化させるとい
う問題点が生じる。
位相同期を確立する位相同期回路において、入力信号
と電圧制御発振回路の出力信号の位相差を検出する位相
比較回路と、該位相比較回路出力信号とその低域信号成
分とを切替えて前記電圧制御発振回路の入力信号とする
切替回路と、前記電圧制御発振回路の同期・非同期状態
及び入力信号の周波数成分を監視して前記切替回路を切
替制御する入出力信号監視回路とを備え、この入出力信
号監視回路は、前記電圧制御発振回路が同期状態にある
ときは前記低域信号成分を選択し、非同期状態でかつヒ
ステリシスの存在する周波数領域では位相比較回路出力
信号と低域信号成分を所定周期で連続的に交互に切り替
え、非同期状態でかつヒステリシスの存在しない周波数
領域では低域信号成分を選択するように前記切替回路を
切替制御することを特徴とする位相同期回路。
と電圧制御発振回路の出力信号の位相差を検出する位相
比較回路と、該位相比較回路出力信号とその低域信号成
分とを切替えて前記電圧制御発振回路の入力信号とする
切替回路と、前記電圧制御発振回路の同期・非同期状態
及び入力信号の周波数成分を監視して前記切替回路を切
替制御する入出力信号監視回路とを備え、この入出力信
号監視回路は、前記電圧制御発振回路が同期状態にある
ときは前記低域信号成分を選択し、非同期状態でかつヒ
ステリシスの存在する周波数領域では位相比較回路出力
信号と低域信号成分を所定周期で連続的に交互に切り替
え、非同期状態でかつヒステリシスの存在しない周波数
領域では低域信号成分を選択するように前記切替回路を
切替制御することを特徴とする位相同期回路。
上述した構成では、位相比較回路の出力信号とその低
周波成分とを切り替え、電圧制御発振回路を制御するこ
とができ、PLLの同期特性に存在するヒステリシスを除
去させる。
周波成分とを切り替え、電圧制御発振回路を制御するこ
とができ、PLLの同期特性に存在するヒステリシスを除
去させる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例のブロック図である。
FM変調で特性付けられる入力ジッタ信号S1（以下FM変
調信号と記す）の位相と電圧制御発振回路２の出力信号
S4の位相を位相同期回路１にて比較する。そして、高域
信号成分を含んでいる出力信号S2の一部を低域通過回路
３を通して低域信号成分S5とし、この低域信号成分S5と
前記出力信号S2とを、ある同期をもって連続的に制御す
る第１切替制御回路５により制御される第１切替回路６
において切替え、出力信号S7を出力する。ここで、第１
切替制御回路５は、ヒステリシスの存在する入力信号S1
中のジッタ周波数領域で電圧制御発振回路２の出力信号
S4が非同期状態のときに、受端側の整数倍の同期周期に
より連続的に交互に第１切替回路６を切り替え、信号S2
とS5を切替選択して出力信号S7として出力する。この第
１切替回路６の出力信号S7は、入出力信号監視回路４か
らの第２切替回路制御信号S8により制御される第２切替
回路７において、前記位相比較回路１の低域信号成分S5
と切替え、電圧制御発振回路制御信号S3として出力す
る。この電圧制御発振回路制御信号S3は電圧制御発振回
路２を制御することは言うまでもない。
調信号と記す）の位相と電圧制御発振回路２の出力信号
S4の位相を位相同期回路１にて比較する。そして、高域
信号成分を含んでいる出力信号S2の一部を低域通過回路
３を通して低域信号成分S5とし、この低域信号成分S5と
前記出力信号S2とを、ある同期をもって連続的に制御す
る第１切替制御回路５により制御される第１切替回路６
において切替え、出力信号S7を出力する。ここで、第１
切替制御回路５は、ヒステリシスの存在する入力信号S1
中のジッタ周波数領域で電圧制御発振回路２の出力信号
S4が非同期状態のときに、受端側の整数倍の同期周期に
より連続的に交互に第１切替回路６を切り替え、信号S2
とS5を切替選択して出力信号S7として出力する。この第
１切替回路６の出力信号S7は、入出力信号監視回路４か
らの第２切替回路制御信号S8により制御される第２切替
回路７において、前記位相比較回路１の低域信号成分S5
と切替え、電圧制御発振回路制御信号S3として出力す
る。この電圧制御発振回路制御信号S3は電圧制御発振回
路２を制御することは言うまでもない。
入出力信号監視回路４は、FM変調信号S1に対して電圧
制御発振回路出力信号S4が同期状態にある時、第２切替
回路７を図示下側に切替え、前記電圧制御発振回路制御
信号S3として位相比較回路１の低域信号成分S5が出力さ
れるように制御する。
制御発振回路出力信号S4が同期状態にある時、第２切替
回路７を図示下側に切替え、前記電圧制御発振回路制御
信号S3として位相比較回路１の低域信号成分S5が出力さ
れるように制御する。
また、入力信号監視回路４は、FM変調信号S1に対して
電圧制御発振回路出力信号S4が非同期状態にある時は、
FM変調信号S1の変調周波数成分を監視し、その変調周波
数成分に応じて次の動作を行う。即ち、ヒステリシスの
存在する周波数領域では、第２切替回路７を図示上側に
切替え、第１切替回路６における連続的な切替動作によ
るS2とS5が連続的に切り替えられた出力信号S7を第２切
替回路７より出力するように制御する。これは高域信号
成分を含んでいる位相比較回路出力信号S2の制御により
電圧制御発振回路出力信号S4をFM変調信号S1に予め追従
させ、第１切替回路６において位相比較回路出力信号S2
の低域信号成分S5の制御に切替えた場合でも、PLLの応
答性により電圧制御発振回路出力信号S4をFM変調信号S1
に追従させ、ヒステリシスを除去することができる。
電圧制御発振回路出力信号S4が非同期状態にある時は、
FM変調信号S1の変調周波数成分を監視し、その変調周波
数成分に応じて次の動作を行う。即ち、ヒステリシスの
存在する周波数領域では、第２切替回路７を図示上側に
切替え、第１切替回路６における連続的な切替動作によ
るS2とS5が連続的に切り替えられた出力信号S7を第２切
替回路７より出力するように制御する。これは高域信号
成分を含んでいる位相比較回路出力信号S2の制御により
電圧制御発振回路出力信号S4をFM変調信号S1に予め追従
させ、第１切替回路６において位相比較回路出力信号S2
の低域信号成分S5の制御に切替えた場合でも、PLLの応
答性により電圧制御発振回路出力信号S4をFM変調信号S1
に追従させ、ヒステリシスを除去することができる。
また、ヒステリシスの存在しない領域では、位相比較
回路出力信号S2の低域信号成分S5が第１切替回路６を介
することなく、第２切替回路７より出力されるように制
御する。この場合、PLLループパラメータを決定するた
めに、その引込特性、出力ジッタ特性、入力ジッタ特性
を満足する必要があるが、仮に、入力ジッタ特性を改善
すべく位相比較回路出力信号S2のみを選択し、キャプチ
ャレンジを圧縮してしまうと、ヒステリシスは除去でき
るが、受端側とのループバンドの関係を保つことができ
ず信号が通過せず、PLLが非同期になるという現象が生
じることになる。しかしながら、前記した制御により第
１切替回路６を切り替えて信号S2とS5を所定の周期で連
続的に交互に選択することで、送信側のループバンドの
広さを平均的にとることになり、受端側での非同期状態
を防ぎなおかつヒステリシスを除去して入力ジッタ特性
を改善することが可能となる。
回路出力信号S2の低域信号成分S5が第１切替回路６を介
することなく、第２切替回路７より出力されるように制
御する。この場合、PLLループパラメータを決定するた
めに、その引込特性、出力ジッタ特性、入力ジッタ特性
を満足する必要があるが、仮に、入力ジッタ特性を改善
すべく位相比較回路出力信号S2のみを選択し、キャプチ
ャレンジを圧縮してしまうと、ヒステリシスは除去でき
るが、受端側とのループバンドの関係を保つことができ
ず信号が通過せず、PLLが非同期になるという現象が生
じることになる。しかしながら、前記した制御により第
１切替回路６を切り替えて信号S2とS5を所定の周期で連
続的に交互に選択することで、送信側のループバンドの
広さを平均的にとることになり、受端側での非同期状態
を防ぎなおかつヒステリシスを除去して入力ジッタ特性
を改善することが可能となる。
第２図は本発明の第２実施例のブロック図であり、第
１図と同一部分には同一符号を付してある。
１図と同一部分には同一符号を付してある。
この実施例では、単一の切替回路８で位相比較回路１
の出力信号S2と、その低域信号成分S5とを切替えて電圧
制御発振回路信号S3を出力するように構成している。ま
た、この切替回路８は、入出力信号監視回路４からの制
御信号S9と、切替パルス発生回路10からの切替パルス信
号S10によって制御される切替制御回路９からの切替回
路制御信号S11により切替えるように構成している。
の出力信号S2と、その低域信号成分S5とを切替えて電圧
制御発振回路信号S3を出力するように構成している。ま
た、この切替回路８は、入出力信号監視回路４からの制
御信号S9と、切替パルス発生回路10からの切替パルス信
号S10によって制御される切替制御回路９からの切替回
路制御信号S11により切替えるように構成している。
つまり、FM変調信号S1に対して電圧制御発振回路出力
信号S4が同期状態にある時には、入出力信号監視回路４
では、同期状態である制御信号S9を切替制御回路９へ送
り、切替制御回路９は切替回路３からの電圧制御発振回
路信号S3に位相比較回路出力信号S2の低域信号成分S5が
出力されるように制御する。
信号S4が同期状態にある時には、入出力信号監視回路４
では、同期状態である制御信号S9を切替制御回路９へ送
り、切替制御回路９は切替回路３からの電圧制御発振回
路信号S3に位相比較回路出力信号S2の低域信号成分S5が
出力されるように制御する。
また、FM変調信号S1に対して電圧制御発振回路出力信
号S4が非同期状態である時には、入出力信号監視４はFM
変調信号S1の変調周波数成分を監視し、その変調周波数
成分情報による制御信号S9を切替制御回路９へ送る。切
替制御回路９では制御信号S9に応じて、ヒステリシスの
存在する領域では、位相比較回路出力信号S2とその低域
信号成分S5とを、切替パルス発生回路10にて発生する所
定周期を持った切替パルス信号S10の制御の基に、切替
回路８を連続的に交互に切替制御する。
号S4が非同期状態である時には、入出力信号監視４はFM
変調信号S1の変調周波数成分を監視し、その変調周波数
成分情報による制御信号S9を切替制御回路９へ送る。切
替制御回路９では制御信号S9に応じて、ヒステリシスの
存在する領域では、位相比較回路出力信号S2とその低域
信号成分S5とを、切替パルス発生回路10にて発生する所
定周期を持った切替パルス信号S10の制御の基に、切替
回路８を連続的に交互に切替制御する。
また、ヒステリシスの存在しない領域では、位相比較
回路出力信号S2の低域信号成分S5を切替回路８から出力
するように制御する。
回路出力信号S2の低域信号成分S5を切替回路８から出力
するように制御する。
この第２実施例においても、電圧制御発振回路２の入
力信号として、信号S2とS5を連続的に交互に選択するこ
とで、前記第１実施例と同様に、ヒステリシスを除去
し、かつ入力ジッタ特性を改善することが可能となる。
力信号として、信号S2とS5を連続的に交互に選択するこ
とで、前記第１実施例と同様に、ヒステリシスを除去
し、かつ入力ジッタ特性を改善することが可能となる。
以上説明したように本発明は、位相比較回路出力信号
とその低域信号成分とを切替える切替回路と、電圧制御
発振回路の同期、非同期状態及び入力信号の周波数成分
を監視して切替回路を制御する入出力信号監視回路とを
備えているので、位相比較回路の出力信号とその低域信
号成分とを切替えて電圧制御発振回路とを制御すること
ができ、FM変調で特性付けられる入力ジッタ量に対し
て、PLL回路の同期特性に存在するヒステリシスを除去
し、入力ジッタ特性を改善できる効果がある。
とその低域信号成分とを切替える切替回路と、電圧制御
発振回路の同期、非同期状態及び入力信号の周波数成分
を監視して切替回路を制御する入出力信号監視回路とを
備えているので、位相比較回路の出力信号とその低域信
号成分とを切替えて電圧制御発振回路とを制御すること
ができ、FM変調で特性付けられる入力ジッタ量に対し
て、PLL回路の同期特性に存在するヒステリシスを除去
し、入力ジッタ特性を改善できる効果がある。
第１図は本発明の位相同期回路の第１実施例のブロック
図、第２図は本発明の第２実施例のブロック図、第３図
は従来の位相同期回路のブロック図、第４図はジッタの
インプットジッタ特性を示す図である。 １……位相比較回路、２……電圧制御発振回路、３……
低域通過回路、４……入出力信号監視回路、５……第１
切替制御回路、６……第１切替回路、７……第２切替回
路、８……切替回路、９……切替制御回路、10……切替
パルス発生回路、 S1……入力信号（FM変調信号）、S2……位相比較回路出
力信号、S3……電圧制御発振回路制御信号、S4……電圧
制御発振回路出力信号、S5……低域信号成分、S6……第
１切替回路制御信号、S7……第１切替回路出力信号、S8
……第２切替回路制御信号、S9……切替制御信号、S10
……切替パルス信号、S11……切替回路制御信号。
図、第２図は本発明の第２実施例のブロック図、第３図
は従来の位相同期回路のブロック図、第４図はジッタの
インプットジッタ特性を示す図である。 １……位相比較回路、２……電圧制御発振回路、３……
低域通過回路、４……入出力信号監視回路、５……第１
切替制御回路、６……第１切替回路、７……第２切替回
路、８……切替回路、９……切替制御回路、10……切替
パルス発生回路、 S1……入力信号（FM変調信号）、S2……位相比較回路出
力信号、S3……電圧制御発振回路制御信号、S4……電圧
制御発振回路出力信号、S5……低域信号成分、S6……第
１切替回路制御信号、S7……第１切替回路出力信号、S8
……第２切替回路制御信号、S9……切替制御信号、S10
……切替パルス信号、S11……切替回路制御信号。
Claims (1)
- 【請求項１】位相同期を確立する位相同期回路におい
て、入力信号と電圧制御発振回路の出力信号の位相差を
検出する位相比較回路と、該位相比較回路出力信号とそ
の低域信号成分とを切替えて前記電圧制御発振回路の入
力信号とする切替回路と、前記電圧制御発振回路の同期
・非同期状態及び入力信号の周波数成分を監視して前記
切替回路を切替制御する入出力信号監視回路とを備え、
この入出力信号監視回路は、前記電圧制御発振回路が同
期状態にあるときは前記低域信号成分を選択し、非同期
状態でかつヒステリシスの存在する周波数領域では位相
比較回路出力信号と低域信号成分を所定周期で連続的に
交互に切り替え、非同期状態でかつヒステリシスの存在
しない周波数領域では低域信号成分を選択するように前
記切替回路を切替制御することを特徴とする位相同期回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217936A JP2610171B2 (ja) | 1988-08-31 | 1988-08-31 | 位相同期回路 |
| US07/399,330 US4942371A (en) | 1988-08-31 | 1989-08-28 | Phase-locked loop having improved input jitter characteristics |
| DE68919178T DE68919178T2 (de) | 1988-08-31 | 1989-08-30 | Phasenregel-Schleife. |
| EP89308724A EP0357374B1 (en) | 1988-08-31 | 1989-08-30 | Phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217936A JP2610171B2 (ja) | 1988-08-31 | 1988-08-31 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265525A JPH0265525A (ja) | 1990-03-06 |
| JP2610171B2 true JP2610171B2 (ja) | 1997-05-14 |
Family
ID=16712028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217936A Expired - Lifetime JP2610171B2 (ja) | 1988-08-31 | 1988-08-31 | 位相同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4942371A (ja) |
| EP (1) | EP0357374B1 (ja) |
| JP (1) | JP2610171B2 (ja) |
| DE (1) | DE68919178T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770994B2 (ja) * | 1989-01-12 | 1995-07-31 | 松下電器産業株式会社 | 位相同期回路 |
| US5036294A (en) * | 1990-12-03 | 1991-07-30 | Motorola Inc. | Phase locked loop having low-frequency jitter compensation |
| JPH08213901A (ja) * | 1995-02-02 | 1996-08-20 | Fujitsu Ltd | 位相同期回路及びこれを構成するための回路装置並びに位相同期回路を用いた電子装置 |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| JPH10257041A (ja) * | 1997-03-11 | 1998-09-25 | Sony Corp | フェイズロックドループ回路及び再生装置 |
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