JPH0770994B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0770994B2 JPH0770994B2 JP1005209A JP520989A JPH0770994B2 JP H0770994 B2 JPH0770994 B2 JP H0770994B2 JP 1005209 A JP1005209 A JP 1005209A JP 520989 A JP520989 A JP 520989A JP H0770994 B2 JPH0770994 B2 JP H0770994B2
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- 230000004044 response Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
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- 230000004043 responsiveness Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、所望の信号の位相同期を図るための位相同期
（Phase Locked Loop（以下、PLLという））回路に関す
るものである。
（Phase Locked Loop（以下、PLLという））回路に関す
るものである。
従来の技術 以下図面を参照しながら、従来のPLL回路の一例につい
て説明する。
て説明する。
第３図は、従来のPLL回路の一例を示すものである。第
３図において、24は位相比較器、25は低域通過フィルタ
（以下、LPFという）で、26は電圧制御発振器（Voltage
Contololed Oscilater（以下、VCOという））、27は分
周器、28は入力端子、29は出力端子、30,35は加算器、3
1はＤフリップフロップ、32は積分器、33,34は係数回路
である。
３図において、24は位相比較器、25は低域通過フィルタ
（以下、LPFという）で、26は電圧制御発振器（Voltage
Contololed Oscilater（以下、VCOという））、27は分
周器、28は入力端子、29は出力端子、30,35は加算器、3
1はＤフリップフロップ、32は積分器、33,34は係数回路
である。
以上の様に構成されたPLL回路について、以下その動作
について、第３図及び第６図を用いて説明する。
について、第３図及び第６図を用いて説明する。
第６図（ａ）は、第３図のＡ点における時間と周波数の
関係を示すものである。また、第６図（ｂ）は第３図の
Ｂ点における時間と位相の関係を示すものである。
関係を示すものである。また、第６図（ｂ）は第３図の
Ｂ点における時間と位相の関係を示すものである。
まず位相比較器24は入力信号の位相と分周器27の出力の
位相の位相差を入力信号の周期Ｔ毎に出力する。その位
相差をLPF25で積分し周波数信号を出力する。その時間
的変化は第６図（ａ）に示すように周波数が時間Ｔ毎に
変化する。従って周波数αをVCO26で時間Ｔだけ積分す
ると出力として位相θ＝αＴで発振する信号が得られ
る。その時間的変化は第６図（ｂ）に示すとうりであ
る。その信号を分周器27で分周しその出力を位相比較器
24に帰還させることで、最終的にVCO26の出力として入
力信号に位相同期した周波数で発振する信号が得られ
る。
位相の位相差を入力信号の周期Ｔ毎に出力する。その位
相差をLPF25で積分し周波数信号を出力する。その時間
的変化は第６図（ａ）に示すように周波数が時間Ｔ毎に
変化する。従って周波数αをVCO26で時間Ｔだけ積分す
ると出力として位相θ＝αＴで発振する信号が得られ
る。その時間的変化は第６図（ｂ）に示すとうりであ
る。その信号を分周器27で分周しその出力を位相比較器
24に帰還させることで、最終的にVCO26の出力として入
力信号に位相同期した周波数で発振する信号が得られ
る。
発明が解決しようとする課題 しかしながら、第３図のようなPLL回路を具現化しよう
とする場合、実際には位相比較器24やLPF25等でのルー
プ内遅延が存在する。ループ内遅延をτとするとき、第
３図Ａ点での時間と周波数の関係を示す第７図（ａ）か
ら明らかなように、第３図Ｂ点での時間と位相の関係は
第７図（ｂ）のようになる。すなわち、第３図VCO26で
の積分時間がτだけ短くなるので時間Ｔ経過後の位相は
θ１＝α（Ｔ−τ）であり、θとの位相誤差がθ−θ１
＝ατだけ生じ、PLL回路の応答が悪くなるという課題
を有していた。
とする場合、実際には位相比較器24やLPF25等でのルー
プ内遅延が存在する。ループ内遅延をτとするとき、第
３図Ａ点での時間と周波数の関係を示す第７図（ａ）か
ら明らかなように、第３図Ｂ点での時間と位相の関係は
第７図（ｂ）のようになる。すなわち、第３図VCO26で
の積分時間がτだけ短くなるので時間Ｔ経過後の位相は
θ１＝α（Ｔ−τ）であり、θとの位相誤差がθ−θ１
＝ατだけ生じ、PLL回路の応答が悪くなるという課題
を有していた。
本発明は上記課題に鑑み、その位相誤差を解消し、応答
性のよいPLL回路を提供するものである。
性のよいPLL回路を提供するものである。
課題を解決するための手段 上記課題を解決するために本発明のPLL回路は、入力信
号の位相と可変周波数発振器の出力の位相を一定期間毎
比較する位相比較器と、その位相比較器の出力を積分す
る積分器と、その積分器の出力を係数倍する第１の係数
回路と、前記位相比較器の出力を係数倍する第２の係数
回路と、前記第２の係数回路の出力を加算する加算器
と、その加算器の出力と所定の値とを切り替えるスイッ
チと、そのスイッチの出力に比例した周波数で発振する
前記可変周波数発振器とを備えたものである。
号の位相と可変周波数発振器の出力の位相を一定期間毎
比較する位相比較器と、その位相比較器の出力を積分す
る積分器と、その積分器の出力を係数倍する第１の係数
回路と、前記位相比較器の出力を係数倍する第２の係数
回路と、前記第２の係数回路の出力を加算する加算器
と、その加算器の出力と所定の値とを切り替えるスイッ
チと、そのスイッチの出力に比例した周波数で発振する
前記可変周波数発振器とを備えたものである。
作 用 本発明は上記の構成により、位相比較器で位相比較する
一定周期をＴ、スイッチでLPFの出力側に接続される期
間をσとし、スイッチのもう一方の入力をＯとすると、
VCOで周期Ｔのうちσだけ積分されて、出力の位相はθ
１＝βσとなる。ここでループ内遅延がない理想的なPL
L回路において、LPFの出力信号の値をαとすると、Ｔの
間、VCOで積分され、出力の位相はθ＝αＴとなる。こ
のθと前記θ１が一致するためには、β＝αT/σになる
ようにLPF内の係数回路の係数を設定すればよい。θ＝
θ１ということは即ち、ループ内遅延が補正されること
になる。
一定周期をＴ、スイッチでLPFの出力側に接続される期
間をσとし、スイッチのもう一方の入力をＯとすると、
VCOで周期Ｔのうちσだけ積分されて、出力の位相はθ
１＝βσとなる。ここでループ内遅延がない理想的なPL
L回路において、LPFの出力信号の値をαとすると、Ｔの
間、VCOで積分され、出力の位相はθ＝αＴとなる。こ
のθと前記θ１が一致するためには、β＝αT/σになる
ようにLPF内の係数回路の係数を設定すればよい。θ＝
θ１ということは即ち、ループ内遅延が補正されること
になる。
実施例 以下本発明の一実施例のPLL回路について、図面を参照
しながら説明する。
しながら説明する。
第１図は本発明の第１の実施例におけるPLL回路を示す
ものである。第１図において、１は位相比較器、2,6,8,
9は加算器、3,10はＤフリップフロップ、4,5は第一，第
二の係数回路、７はスイッチ、11は分周器、12は入力端
子、13はゼロ固定端子、14は制御端子、15は基準値入力
端子、16は出力端子、17は積分器、18はLPF、19はVCOで
ある。
ものである。第１図において、１は位相比較器、2,6,8,
9は加算器、3,10はＤフリップフロップ、4,5は第一，第
二の係数回路、７はスイッチ、11は分周器、12は入力端
子、13はゼロ固定端子、14は制御端子、15は基準値入力
端子、16は出力端子、17は積分器、18はLPF、19はVCOで
ある。
以上のように構成されたPLL回路について、以下第１図
及び第４図を用いてその動作を説明する。
及び第４図を用いてその動作を説明する。
ここで、第４図（ａ）は第１図Ａ点における時間と周波
数の関係を示し、第４図（ｂ）は第１図Ｂ点における時
間と位相の関係を示すものである。
数の関係を示し、第４図（ｂ）は第１図Ｂ点における時
間と位相の関係を示すものである。
まず、位相基準信号を入力端子12に入力する。その入力
信号の位相と分周器11の出力の位相を位相比較器１で比
較する。その位相比較器１の出力とＤフリップフロップ
３の出力を加算器２で加算し係数回路４に入力する。こ
の加算器２とＤフリップフロップ３で構成された部分
が、即ち積分器17であり、この積分器17と係数回路４で
構成された部分が、LPF18の伝達関数における積分項の
特性を決定する。一方、位相比較器１の出力を係数回路
５に入力する。この係数回路５が、LPF18の伝達関数に
おける比例項の特性を決定する。係数回路４と係数回路
５の出力を加算器６で加算しスイッチ７の一方に入力す
る。もう一方のゼロ固定端子13は０に固定する。スイッ
チ７の制御端子14には、加算器６の出力とゼロ固定端子
13を位相比較器１で位相比較する一定周期と同一の周期
で切り替えるパルスが入力される。スイッチ７の出力と
基準値入力端子15に入力される基準値を加算器８で加算
し、その出力とＤフリップフロップ10の出力を加算器９
で加算する。この加算器８及び９とＤフリップフロップ
10で構成する部分がVCO19である。加算器９とＤフリッ
プフロップ10で構成する部分は積分器、即ち加算器９の
出力は飽和すると自らリセットされるので加算器８の出
力に応じた周波数で発振する発振器をなす。そして、基
準値入力端子15に入力される基準値はVCO19の中心周波
数を決定する。ここで、入力端子12に入力する信号を例
えば映像信号とし、一水平期間をＴ、制御端子14に入力
するパルスを周期Ｔのうち所定の期間σだけ加算器６の
出力にスイッチするようなパルスとすると、第１図Ａ点
の信号は第４図（ａ）のようになる。即ち、周期Ｔのう
ちσの期間だけ一定値βでそれ以外では０である。そう
すると第１図Ｂ点の信号は第４図（ｂ）のようにVCO19
で期間σの間だけ積分されて出力の位相はθ２＝βσと
なる。ここで、従来例のところで記述したVCOの出力位
相として理想的な値θ＝αＴとθ２を一致させようとす
るとβ＝αT/σであればよい。即ち、このようなβの値
になるように係数回路４及び５の係数を設定すればよ
い。
信号の位相と分周器11の出力の位相を位相比較器１で比
較する。その位相比較器１の出力とＤフリップフロップ
３の出力を加算器２で加算し係数回路４に入力する。こ
の加算器２とＤフリップフロップ３で構成された部分
が、即ち積分器17であり、この積分器17と係数回路４で
構成された部分が、LPF18の伝達関数における積分項の
特性を決定する。一方、位相比較器１の出力を係数回路
５に入力する。この係数回路５が、LPF18の伝達関数に
おける比例項の特性を決定する。係数回路４と係数回路
５の出力を加算器６で加算しスイッチ７の一方に入力す
る。もう一方のゼロ固定端子13は０に固定する。スイッ
チ７の制御端子14には、加算器６の出力とゼロ固定端子
13を位相比較器１で位相比較する一定周期と同一の周期
で切り替えるパルスが入力される。スイッチ７の出力と
基準値入力端子15に入力される基準値を加算器８で加算
し、その出力とＤフリップフロップ10の出力を加算器９
で加算する。この加算器８及び９とＤフリップフロップ
10で構成する部分がVCO19である。加算器９とＤフリッ
プフロップ10で構成する部分は積分器、即ち加算器９の
出力は飽和すると自らリセットされるので加算器８の出
力に応じた周波数で発振する発振器をなす。そして、基
準値入力端子15に入力される基準値はVCO19の中心周波
数を決定する。ここで、入力端子12に入力する信号を例
えば映像信号とし、一水平期間をＴ、制御端子14に入力
するパルスを周期Ｔのうち所定の期間σだけ加算器６の
出力にスイッチするようなパルスとすると、第１図Ａ点
の信号は第４図（ａ）のようになる。即ち、周期Ｔのう
ちσの期間だけ一定値βでそれ以外では０である。そう
すると第１図Ｂ点の信号は第４図（ｂ）のようにVCO19
で期間σの間だけ積分されて出力の位相はθ２＝βσと
なる。ここで、従来例のところで記述したVCOの出力位
相として理想的な値θ＝αＴとθ２を一致させようとす
るとβ＝αT/σであればよい。即ち、このようなβの値
になるように係数回路４及び５の係数を設定すればよ
い。
以上のように本実施例によれば、入力信号の位相と分周
器11の出力の位相を一定期間毎比較する位相比較器１
と、その位相比較器１の出力をろ波し積分するLPF18
（但し、そのLPF18は、入力を積分する積分器17と、そ
の積分器17の出力を係数倍する第一の係数回路４と、入
力を係数倍する第二の係数回路５と、第一の係数回路４
の出力と第二の係数回路５の出力を加算する加算器６
と、その加算器６の出力と所定の値とを切り替えるスイ
ッチ７で構成し、そのスイッチ７の出力をLPF18の出力
とする）と、そのLPF18の出力に比例した周波数で発振
する可変周波数発振器19と、その可変周波数発振器19の
出力を分周する分周器11を設けることにより、PLL回路
のループ内遅延を完全に補正することができる。
器11の出力の位相を一定期間毎比較する位相比較器１
と、その位相比較器１の出力をろ波し積分するLPF18
（但し、そのLPF18は、入力を積分する積分器17と、そ
の積分器17の出力を係数倍する第一の係数回路４と、入
力を係数倍する第二の係数回路５と、第一の係数回路４
の出力と第二の係数回路５の出力を加算する加算器６
と、その加算器６の出力と所定の値とを切り替えるスイ
ッチ７で構成し、そのスイッチ７の出力をLPF18の出力
とする）と、そのLPF18の出力に比例した周波数で発振
する可変周波数発振器19と、その可変周波数発振器19の
出力を分周する分周器11を設けることにより、PLL回路
のループ内遅延を完全に補正することができる。
以下本発明の第２の実施例について、図面を参照しなが
ら説明する。
ら説明する。
第２図は本発明の第２の実施例におけるPLL回路を示す
ものである。第２図において、第１図と同一構成要素は
同じ番号を付してあり、異なるのは係数回路20及び21、
スイッチ22、LPF23である。接続方法で異なるのは、係
数回路21の出力をスイッチの一方の入力とし、そのスイ
ッチの出力と係数回路20の出力を加算器６で加算すると
ころである。
ものである。第２図において、第１図と同一構成要素は
同じ番号を付してあり、異なるのは係数回路20及び21、
スイッチ22、LPF23である。接続方法で異なるのは、係
数回路21の出力をスイッチの一方の入力とし、そのスイ
ッチの出力と係数回路20の出力を加算器６で加算すると
ころである。
上記のように構成されたPLL回路について、以下第２図
及び第５図を用いてその動作について説明する。
及び第５図を用いてその動作について説明する。
ここで、第５図で（ａ）は第２図Ａ点における、（ｃ）
は第２図Ｂ点における、（ｅ）は第２図Ｃ点における時
間と周波数の関係を示すものである。（ｆ）は第２図Ｄ
点における時間と位相の関係を示すものである。なお、
（ｂ）は第２図Ａ点の信号だけを、同様に（ｄ）は第２
図Ｂ点の信号だけを、それぞれVCO19で積分したときの
第２図Ｄ点における時間と位相の関係を示すものであ
る。
は第２図Ｂ点における、（ｅ）は第２図Ｃ点における時
間と周波数の関係を示すものである。（ｆ）は第２図Ｄ
点における時間と位相の関係を示すものである。なお、
（ｂ）は第２図Ａ点の信号だけを、同様に（ｄ）は第２
図Ｂ点の信号だけを、それぞれVCO19で積分したときの
第２図Ｄ点における時間と位相の関係を示すものであ
る。
第５図から明らかなように、第２図Ａ点に現れる周波数
信号はループ内遅延τだけおくれて一定値γとなり、こ
の信号だけをVCO19で積分すると周期Ｔ後の位相はθ３
＝γ（Ｔ−τ）である。同様に第２図Ｂ点に現れる周波
数信号はσの期間だけ係数回路21の出力にスイッチ22に
より切り替えられ、その大きさはδでそのσの期間以外
では０である。この信号だけをVCO19で積分すると周期
Ｔ後の位相はθ４＝δσである。従って、最終的なVCO1
9の出力の位相はθ５＝θ３＋θ４＝γ（Ｔ−τ）＋δ
σである。このθ５を理想値θに一致するように係数回
路20及び21を設定すればよい。
信号はループ内遅延τだけおくれて一定値γとなり、こ
の信号だけをVCO19で積分すると周期Ｔ後の位相はθ３
＝γ（Ｔ−τ）である。同様に第２図Ｂ点に現れる周波
数信号はσの期間だけ係数回路21の出力にスイッチ22に
より切り替えられ、その大きさはδでそのσの期間以外
では０である。この信号だけをVCO19で積分すると周期
Ｔ後の位相はθ４＝δσである。従って、最終的なVCO1
9の出力の位相はθ５＝θ３＋θ４＝γ（Ｔ−τ）＋δ
σである。このθ５を理想値θに一致するように係数回
路20及び21を設定すればよい。
以上のように、スイッチ22の位置をかえることにより、
LPF23の伝達関数において比例項の特性を決定する係数
回路21の出力のみがスイッチされ、積分項の特性を決定
する係数回路20の出力は常時VCO19で積分されている。
従って、位相比較器１の出力が周期Ｔの間に２π〔ra
d〕以上変化してもVCO19はその周波数信号に追従して発
振する。第１の実施例ではこのような場合、第１図Ａ点
の周波数信号が２π〔rad〕に対応する値以上には変化
しないのでVCO19は追従して発振できない。以上が第２
の実施例が第１の実施例に対する優位点である。しか
し、第２の実施例では第５図（ｂ）に示すように第２図
Ａ点の周波数信号がループ内遅延τを補正できないの
で、第１の実施例のようにPLL回路のループ内遅延を完
全には補正することはできないが、PLL回路の応答は比
例項に大きく依存するので比例項を補正すれば劣化はほ
とんどない。
LPF23の伝達関数において比例項の特性を決定する係数
回路21の出力のみがスイッチされ、積分項の特性を決定
する係数回路20の出力は常時VCO19で積分されている。
従って、位相比較器１の出力が周期Ｔの間に２π〔ra
d〕以上変化してもVCO19はその周波数信号に追従して発
振する。第１の実施例ではこのような場合、第１図Ａ点
の周波数信号が２π〔rad〕に対応する値以上には変化
しないのでVCO19は追従して発振できない。以上が第２
の実施例が第１の実施例に対する優位点である。しか
し、第２の実施例では第５図（ｂ）に示すように第２図
Ａ点の周波数信号がループ内遅延τを補正できないの
で、第１の実施例のようにPLL回路のループ内遅延を完
全には補正することはできないが、PLL回路の応答は比
例項に大きく依存するので比例項を補正すれば劣化はほ
とんどない。
以上のように本実施例によれば、入力信号の位相と分周
器11の出力の位相を一定期間毎比較する位相比較器１
と、その位相比較器１の出力をろ波し積分するLPF23
（但し、そのLPF23は、入力を積分する積分器17と、そ
の積分器17の出力を係数倍する第一の係数回路20と、入
力を係数倍する第二の係数回路21と、その第二の係数回
路21の出力と所定の値とを切り替えるスイッチ22と、そ
のスイッチ22の出力と第一の係数回路20の出力を加算す
る加算器６で構成し、その加算器６の出力をLPF23の出
力とする）と、そのLPF23の出力に比例した周波数で発
振する可変周波数発振器19と、その可変周波数発振器19
の出力を分周する分周器11を設けることにより、PLL回
路のループ内遅延をほぼ補正した位相をもつ出力が得ら
れる。
器11の出力の位相を一定期間毎比較する位相比較器１
と、その位相比較器１の出力をろ波し積分するLPF23
（但し、そのLPF23は、入力を積分する積分器17と、そ
の積分器17の出力を係数倍する第一の係数回路20と、入
力を係数倍する第二の係数回路21と、その第二の係数回
路21の出力と所定の値とを切り替えるスイッチ22と、そ
のスイッチ22の出力と第一の係数回路20の出力を加算す
る加算器６で構成し、その加算器６の出力をLPF23の出
力とする）と、そのLPF23の出力に比例した周波数で発
振する可変周波数発振器19と、その可変周波数発振器19
の出力を分周する分周器11を設けることにより、PLL回
路のループ内遅延をほぼ補正した位相をもつ出力が得ら
れる。
発明の効果 以上の説明から明らかな様に、入力信号の位相と可変周
波数発振器の出力の位相を一定期間毎比較する位相比較
器と、その位相比較器の出力を積分する積分器と、その
積分器の出力を係数倍する第１の係数回路と、位相比較
器の出力を係数倍する第２の係数回路と、第２の係数回
路の出力を加算する加算器と、その加算器の出力と所定
の値とを切り替えるスイッチと、そのスイッチの出力に
比例した周波数で発振する前記可変周波数発振器とを設
けることにより、PLL回路のループ内遅延を補正した位
相をもつ出力が得られ、PLL回路の応答特性が改善され
る。また、PLL回路は頻繁に使用される回路であり、実
用的価値は極めて大きいものがある。
波数発振器の出力の位相を一定期間毎比較する位相比較
器と、その位相比較器の出力を積分する積分器と、その
積分器の出力を係数倍する第１の係数回路と、位相比較
器の出力を係数倍する第２の係数回路と、第２の係数回
路の出力を加算する加算器と、その加算器の出力と所定
の値とを切り替えるスイッチと、そのスイッチの出力に
比例した周波数で発振する前記可変周波数発振器とを設
けることにより、PLL回路のループ内遅延を補正した位
相をもつ出力が得られ、PLL回路の応答特性が改善され
る。また、PLL回路は頻繁に使用される回路であり、実
用的価値は極めて大きいものがある。
第１図は本発明の第１の実施例におけるPLL回路のブロ
ック図、第２図は本発明の第２の実施例におけるPLL回
路のブロック図、第３図は従来のPLL回路のブロック
図、第４図（ａ）は第１図Ａ点における時間と周波数の
関係を示す図、第４図（ｂ）は第１図Ｂ点における時間
と位相の関係を示す図、第５図（ａ）は第１図Ａ点にお
ける、（ｃ）は第１図Ｂ点における、（ｅ）は第１図Ｃ
点における時間と周波数の関係を示す図、（ｆ）は第１
図Ｄ点における時間と位相の関係を示す図、（ｂ）は第
１図Ａ点の信号だけを、同様に（ｄ）は第１図Ｂ点の信
号だけを、それぞれVCO19で積分したときの第１図Ｄ点
における時間と位相の関係を示す図、第６図（ａ）は第
３図のＡ点における時間と周波数の関係を示す図、第６
図（ｂ）は第３図のＢ点における時間と位相の関係を示
す図、第７図（ａ）は第３図でループ内遅延を考慮した
ときの第３図のＡ点における時間と周波数の関係を示す
図、第７図（ｂ）は第３図でループ内遅延を考慮したと
きの第３図のＢ点における時間と位相の関係を示す図で
ある。 １……位相比較器、2,6,8,9……加算器、3,10……Ｄフ
リップフロップ、4,5,20,21……係数回路、7,22……ス
イッチ、11……分周器、12……入力端子、13……ゼロ固
定端子、14……制御端子、15……基準値入力端子、16…
…出力端子、17……積分器、18,23……LPF、19……VC
O、24……位相比較器、25……LPF、26……VCO、27……
分周器、28……入力端子、29……出力端子。
ック図、第２図は本発明の第２の実施例におけるPLL回
路のブロック図、第３図は従来のPLL回路のブロック
図、第４図（ａ）は第１図Ａ点における時間と周波数の
関係を示す図、第４図（ｂ）は第１図Ｂ点における時間
と位相の関係を示す図、第５図（ａ）は第１図Ａ点にお
ける、（ｃ）は第１図Ｂ点における、（ｅ）は第１図Ｃ
点における時間と周波数の関係を示す図、（ｆ）は第１
図Ｄ点における時間と位相の関係を示す図、（ｂ）は第
１図Ａ点の信号だけを、同様に（ｄ）は第１図Ｂ点の信
号だけを、それぞれVCO19で積分したときの第１図Ｄ点
における時間と位相の関係を示す図、第６図（ａ）は第
３図のＡ点における時間と周波数の関係を示す図、第６
図（ｂ）は第３図のＢ点における時間と位相の関係を示
す図、第７図（ａ）は第３図でループ内遅延を考慮した
ときの第３図のＡ点における時間と周波数の関係を示す
図、第７図（ｂ）は第３図でループ内遅延を考慮したと
きの第３図のＢ点における時間と位相の関係を示す図で
ある。 １……位相比較器、2,6,8,9……加算器、3,10……Ｄフ
リップフロップ、4,5,20,21……係数回路、7,22……ス
イッチ、11……分周器、12……入力端子、13……ゼロ固
定端子、14……制御端子、15……基準値入力端子、16…
…出力端子、17……積分器、18,23……LPF、19……VC
O、24……位相比較器、25……LPF、26……VCO、27……
分周器、28……入力端子、29……出力端子。
Claims (5)
- 【請求項１】入力信号の位相と可変周波数発振器の出力
の位相を一定期間毎比較する位相比較器と、その位相比
較器の出力を積分する積分器と、その積分器の出力を係
数倍する第一の係数回路と、前記位相比較器の出力を係
数倍する第二の係数回路と、前記第一の係数回路の出力
と前記第二の係数回路の出力を加算する加算器と、その
加算器の出力と所定の値とを切り替えるスイッチと、そ
のスイッチの出力に比例した周波数で発振する前記可変
周波数発振器とを備えたことを特徴とする位相同期回
路。 - 【請求項２】入力信号の位相と可変周波数発振器の出力
の位相を一定期間毎比較する位相比較器と、その位相比
較器の出力を積分する積分器と、その積分器の出力を係
数倍する第一の係数回路と、前記位相比較器の出力を係
数倍する第二の係数回路と、その第二の係数回路の出力
と所定の値とを切り替えるスイッチと、そのスイッチの
出力と前記第一の係数回路の出力を加算する加算器と、
その加算器の出力に比例した周波数で発振する前記可変
周波数発振器とを備えたことを特徴とする位相同期回
路。 - 【請求項３】可変周波数発振器は、入力と所定の基準値
を加算する第一の加算器と、その第一の加算器の出力と
Ｄフリップフロップの出力を加算する第二の加算器と、
その第二の加算器の出力をラッチする前記Ｄフリップフ
ロップで構成し、その第二の加算器の出力を可変周波数
発振器の出力とする請求項（１）または（２）記載の位
相同期回路。 - 【請求項４】積分器は、入力とＤフリップフロップの出
力を加算する加算器と、その加算器の出力をラッチする
前記Ｄフリップフロップで構成し、その加算器の出力を
積分器の出力とする請求項（１）または（２）記載の位
相同期回路。 - 【請求項５】可変周波数発振器の出力を分周する分周器
をさらに具備し、その分周器の出力の位相と入力信号の
位相を位相比較器で比較する請求項（１）または（２）
記載の位相同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005209A JPH0770994B2 (ja) | 1989-01-12 | 1989-01-12 | 位相同期回路 |
| DE69026284T DE69026284T2 (de) | 1989-01-12 | 1990-01-10 | Digitale Phasenregelschleife |
| EP90100428A EP0378190B1 (en) | 1989-01-12 | 1990-01-10 | Digital phase locked loop |
| US07/464,002 US5055801A (en) | 1989-01-12 | 1990-01-12 | Digital phase locked loop for correcting a phase of an output signal with respect to an input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005209A JPH0770994B2 (ja) | 1989-01-12 | 1989-01-12 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185120A JPH02185120A (ja) | 1990-07-19 |
| JPH0770994B2 true JPH0770994B2 (ja) | 1995-07-31 |
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ID=11604803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005209A Expired - Fee Related JPH0770994B2 (ja) | 1989-01-12 | 1989-01-12 | 位相同期回路 |
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| Country | Link |
|---|---|
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| EP (1) | EP0378190B1 (ja) |
| JP (1) | JPH0770994B2 (ja) |
| DE (1) | DE69026284T2 (ja) |
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| US5329260A (en) * | 1992-07-17 | 1994-07-12 | Ii Morrow Inc. | Numerically-controlled modulated oscillator and modulation method |
| JPH06197014A (ja) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | 位相同期回路 |
| US5430342A (en) | 1993-04-27 | 1995-07-04 | Watson Industries, Inc. | Single bar type vibrating element angular rate sensor system |
| US5638010A (en) * | 1995-06-07 | 1997-06-10 | Analog Devices, Inc. | Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| US6043694A (en) * | 1998-06-24 | 2000-03-28 | Siemens Aktiengesellschaft | Lock arrangement for a calibrated DLL in DDR SDRAM applications |
| JP4195154B2 (ja) * | 1999-08-31 | 2008-12-10 | ソニーマニュファクチュアリングシステムズ株式会社 | 位置検出装置及び演算処理装置 |
| US7421043B2 (en) * | 2002-11-27 | 2008-09-02 | Lsi Corporation | Method and/or apparatus for stabilizing the frequency of digitally synthesized waveforms |
| US7222035B1 (en) * | 2004-11-17 | 2007-05-22 | Topcon Gps, Llc | Method and apparatus for determining changing signal frequency |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH518031A (de) * | 1969-12-23 | 1972-01-15 | Autophon Ag | Schaltungsanordnung zur Erzeugung einer in ihrer Frequenz modulierten Hochfrequenzsschwingung hoher Frequenzgenauigkeit |
| US4185247A (en) * | 1978-01-03 | 1980-01-22 | The United States Of America As Represented By The Secretary Of The Air Force | Means for reducing spurious frequencies in a direct frequency synthesizer |
| US4135166A (en) * | 1978-04-26 | 1979-01-16 | Gte Sylvania Incorporated | Master timing generator |
| JPS6072495A (ja) * | 1983-09-29 | 1985-04-24 | Yokogawa Hokushin Electric Corp | Ｓｅｃａｍ方式色信号発生装置 |
| US4694326A (en) * | 1986-03-28 | 1987-09-15 | Rca Corporation | Digital phase locked loop stabilization circuitry including a secondary digital phase locked loop which may be locked at an indeterminate frequency |
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| JPS63237678A (ja) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | 位相同期ル−プ回路 |
| JPS63296589A (ja) * | 1987-05-28 | 1988-12-02 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
| US4771250A (en) * | 1987-08-13 | 1988-09-13 | United States Of America As Represented By The Administrator, National Aeronautics And Space Adminstration | Digital phase-lock loop having an estimator and predictor of error |
| GB2215539B (en) * | 1988-03-02 | 1992-04-29 | Plessey Co Plc | Digital phase locked loop |
| JP2610171B2 (ja) * | 1988-08-31 | 1997-05-14 | 日本電気エンジニアリング株式会社 | 位相同期回路 |
-
1989
- 1989-01-12 JP JP1005209A patent/JPH0770994B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-10 EP EP90100428A patent/EP0378190B1/en not_active Expired - Lifetime
- 1990-01-10 DE DE69026284T patent/DE69026284T2/de not_active Expired - Fee Related
- 1990-01-12 US US07/464,002 patent/US5055801A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0378190B1 (en) | 1996-04-03 |
| DE69026284T2 (de) | 1996-12-05 |
| US5055801A (en) | 1991-10-08 |
| EP0378190A2 (en) | 1990-07-18 |
| DE69026284D1 (de) | 1996-05-09 |
| EP0378190A3 (en) | 1991-11-06 |
| JPH02185120A (ja) | 1990-07-19 |
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|---|---|---|---|
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