JPS63296589A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS63296589A JPS63296589A JP62132553A JP13255387A JPS63296589A JP S63296589 A JPS63296589 A JP S63296589A JP 62132553 A JP62132553 A JP 62132553A JP 13255387 A JP13255387 A JP 13255387A JP S63296589 A JPS63296589 A JP S63296589A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- system clock
- phase comparator
- burst
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 4
- 239000002131 composite material Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン受像俄のデジタル映像信号処理
回路においてシステムクロックを発生するＰＬＩ、回路
に関するものである。
回路においてシステムクロックを発生するＰＬＩ、回路
に関するものである。
従来の技術
近年テレビジョン受像機のビデオクロマ回路のデジタル
化が進みつつある。これはデジタル信号処理技術を利用
することにょシ部品のバラツキが少なくなシ又部品点数
も削減されるというメリットの他に今までのアナログ技
術ではなされなかったメモリ一応用という新機能を利用
できる利点がある。
化が進みつつある。これはデジタル信号処理技術を利用
することにょシ部品のバラツキが少なくなシ又部品点数
も削減されるというメリットの他に今までのアナログ技
術ではなされなかったメモリ一応用という新機能を利用
できる利点がある。
ビデオクロマ回路のデジタル信号処理化にはシステムク
ロックを必要とする。このクロックはフリーラン周波数
でなく複合ビデオ信号の特定部分とロックしている方が
信号処理が簡単となシ都合がよい。一般的にはバースト
とロックしたシステムクロックが用いられる。
ロックを必要とする。このクロックはフリーラン周波数
でなく複合ビデオ信号の特定部分とロックしている方が
信号処理が簡単となシ都合がよい。一般的にはバースト
とロックしたシステムクロックが用いられる。
しかしながらバーストを基準とした場合には。
バーストが無い信号や無信号時にクロックが安定しない
欠点がある・ 発明が解決しようとする問題点 以下、図面を参照しながら従来の問題点について説明す
る。
欠点がある・ 発明が解決しようとする問題点 以下、図面を参照しながら従来の問題点について説明す
る。
第２図は従来のＰＬＬ回路であシ、２１はバースト全検
出しシステムクロックのｎ７分の１の周波数の信号と位
相比較する位相比較器であり、２２は位相比較器２１の
出力する制御信号で制御されシステムクロックを発生す
るｖＣＯである。この構成によシバ−ストとロックした
システムクロックを発生することが可能となる。
出しシステムクロックのｎ７分の１の周波数の信号と位
相比較する位相比較器であり、２２は位相比較器２１の
出力する制御信号で制御されシステムクロックを発生す
るｖＣＯである。この構成によシバ−ストとロックした
システムクロックを発生することが可能となる。
しかしながら、入力信号にバースト信号が存在しなけれ
ばこの系は不安定となシ、システムクロックが不安定と
なる欠点がある°０ ０本発明上記問題点に鑑み、バースト信号がない信号が
入力した場合でも安定なシステムクロックを発生するＰ
ＬＬ回路を提供するものである◇問題点を解決するだめ
の手段 上記問題点を解決するために１本発明のＰＬＬ回路は、
バーストを検出しシステムクロックのｎ１分の１の周波
数の信号と位相比較する第１の位相比較器と、水平同期
信号を検出しシステムクロックのｎ２分の１の周波数の
信号と位相比較する第２の位相比較器と、バーストを検
出し、バーストの有無によシ、有る場合は第１の位相比
較器の出力を選択し、無い場合は第２の位相比較器の出
力を選択するスイッチと、このスイッチを通過した制御
信号によシ発振周波数が制御されてシステムクロックを
発生する発振器とを備えた構成にしたものである。
ばこの系は不安定となシ、システムクロックが不安定と
なる欠点がある°０ ０本発明上記問題点に鑑み、バースト信号がない信号が
入力した場合でも安定なシステムクロックを発生するＰ
ＬＬ回路を提供するものである◇問題点を解決するだめ
の手段 上記問題点を解決するために１本発明のＰＬＬ回路は、
バーストを検出しシステムクロックのｎ１分の１の周波
数の信号と位相比較する第１の位相比較器と、水平同期
信号を検出しシステムクロックのｎ２分の１の周波数の
信号と位相比較する第２の位相比較器と、バーストを検
出し、バーストの有無によシ、有る場合は第１の位相比
較器の出力を選択し、無い場合は第２の位相比較器の出
力を選択するスイッチと、このスイッチを通過した制御
信号によシ発振周波数が制御されてシステムクロックを
発生する発振器とを備えた構成にしたものである。
作用
本発明は上記した構成によって、バースト信号がある場
合にはバースト信号とロックしたシステムクロック″ｆ
！：発生し、バースト信号の無い場合には水平同期信号
とロックしたシステムクロックを発生することとなる。
合にはバースト信号とロックしたシステムクロック″ｆ
！：発生し、バースト信号の無い場合には水平同期信号
とロックしたシステムクロックを発生することとなる。
実施例
以下本発明の一実施例のＰＬＩ、回路について図面を参
照しながら説明する。
照しながら説明する。
第１図は本発明の一実施例におけるＰＬＬ回路のブロッ
ク図を説明するものである０第１図において、１１はバ
ーストを検出しシステムクロックのｎ１分の１の周波数
の信号と位相比較する第１の位相比較器であシ、１２は
水ヰ同期信号を検出しシステムクロックのｎ２分の１の
周波数の信号と位相比較する第２の位相比較器であるｏ
１３はバーストを検出しバーストの有無により有る場合
は第１の位相比較器１１の出力を選択し無い場合は第２
の位相比較器１２の出力を選択するスイッチであり、１
４はスイッチを通過した制御信号により発振周波数が変
化しシステムクロックを発生するＶＣＯである。
ク図を説明するものである０第１図において、１１はバ
ーストを検出しシステムクロックのｎ１分の１の周波数
の信号と位相比較する第１の位相比較器であシ、１２は
水ヰ同期信号を検出しシステムクロックのｎ２分の１の
周波数の信号と位相比較する第２の位相比較器であるｏ
１３はバーストを検出しバーストの有無により有る場合
は第１の位相比較器１１の出力を選択し無い場合は第２
の位相比較器１２の出力を選択するスイッチであり、１
４はスイッチを通過した制御信号により発振周波数が変
化しシステムクロックを発生するＶＣＯである。
以上のように構成されたＰＬＬ回路についてその動作を
第１図を用いて説明する。
第１図を用いて説明する。
複合ビデオ同期信号が入力すると、バースト信号が第１
の位相比較器１１で検出され、システムクロックのｎ４
分の１の周波数の信号と位相比較する。その出力信号は
スイッチ１３を通過してＶＣＯ１４’ｉ制御しシステム
クロックを発生する。
の位相比較器１１で検出され、システムクロックのｎ４
分の１の周波数の信号と位相比較する。その出力信号は
スイッチ１３を通過してＶＣＯ１４’ｉ制御しシステム
クロックを発生する。
又、バースト信号がない場合は同期信号が第２の位相比
較器１２で検出され、システムクロックのｎ２分の１の
周波数の信号と位相比較する０その出力信号はスイッチ
１３を通過しＶＣＯ１４を制御する。スイッチ１４はバ
ースト信号の有無により第１の位相比較器１１と第２の
位相比較器１２との出力を選択する。
較器１２で検出され、システムクロックのｎ２分の１の
周波数の信号と位相比較する０その出力信号はスイッチ
１３を通過しＶＣＯ１４を制御する。スイッチ１４はバ
ースト信号の有無により第１の位相比較器１１と第２の
位相比較器１２との出力を選択する。
以上のように本実施例によれば、バースト信号の有無に
より第１の位相比較器と第２の位相比較器とを切換えて
ｖＣＯの発生するシステムクロックを制御するため、バ
ースト信号のない信号を受信した場合にも安定なシステ
ムクロックを供給することができる０ 発明の効果 以上のように１本発明のＰＬＬ回路は、バースト全検出
しシステムクロックのｎ１分の１の信号と位相比較する
第１の位相比較器と、水平同期信１号を検出しシステム
クロックのｎ２分の１の信号と位相比較する第２の位相
比較器と、バーストを検出しバーストの有る場合は第１
の位相比較器の出力を選択し無い場合は第２の位相比較
器の出力を選択するスイッチと、スイッチを通過した制
御信号によシ発振周波数が制御されてシステムクロック
を発生するｖＣＯ回路とを設けることにより。
より第１の位相比較器と第２の位相比較器とを切換えて
ｖＣＯの発生するシステムクロックを制御するため、バ
ースト信号のない信号を受信した場合にも安定なシステ
ムクロックを供給することができる０ 発明の効果 以上のように１本発明のＰＬＬ回路は、バースト全検出
しシステムクロックのｎ１分の１の信号と位相比較する
第１の位相比較器と、水平同期信１号を検出しシステム
クロックのｎ２分の１の信号と位相比較する第２の位相
比較器と、バーストを検出しバーストの有る場合は第１
の位相比較器の出力を選択し無い場合は第２の位相比較
器の出力を選択するスイッチと、スイッチを通過した制
御信号によシ発振周波数が制御されてシステムクロック
を発生するｖＣＯ回路とを設けることにより。
バースト信号が無い場合にも安定なシステムクロツクを
発生することが可能となる。
発生することが可能となる。
第１図は本発明の一実施例におけるＰＬＬ回路のブロッ
ク図、第２図は従来例のＰＬＬ回路のブロック図である
◎ １１・・・・・・パース）ｔ−検出しシステムクロック
のｎ４分の１と位相比較する位相比較器、１２・・・・
・・水平同期信号を検出しシステムクロックのｎ２分の
１と位相比較する位相比較器、１３・・・・・・スイッ
チ、１４・・・・・・ＶＣＯ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
ク図、第２図は従来例のＰＬＬ回路のブロック図である
◎ １１・・・・・・パース）ｔ−検出しシステムクロック
のｎ４分の１と位相比較する位相比較器、１２・・・・
・・水平同期信号を検出しシステムクロックのｎ２分の
１と位相比較する位相比較器、１３・・・・・・スイッ
チ、１４・・・・・・ＶＣＯ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- テレビジョンデジタル映像信号からバーストを検出し、
システムクロックのｎ＿１分の１の周波数の信号と位相
比較する第１の位相比較器と、その水平同期信号を検出
し上記システムクロックのｎ＿２分の１の周波数の信号
と位相比較する第２の位相比較器と、上記バーストを検
出しそのバーストが有る場合は第１の位相比較器の出力
を選択し無い場合は第２の位相比較器の出力を選択する
スイッチと、このスイッチを通過した制御信号により発
振周波数が制御されてシステムクロックを発生する発振
器とを備えたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132553A JPS63296589A (ja) | 1987-05-28 | 1987-05-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132553A JPS63296589A (ja) | 1987-05-28 | 1987-05-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296589A true JPS63296589A (ja) | 1988-12-02 |
Family
ID=15083978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132553A Pending JPS63296589A (ja) | 1987-05-28 | 1987-05-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296589A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055801A (en) * | 1989-01-12 | 1991-10-08 | Matsushita Electric Industrial Co., Ltd. | Digital phase locked loop for correcting a phase of an output signal with respect to an input signal |
| EP0688103A1 (en) | 1994-06-15 | 1995-12-20 | Nec Corporation | Clock signal extraction apparatus |
-
1987
- 1987-05-28 JP JP62132553A patent/JPS63296589A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055801A (en) * | 1989-01-12 | 1991-10-08 | Matsushita Electric Industrial Co., Ltd. | Digital phase locked loop for correcting a phase of an output signal with respect to an input signal |
| EP0688103A1 (en) | 1994-06-15 | 1995-12-20 | Nec Corporation | Clock signal extraction apparatus |
| US5528198A (en) * | 1994-06-15 | 1996-06-18 | Nec Corporation | Clock signal extraction apparatus using VCO having plurality of selectable phase shifted outputs |
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