JP2536959Y2 - 基準クロック信号生成装置 - Google Patents
基準クロック信号生成装置Info
- Publication number
- JP2536959Y2 JP2536959Y2 JP1990069356U JP6935690U JP2536959Y2 JP 2536959 Y2 JP2536959 Y2 JP 2536959Y2 JP 1990069356 U JP1990069356 U JP 1990069356U JP 6935690 U JP6935690 U JP 6935690U JP 2536959 Y2 JP2536959 Y2 JP 2536959Y2
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- JP
- Japan
- Prior art keywords
- frequency divider
- input
- switch circuit
- output signal
- pll circuit
- Prior art date
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ディジィタルオーディオの同期信号系マス
タークロック信号の生成に好適な基準クロック信号生成
装置に関する。
タークロック信号の生成に好適な基準クロック信号生成
装置に関する。
本考案は、ディジィタルオーディオの同期信号系マス
タークロック信号の生成に好適な基準クロック信号生成
装置に関し、２つのPLL回路を備え、一方のPLL回路がロ
ックされて基準クロック信号が生成・出力されていると
きも、他方のPLL回路がロックされた状態に保持される
スイッチ回路等が設けられる構成により、一方のPLL回
路から他方のPLL回路に切り換えて基準クロック信号が
出力される場合、その他方のPLL回路に生ずるトランジ
ェントを極めて小さくして、出力された基準クロック信
号が利用される同期信号系での誤動作が防止されるよう
にしたものである。
タークロック信号の生成に好適な基準クロック信号生成
装置に関し、２つのPLL回路を備え、一方のPLL回路がロ
ックされて基準クロック信号が生成・出力されていると
きも、他方のPLL回路がロックされた状態に保持される
スイッチ回路等が設けられる構成により、一方のPLL回
路から他方のPLL回路に切り換えて基準クロック信号が
出力される場合、その他方のPLL回路に生ずるトランジ
ェントを極めて小さくして、出力された基準クロック信
号が利用される同期信号系での誤動作が防止されるよう
にしたものである。
ディジィタルオーディオの同期信号系に必要な基準ク
ロック信号がPLL回路で生成される場合、ロックレンジ
の違いから２つのPLL回路が切り換えられて使用され
る。
ロック信号がPLL回路で生成される場合、ロックレンジ
の違いから２つのPLL回路が切り換えられて使用され
る。
すなわち、第２図から理解されるように、位相比較器
（PC）（20）、低域通過フィルタ（LPF）（30）、電圧
制御発振器（VCO）（40）、および分周器（60）によ
り、入力端子（10）から入力される電気信号（Ref）が
広いレンジでロックされる第1PLL回路（Ａ）が構成され
るとともに、PC（70）、LPF（80）、VCO（90）、および
分周器（60）により、電気信号（Ref）が狭いレンジで
ロックされる第2PLL回路（Ｂ）が構成される。
（PC）（20）、低域通過フィルタ（LPF）（30）、電圧
制御発振器（VCO）（40）、および分周器（60）によ
り、入力端子（10）から入力される電気信号（Ref）が
広いレンジでロックされる第1PLL回路（Ａ）が構成され
るとともに、PC（70）、LPF（80）、VCO（90）、および
分周器（60）により、電気信号（Ref）が狭いレンジで
ロックされる第2PLL回路（Ｂ）が構成される。
そして、VCO（40）とVCO（90）の出力信号は、スイッ
チ回路（50）で切り換えられて分周器（60）に入力され
るとともに、出力端子（100）から同期信号系に出力さ
れる。
チ回路（50）で切り換えられて分周器（60）に入力され
るとともに、出力端子（100）から同期信号系に出力さ
れる。
しかしながら、第1PLL回路（Ａ）に切り換えられてい
る場合、第1PLL回路（Ａ）に発生する定常位相誤差によ
り第2PLL回路（Ｂ）に設けられたVCO（90）の発振周波
数がドリフトする。
る場合、第1PLL回路（Ａ）に発生する定常位相誤差によ
り第2PLL回路（Ｂ）に設けられたVCO（90）の発振周波
数がドリフトする。
従って、その状態でスイッチ回路（50）が第2PLL回路
（Ｂ）に切り換えられると、トランジェントが発生し、
ロック状態になるまで時間がかかるとともに、その間に
第2PLL回路（Ｂ）から出力される不安定な信号により、
同期信号系で誤動作が生ずるおそれが有った。
（Ｂ）に切り換えられると、トランジェントが発生し、
ロック状態になるまで時間がかかるとともに、その間に
第2PLL回路（Ｂ）から出力される不安定な信号により、
同期信号系で誤動作が生ずるおそれが有った。
本考案の目的は、２つのPLL回路が切り換えられて各
々同期信号系の基準クロック信号が生成される場合、一
方のPLL回路から他方のPLL回路に切り換えられた際、他
方のPLL回路に生ずるトランジェントを極めて小さくし
て、同期信号系の誤動作が防止可能とされた基準クロッ
ク信号生成装置を提供することにある。
々同期信号系の基準クロック信号が生成される場合、一
方のPLL回路から他方のPLL回路に切り換えられた際、他
方のPLL回路に生ずるトランジェントを極めて小さくし
て、同期信号系の誤動作が防止可能とされた基準クロッ
ク信号生成装置を提供することにある。
本考案の基準クロック信号生成装置は、所望のクロッ
ク信号を生成させるための電気信号（Ref）が入力され
る第１位相比較器（３）の後段に、第１低域通過フィル
タ（５）、第１電圧制御発振器（７）、および第１分周
器（９）がこの順で配設され、この第１分周器（９）の
出力信号がこの第１位相比較器（３）に帰還される第1P
LL回路（Ａ）と、この電気信号（Ref）が入力される第
２位相比較器（11）の後段に、第２低域通過フィルタ
（13）、第２電圧制御発振器（15）、および第２分周器
（17）がこの順で配設されこの第1PLL回路（Ａ）よりロ
ックレンジは狭い第2PLL回路（Ｂ）と、この第１分周器
（９）の前段に介挿され、この第１電圧制御発振器
（７）の出力信号と、この第２電圧制御発振器（15）の
出力信号とが切り換えられてこの第１分周器（９）に入
力される第１スイッチ回路（19）と、この第１スイッチ
回路（19）に同期動作可能とされてこの第２位相比較器
（11）の前段に設けられ、この第１スイッチ回路（19）
がこの第１電圧制御発振器（７）の出力信号をこの第１
分周器（９）に入力されるように切り換えられたとき
は、この第１スイッチ回路（19）に同期してこの第２分
周器（17）の出力信号をこの第２位相比較器（11）に入
力されるように切り換えられ、この第１スイッチ回路
（19）がこの第２電圧制御発振器（15）の出力信号をこ
の第１分周器（９）に入力させるように切り換えられた
ときは、この第１スイッチ回路（19）に同期してこの第
１分周器（９）の出力信号をこの第２位相比較器（11）
に入力させるように切り換えられる第２スイッチ回路
（21）と、を有するものである。
ク信号を生成させるための電気信号（Ref）が入力され
る第１位相比較器（３）の後段に、第１低域通過フィル
タ（５）、第１電圧制御発振器（７）、および第１分周
器（９）がこの順で配設され、この第１分周器（９）の
出力信号がこの第１位相比較器（３）に帰還される第1P
LL回路（Ａ）と、この電気信号（Ref）が入力される第
２位相比較器（11）の後段に、第２低域通過フィルタ
（13）、第２電圧制御発振器（15）、および第２分周器
（17）がこの順で配設されこの第1PLL回路（Ａ）よりロ
ックレンジは狭い第2PLL回路（Ｂ）と、この第１分周器
（９）の前段に介挿され、この第１電圧制御発振器
（７）の出力信号と、この第２電圧制御発振器（15）の
出力信号とが切り換えられてこの第１分周器（９）に入
力される第１スイッチ回路（19）と、この第１スイッチ
回路（19）に同期動作可能とされてこの第２位相比較器
（11）の前段に設けられ、この第１スイッチ回路（19）
がこの第１電圧制御発振器（７）の出力信号をこの第１
分周器（９）に入力されるように切り換えられたとき
は、この第１スイッチ回路（19）に同期してこの第２分
周器（17）の出力信号をこの第２位相比較器（11）に入
力されるように切り換えられ、この第１スイッチ回路
（19）がこの第２電圧制御発振器（15）の出力信号をこ
の第１分周器（９）に入力させるように切り換えられた
ときは、この第１スイッチ回路（19）に同期してこの第
１分周器（９）の出力信号をこの第２位相比較器（11）
に入力させるように切り換えられる第２スイッチ回路
（21）と、を有するものである。
本考案に係る基準クロック信号生成装置では、２つの
PLL回路を備え、一方のPLL回路がロックされて基準クロ
ック信号が生成・出力されているときにも、他方のPLL
回路がロックされた状態に保持される。
PLL回路を備え、一方のPLL回路がロックされて基準クロ
ック信号が生成・出力されているときにも、他方のPLL
回路がロックされた状態に保持される。
以下、本考案に係る基準クロック信号生成装置の好適
な実施例を、図面に基いて説明する。
な実施例を、図面に基いて説明する。
第１図において、本発明が適用された装置（１）は、
ディジィタルオーディオに設けられ、第1PLL回路（Ａ）
と、第2PLL回路（Ｂ）とを有している。
ディジィタルオーディオに設けられ、第1PLL回路（Ａ）
と、第2PLL回路（Ｂ）とを有している。
第1PLL回路（Ａ）は、PC（第１位相比較器）（３）の
出力信号がLPF（第１低域通過フィルタ）（５）を介し
て入力されるVCO（第１電圧制御発振器）（７）と、VCO
（７）の出力信号が分周されてPC（３）に帰還される分
周器（第１分周器）（９）とを有している。
出力信号がLPF（第１低域通過フィルタ）（５）を介し
て入力されるVCO（第１電圧制御発振器）（７）と、VCO
（７）の出力信号が分周されてPC（３）に帰還される分
周器（第１分周器）（９）とを有している。
この場合、VCO（７）が設けられているので、PC
（３）に入力される信号が広いクロックレンジでロック
され、その信号が多少ふらついても所望の基準クロック
信号が生成される。
（３）に入力される信号が広いクロックレンジでロック
され、その信号が多少ふらついても所望の基準クロック
信号が生成される。
一方、第2PLL回路（Ｂ）は、PC（第２位相比較器）
（11）の出力信号がLPF（第２低域通過フィルタ）（1
3）を介して入力されるVXO（第２電圧制御発振器）（1
5）と、VXO（15）の出力信号が分周されてPC（11）に帰
還される分周器（第２分周器）（17）とを有している。
（11）の出力信号がLPF（第２低域通過フィルタ）（1
3）を介して入力されるVXO（第２電圧制御発振器）（1
5）と、VXO（15）の出力信号が分周されてPC（11）に帰
還される分周器（第２分周器）（17）とを有している。
この場合、VXO（15）が設けられているので、PC（1
1）に入力される信号のロックレンジは狭くなるが、極
めて安定した基準クロック信号が生成される。
1）に入力される信号のロックレンジは狭くなるが、極
めて安定した基準クロック信号が生成される。
そして、入力端子（10）から入力される基準クロック
信号生成用の電気信号（Ref）は、PC（３）とPC（11）
とに入力され、PLL回路（Ａ）または（Ｂ）で生成され
た基準クロック信号は、分周器（９）の入力端子側から
分岐されて出力端子（100）に出力される。
信号生成用の電気信号（Ref）は、PC（３）とPC（11）
とに入力され、PLL回路（Ａ）または（Ｂ）で生成され
た基準クロック信号は、分周器（９）の入力端子側から
分岐されて出力端子（100）に出力される。
なお、端子（100）から出力される基準クロック信号
は、A/D変換器のサンプリング等、同期信号系で使用さ
れる。
は、A/D変換器のサンプリング等、同期信号系で使用さ
れる。
ここで、分周器（９）の前段には、スイッチ回路（第
１スイッチ回路）（19）が介挿され、PC（11）の前段に
はスイッチ回路（19）と同期して動作されるスイッチ回
路（第２スイッチ回路）（21）が介挿されている。
１スイッチ回路）（19）が介挿され、PC（11）の前段に
はスイッチ回路（19）と同期して動作されるスイッチ回
路（第２スイッチ回路）（21）が介挿されている。
この場合、スイッチ回路（19）と（21）とを同期させ
ることにより、切換ノイズの発生がおさえられる。
ることにより、切換ノイズの発生がおさえられる。
スイッチ回路（19）は、VCO（７）またはVXO（15）の
出力信号を切り換えて分周器（９）に入力させるスイッ
チング動作を行ない、スイッチ回路（21）は分周器（1
7）または分周器（９）の出力信号を切り換えてPC（1
1）に入力させるスイッチング動作を行なう。
出力信号を切り換えて分周器（９）に入力させるスイッ
チング動作を行ない、スイッチ回路（21）は分周器（1
7）または分周器（９）の出力信号を切り換えてPC（1
1）に入力させるスイッチング動作を行なう。
そして、VCO（７）の出力信号が分周器（９）に入力
されるときには（第1PLL回路（Ａ）が使用されていると
き）、分周器（17）の出力信号がPC（11）に入力される
一方、VXO（15）の出力信号が分周器（９）に入力され
るときには（第2PLL回路（Ｂ）が使用されていると
き）、分周器（９）の出力信号がPC（11）に入力される
ように、スイッチ回路（19），（21）がスイッチング動
作される。
されるときには（第1PLL回路（Ａ）が使用されていると
き）、分周器（17）の出力信号がPC（11）に入力される
一方、VXO（15）の出力信号が分周器（９）に入力され
るときには（第2PLL回路（Ｂ）が使用されていると
き）、分周器（９）の出力信号がPC（11）に入力される
ように、スイッチ回路（19），（21）がスイッチング動
作される。
従って、２つのPLL回路（Ａ），（Ｂ）は、使用され
ていないときにもロックされた状態に保持されている。
ていないときにもロックされた状態に保持されている。
以上説明したように、本実施例では、第1PLL回路
（Ａ）と第2PLL回路（Ｂ）とが常時ロック状態に保持さ
れているので、スイッチ回路（19）が切り換えられた
際、使用されるPLL回路で発生するトランジェントが極
めて小さい。
（Ａ）と第2PLL回路（Ｂ）とが常時ロック状態に保持さ
れているので、スイッチ回路（19）が切り換えられた
際、使用されるPLL回路で発生するトランジェントが極
めて小さい。
その結果、トランジェント発生中にPLL回路から出力
される不安定な信号によって同期信号系に生ずる誤動作
が防止可能となる。
される不安定な信号によって同期信号系に生ずる誤動作
が防止可能となる。
以上の説明で理解されるように、本考案に係る基準ク
ロック信号生成装置では、２つのPLL回路を備え、一方
のPLL回路がロックされて基準クロック信号が生成・出
力されているときにも、他方のPLL回路がロックされた
状態に保持される。
ロック信号生成装置では、２つのPLL回路を備え、一方
のPLL回路がロックされて基準クロック信号が生成・出
力されているときにも、他方のPLL回路がロックされた
状態に保持される。
従って、一方のPLL回路から他方のPLL回路に切り換え
て基準クロック信号が出力される場合、他方のPLL回路
でのトランジェントが極めて小さく、出力された基準ク
ロック信号が利用される同期信号系での誤動作が防止さ
れる。
て基準クロック信号が出力される場合、他方のPLL回路
でのトランジェントが極めて小さく、出力された基準ク
ロック信号が利用される同期信号系での誤動作が防止さ
れる。
第１図は、本考案に係る基準クロック信号生成装置の好
適な実施例のシステムブロック図、第２図は、従来例の
構成図である。 （１）は基準クロック信号生成装置、（３）は第１位相
比較器、（５）は第１低域通過フィルタ、（７）は第１
電圧制御発振器、（９）は第１分周器、（11）は第２位
相比較器、（13）は第２低域通過フィルタ、（15）は第
２電圧制御発振器、（17）は第２分周器、（19）は第１
スイッチ回路、（21）は第２スイッチ回路、（Ａ）は第
1PLL回路、（Ｂ）は第2PLL回路である。
適な実施例のシステムブロック図、第２図は、従来例の
構成図である。 （１）は基準クロック信号生成装置、（３）は第１位相
比較器、（５）は第１低域通過フィルタ、（７）は第１
電圧制御発振器、（９）は第１分周器、（11）は第２位
相比較器、（13）は第２低域通過フィルタ、（15）は第
２電圧制御発振器、（17）は第２分周器、（19）は第１
スイッチ回路、（21）は第２スイッチ回路、（Ａ）は第
1PLL回路、（Ｂ）は第2PLL回路である。
Claims (1)
- 【請求項１】所望のクロック信号を生成させるための電
気信号が入力される第１位相比較器の後段に、第１低域
通過フィルタ、第１電圧制御発振器、および第１分周器
がこの順で配設され、該第１分周器の出力信号が該第１
位相比較器に帰還される第1PLL回路と、 上記電気信号が入力される第２位相比較器の後段に、第
２低域通過フィルタ、第２電圧制御発振器、および第２
分周器がこの順で配設され、上記第1PLL回路よりロック
レンジは狭い第2PLL回路と、 上記第１分周器の前段に介挿され、上記第１電圧制御発
振器の出力信号と、上記第２電圧制御発振器の出力信号
とが切り換えられて該第１分周器に入力される第１スイ
ッチ回路と、 上記第１スイッチ回路に同期動作可能とされて上記第２
位相比較器の前段に設けられ、上記第１スイッチ回路が
上記第１電圧制御発振器の出力信号を上記第１分周器に
入力されるように切り換えられたときは、上記第１スイ
ッチ回路に同期して上記第２分周器の出力信号を該第２
位相比較器に入力させるように切り換えられ、上記第１
スイッチ回路が上記第２電圧制御発振器の出力信号を上
記第１分周器に入力されるように切り換えられたとき
は、上記第１スイッチ回路に同期して上記第１分周器の
出力信号を該第２位相比較器に入力させるよう切り換え
られる第２スイッチ回路と、 を有することを特徴とする基準クロック信号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990069356U JP2536959Y2 (ja) | 1990-06-29 | 1990-06-29 | 基準クロック信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990069356U JP2536959Y2 (ja) | 1990-06-29 | 1990-06-29 | 基準クロック信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0429242U JPH0429242U (ja) | 1992-03-09 |
| JP2536959Y2 true JP2536959Y2 (ja) | 1997-05-28 |
Family
ID=31604590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990069356U Expired - Fee Related JP2536959Y2 (ja) | 1990-06-29 | 1990-06-29 | 基準クロック信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536959Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850053A (ja) * | 1981-09-19 | 1983-03-24 | Fujitsu Ltd | ヒストリメモリの制御方式 |
| JPS621319A (ja) * | 1985-06-27 | 1987-01-07 | Mitsubishi Electric Corp | 位相同期発振回路 |
-
1990
- 1990-06-29 JP JP1990069356U patent/JP2536959Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429242U (ja) | 1992-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |