JPH0884074A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0884074A JPH0884074A JP6216157A JP21615794A JPH0884074A JP H0884074 A JPH0884074 A JP H0884074A JP 6216157 A JP6216157 A JP 6216157A JP 21615794 A JP21615794 A JP 21615794A JP H0884074 A JPH0884074 A JP H0884074A
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- signal
- clock signal
- control signal
- clock
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Abstract
(57)【要約】
【目的】基準となるクロック信号が断した場合も、断す
る前の周波数と同じクロック信号を出力し続けるＰＬＬ
回路を提供する。 【構成】電圧制御発振器１１から出力されるクロック信
号ＣＬＫｏｕｔをカウンタ１２で基準周波数に変換し、
このクロック信号と基準クロック信号ＣＬＫｉｎとの位
相差を位相比較器１３にて求め、フィルタ１４に通して
発振器１１への電圧制御信号を生成し、入力断検出器１
６で基準クロック信号入力断を検出したときホールドオ
ーバ回路１５で電圧制御信号の値を保持するＰＬＬ回路
に対し、位相比較器１３に入力される基準クロック信号
ＣＬＫｉｎを遅延回路１７で遅延させて、位相比較器１
３の出力が基準クロック入力断後もホールドオーバ開始
まで継続するようにしている。
る前の周波数と同じクロック信号を出力し続けるＰＬＬ
回路を提供する。 【構成】電圧制御発振器１１から出力されるクロック信
号ＣＬＫｏｕｔをカウンタ１２で基準周波数に変換し、
このクロック信号と基準クロック信号ＣＬＫｉｎとの位
相差を位相比較器１３にて求め、フィルタ１４に通して
発振器１１への電圧制御信号を生成し、入力断検出器１
６で基準クロック信号入力断を検出したときホールドオ
ーバ回路１５で電圧制御信号の値を保持するＰＬＬ回路
に対し、位相比較器１３に入力される基準クロック信号
ＣＬＫｉｎを遅延回路１７で遅延させて、位相比較器１
３の出力が基準クロック入力断後もホールドオーバ開始
まで継続するようにしている。
Description
【０００１】
【産業上の利用分野】本発明は光通信装置などに用いら
れるホールドオーバ機能を持ったＰＬＬ回路に関する。
れるホールドオーバ機能を持ったＰＬＬ回路に関する。
【０００２】
【従来の技術】近時、リング構成の光通信装置の要求に
伴い、光伝送路に信号を分枝、挿入可能なＡＤＭ（Add
Drop Multiplexer）装置の開発が盛んである。このよう
な装置においては常時、安定なクロック信号が要求され
るようになる。例えば、基準入力クロックが断しても装
置に必要なクロック信号を出力し続けるホールドオーバ
機能をクロック系の回路に持たせることが必要になる。
伴い、光伝送路に信号を分枝、挿入可能なＡＤＭ（Add
Drop Multiplexer）装置の開発が盛んである。このよう
な装置においては常時、安定なクロック信号が要求され
るようになる。例えば、基準入力クロックが断しても装
置に必要なクロック信号を出力し続けるホールドオーバ
機能をクロック系の回路に持たせることが必要になる。
【０００３】従来のホールドオーバ機能を持ったＰＬＬ
回路のブロック図を図３に示す。クロック信号ＣＬＫｏ
ｕｔを発生する電圧制御発振器（ＶＣＸＯ）１１は中心
周波数が基準クロック信号ＣＬＫｉｎのＮ倍に設定され
ており、その発振出力はカウンタ（ＣＯＵＮＴＥＲ）１
２に供給される。このカウンタ１２は電圧制御発振器１
１の出力クロック信号を基準クロック信号ＣＬＫｉｎと
同じ周波数までカウントすることで１／Ｎに分周するも
ので、その分周クロック信号は基準クロック信号ＣＬＫ
ｉｎと共に位相比較器（ＰＣ）１３に供給される。
回路のブロック図を図３に示す。クロック信号ＣＬＫｏ
ｕｔを発生する電圧制御発振器（ＶＣＸＯ）１１は中心
周波数が基準クロック信号ＣＬＫｉｎのＮ倍に設定され
ており、その発振出力はカウンタ（ＣＯＵＮＴＥＲ）１
２に供給される。このカウンタ１２は電圧制御発振器１
１の出力クロック信号を基準クロック信号ＣＬＫｉｎと
同じ周波数までカウントすることで１／Ｎに分周するも
ので、その分周クロック信号は基準クロック信号ＣＬＫ
ｉｎと共に位相比較器（ＰＣ）１３に供給される。
【０００４】この位相比較器１３は２つの入力クロック
信号の位相差に応じた信号を生成するもので、その位相
差信号はフィルタ（ＦＩＬ）１４によって高域成分が除
去されてホールドオーバ回路（ＨＯＬ）１５に供給され
る。このホールドオーバ回路１５は、基準クロック信号
ＣＬＫｉｎが正常な場合はフィルタ１４からの信号をそ
のまま電圧制御信号として電圧制御発振器１１に出力す
る。
信号の位相差に応じた信号を生成するもので、その位相
差信号はフィルタ（ＦＩＬ）１４によって高域成分が除
去されてホールドオーバ回路（ＨＯＬ）１５に供給され
る。このホールドオーバ回路１５は、基準クロック信号
ＣＬＫｉｎが正常な場合はフィルタ１４からの信号をそ
のまま電圧制御信号として電圧制御発振器１１に出力す
る。
【０００５】このようにして位相比較器１３に入力され
る２つのクロック信号の位相差に応じた制御ループがか
かり、位相比較器１３に入力される２つのクロック信号
の位相はロックされ、電圧制御発振器１１からは基準ク
ロック信号ＣＬＫｉｎのＮ倍の周波数を持つクロック信
号が出力される。
る２つのクロック信号の位相差に応じた制御ループがか
かり、位相比較器１３に入力される２つのクロック信号
の位相はロックされ、電圧制御発振器１１からは基準ク
ロック信号ＣＬＫｉｎのＮ倍の周波数を持つクロック信
号が出力される。
【０００６】ここで、基準クロック信号ＣＬＫｉｎが断
した場合は、入力断検出器（ＩＮＬＯＳ）１６で入力断
が検出され、入力断検出信号がホールドオーバ回路１５
に供給される。ホールドオーバ回路１５はこの検出信号
の入力に伴い、フィルタ１４からの信号を保持して電圧
制御発振器１１に保持した値を出力し続ける。これによ
り、基準クロック信号ＣＬＫｉｎが断しても、電圧制御
発振器１１は断直前の周波数のクロック信号を出力し続
けることができる。
した場合は、入力断検出器（ＩＮＬＯＳ）１６で入力断
が検出され、入力断検出信号がホールドオーバ回路１５
に供給される。ホールドオーバ回路１５はこの検出信号
の入力に伴い、フィルタ１４からの信号を保持して電圧
制御発振器１１に保持した値を出力し続ける。これによ
り、基準クロック信号ＣＬＫｉｎが断しても、電圧制御
発振器１１は断直前の周波数のクロック信号を出力し続
けることができる。
【０００７】しかしながら、上記のような従来のＰＬＬ
回路では、基準クロック信号ＣＬＫｉｎが断となるタイ
ミングによっては、電圧制御発振器１１の発振周波数が
変化してしまう。このときの動作について、図６を参照
して説明する。図４（ａ）は基準クロック信号ＣＬＫｉ
ｎの波形を示し、図４（ｂ）は位相比較器１３の出力波
形を示している。
回路では、基準クロック信号ＣＬＫｉｎが断となるタイ
ミングによっては、電圧制御発振器１１の発振周波数が
変化してしまう。このときの動作について、図６を参照
して説明する。図４（ａ）は基準クロック信号ＣＬＫｉ
ｎの波形を示し、図４（ｂ）は位相比較器１３の出力波
形を示している。
【０００８】図４からわかるように、基準クロック信号
ＣＬＫｉｎが断になると位相比較器１３の出力がなくな
ってしまい、ホールド開始時間前に、フィルタ１４には
断した信号が入力され、その信号に基づいた値がホール
ドオーバ回路１５で保持され、電圧制御発振器１１に出
力される。当然のことながら、この値は基準クロック信
号ＣＬＫｉｎが断する前の値とは異なる。よって電圧制
御発振器１１からは断発生前後で異なった周波数のクロ
ック信号が出力されてしまうことになる。
ＣＬＫｉｎが断になると位相比較器１３の出力がなくな
ってしまい、ホールド開始時間前に、フィルタ１４には
断した信号が入力され、その信号に基づいた値がホール
ドオーバ回路１５で保持され、電圧制御発振器１１に出
力される。当然のことながら、この値は基準クロック信
号ＣＬＫｉｎが断する前の値とは異なる。よって電圧制
御発振器１１からは断発生前後で異なった周波数のクロ
ック信号が出力されてしまうことになる。
【０００９】また、上記構成によるＰＬＬ回路では、電
圧制御発振器１１に与える制御電圧をホールドオーバ回
路１５の働きにより保持しても、電圧制御発振器１１の
電源電圧変動や温度変動によって出力周波数が変化して
しまうという問題もある。
圧制御発振器１１に与える制御電圧をホールドオーバ回
路１５の働きにより保持しても、電圧制御発振器１１の
電源電圧変動や温度変動によって出力周波数が変化して
しまうという問題もある。
【００１０】
【発明が解決しようとする課題】前記したように光通信
装置などに用いられるホールドオーバ機能を持ったＰＬ
Ｌ回路は、基準となるクロック信号が断した場合、断す
る前とは異なった周波数のクロック信号となってしま
う。また電源電圧変動や温度変動により電圧制御発振器
の出力クロック信号の周波数が変化してしまう問題もあ
る。
装置などに用いられるホールドオーバ機能を持ったＰＬ
Ｌ回路は、基準となるクロック信号が断した場合、断す
る前とは異なった周波数のクロック信号となってしま
う。また電源電圧変動や温度変動により電圧制御発振器
の出力クロック信号の周波数が変化してしまう問題もあ
る。
【００１１】この発明は上記の課題を解決するためにな
されたもので、基準となるクロック信号が断した場合
も、断する前の周波数と同じクロック信号を出力し続け
るＰＬＬ回路を提供することを第１の目的とし、また電
源電圧変動や温度変動が発生しても出力クロック信号の
周波数が変わることがないＰＬＬ回路を提供することを
第２の目的とする。
されたもので、基準となるクロック信号が断した場合
も、断する前の周波数と同じクロック信号を出力し続け
るＰＬＬ回路を提供することを第１の目的とし、また電
源電圧変動や温度変動が発生しても出力クロック信号の
周波数が変わることがないＰＬＬ回路を提供することを
第２の目的とする。
【００１２】
【課題を解決するための手段】上記第１の目的を達成す
るためにこの発明に係るＰＬＬ回路は、制御信号に対応
する周波数のクロック信号を発生するクロック発生手段
と、この手段で発生されるクロック信号の周波数を基準
周波数に変換する周波数変換手段と、前記基準周波数を
有する基準クロック信号を入力して一定時間遅延出力す
る遅延手段と、前記周波数変換手段から出力されるクロ
ック信号と前記遅延手段から出力される基準クロック信
号とを位相比較してその位相差信号を出力する位相比較
手段と、この手段で得られる位相差信号から高域成分を
除去して前記クロック発生手段への制御信号を生成する
制御信号生成手段と、前記基準クロック信号の入力断を
検出する入力断検出手段と、この手段で入力断が検出さ
れた時点で前記制御信号生成手段で生成される制御信号
を保持するホールドオーバ処理手段とを具備して構成さ
れる。
るためにこの発明に係るＰＬＬ回路は、制御信号に対応
する周波数のクロック信号を発生するクロック発生手段
と、この手段で発生されるクロック信号の周波数を基準
周波数に変換する周波数変換手段と、前記基準周波数を
有する基準クロック信号を入力して一定時間遅延出力す
る遅延手段と、前記周波数変換手段から出力されるクロ
ック信号と前記遅延手段から出力される基準クロック信
号とを位相比較してその位相差信号を出力する位相比較
手段と、この手段で得られる位相差信号から高域成分を
除去して前記クロック発生手段への制御信号を生成する
制御信号生成手段と、前記基準クロック信号の入力断を
検出する入力断検出手段と、この手段で入力断が検出さ
れた時点で前記制御信号生成手段で生成される制御信号
を保持するホールドオーバ処理手段とを具備して構成さ
れる。
【００１３】または、制御信号に対応する周波数のクロ
ック信号を発生するクロック発生手段と、この手段で発
生されるクロック信号の周波数を基準周波数に変換する
周波数変換手段と、この手段から出力されるクロック信
号と前記基準周波数を持つ基準クロック信号とを位相比
較してその位相差信号を出力する位相比較手段と、この
手段で得られる位相差信号から高域成分を除去して前記
クロック発生手段への制御信号を生成する制御信号生成
手段と、前記基準クロック信号の入力断を検出する入力
断検出手段と、デジタル処理により、前記制御信号生成
手段から出力される制御信号を一定時間遅延させると共
に、前記入力断検出手段で入力断が検出された時点で前
記制御信号を保持するホールドオーバ処理手段とを具備
して構成される。
ック信号を発生するクロック発生手段と、この手段で発
生されるクロック信号の周波数を基準周波数に変換する
周波数変換手段と、この手段から出力されるクロック信
号と前記基準周波数を持つ基準クロック信号とを位相比
較してその位相差信号を出力する位相比較手段と、この
手段で得られる位相差信号から高域成分を除去して前記
クロック発生手段への制御信号を生成する制御信号生成
手段と、前記基準クロック信号の入力断を検出する入力
断検出手段と、デジタル処理により、前記制御信号生成
手段から出力される制御信号を一定時間遅延させると共
に、前記入力断検出手段で入力断が検出された時点で前
記制御信号を保持するホールドオーバ処理手段とを具備
して構成される。
【００１４】上記のいずれかの構成において、上記第２
の目的を達成するために、前記クロック発生手段は、温
度補償機能及びバイアス安定化機能を有することを特徴
とする。
の目的を達成するために、前記クロック発生手段は、温
度補償機能及びバイアス安定化機能を有することを特徴
とする。
【００１５】
【作用】先の構成によるＰＬＬ回路では、遅延手段で基
準クロックを遅らせて位相比較手段に入力することで、
位相比較手段の出力を基準クロック信号の入力断後もホ
ールドオーバ開始まで継続させ、ホールドオーバ処理手
段に断発生前と同じ値を保持させて、クロック発生手段
が断発生前の信号と同じ周波数のクロック信号を発生し
続けるようにしている。
準クロックを遅らせて位相比較手段に入力することで、
位相比較手段の出力を基準クロック信号の入力断後もホ
ールドオーバ開始まで継続させ、ホールドオーバ処理手
段に断発生前と同じ値を保持させて、クロック発生手段
が断発生前の信号と同じ周波数のクロック信号を発生し
続けるようにしている。
【００１６】後の構成によるＰＬＬ回路では、デジタル
処理により制御信号を遅延させ、基準クロック入力断検
出時にも制御信号が継続するようにし、検出時に制御信
号の値を保持させることで、断発生前と同じ値を保持さ
せて、クロック発生手段が断発生前の信号と同じ周波数
のクロック信号を発生し続けるようにしている。
処理により制御信号を遅延させ、基準クロック入力断検
出時にも制御信号が継続するようにし、検出時に制御信
号の値を保持させることで、断発生前と同じ値を保持さ
せて、クロック発生手段が断発生前の信号と同じ周波数
のクロック信号を発生し続けるようにしている。
【００１７】さらに、前記クロック発生手段に温度補償
機能及びバイアス安定化機能を持たせることで、電源電
圧変動や温度変動が発生しても出力クロック信号の周波
数が変わらないようにしている。
機能及びバイアス安定化機能を持たせることで、電源電
圧変動や温度変動が発生しても出力クロック信号の周波
数が変わらないようにしている。
【００１８】
【実施例】以下、図１乃至図４を参照してこの発明の実
施例を説明する。図１はこの発明に係るホールドオーバ
機能を持ったＰＬＬ回路の第１の実施例の構成を示すも
のである。但し、図１において、位相比較器（ＰＣ）、
フィルタ（ＦＩＬ）、ホールドオーバ回路（ＨＯＬ）、
カウンタ（ＣＯＵＮＴＥＲ）、入力断検出器（ＩＮＬＯ
Ｓ）は図３に示したＰＬＬ回路のものと同じであるの
で、同一部分には同一符号を付して示す。このＰＬＬ回
路で特徴となる点は、基準クロック信号ＣＬＫｉｎを遅
らせる遅延回路（ＤＥＬ）１７を追加したことにある。
施例を説明する。図１はこの発明に係るホールドオーバ
機能を持ったＰＬＬ回路の第１の実施例の構成を示すも
のである。但し、図１において、位相比較器（ＰＣ）、
フィルタ（ＦＩＬ）、ホールドオーバ回路（ＨＯＬ）、
カウンタ（ＣＯＵＮＴＥＲ）、入力断検出器（ＩＮＬＯ
Ｓ）は図３に示したＰＬＬ回路のものと同じであるの
で、同一部分には同一符号を付して示す。このＰＬＬ回
路で特徴となる点は、基準クロック信号ＣＬＫｉｎを遅
らせる遅延回路（ＤＥＬ）１７を追加したことにある。
【００１９】上記構成において、図２を参照して基準ク
ロック信号ＣＬＫｉｎが断した時のホールド機能の動作
を説明する。図２（ａ）は基準クロック信号ＣＬＫｉｎ
の波形を示し、図２（ｂ）は位相比較器１３の出力波形
を示している。
ロック信号ＣＬＫｉｎが断した時のホールド機能の動作
を説明する。図２（ａ）は基準クロック信号ＣＬＫｉｎ
の波形を示し、図２（ｂ）は位相比較器１３の出力波形
を示している。
【００２０】図２からわかるように、位相比較器１３の
出力は基準クロック信号ＣＬＫｉｎが遅延回路１７を通
過してくるため、基準クロック信号ＣＬＫｉｎが断して
もすぐに断にはならず、フィルタ１４に入力される。よ
って、ホールドオーバ回路１５には断する前と同じ信号
が入力されるので、ホールドオーバ回路１５は断発生前
と同じ値を保持するようになる。したがって、電圧制御
発振器１１は断発生前の信号と同じ周波数のクロック信
号を出力し続ける。
出力は基準クロック信号ＣＬＫｉｎが遅延回路１７を通
過してくるため、基準クロック信号ＣＬＫｉｎが断して
もすぐに断にはならず、フィルタ１４に入力される。よ
って、ホールドオーバ回路１５には断する前と同じ信号
が入力されるので、ホールドオーバ回路１５は断発生前
と同じ値を保持するようになる。したがって、電圧制御
発振器１１は断発生前の信号と同じ周波数のクロック信
号を出力し続ける。
【００２１】図３はこの発明に係る第２の実施例を示す
ものである。この実施例のＰＬＬ回路で図１の第１の実
施例の構成と異なる点は、電圧制御発振器として温度補
償電圧制御発振器（ＴＣＶＣＸＯ）１８を用いると共
に、この発振器１８に安定な電圧を供給するバイアス安
定化回路（ＢＩＡＳ）１９を追加している点にある。
ものである。この実施例のＰＬＬ回路で図１の第１の実
施例の構成と異なる点は、電圧制御発振器として温度補
償電圧制御発振器（ＴＣＶＣＸＯ）１８を用いると共
に、この発振器１８に安定な電圧を供給するバイアス安
定化回路（ＢＩＡＳ）１９を追加している点にある。
【００２２】すなわち、第１の実施例では、ホールドオ
ーバ後、電源電圧変動及び温度変動に対して電圧制御発
振器１１の周波数が変化する問題が生じる。そこで、電
圧制御発振器の代わりに温度補償電圧制御発振器１８を
用いる。これにより、温度変動に対して発振器周波数は
安定化される。さらに、温度補償電圧制御発振器１８に
バイアス安定化回路１９を用いて安定なバイアスを供給
すれば、電源電圧変動に対しても発振器周波数は変化は
しない。
ーバ後、電源電圧変動及び温度変動に対して電圧制御発
振器１１の周波数が変化する問題が生じる。そこで、電
圧制御発振器の代わりに温度補償電圧制御発振器１８を
用いる。これにより、温度変動に対して発振器周波数は
安定化される。さらに、温度補償電圧制御発振器１８に
バイアス安定化回路１９を用いて安定なバイアスを供給
すれば、電源電圧変動に対しても発振器周波数は変化は
しない。
【００２３】図４はこの発明に係る第３の実施例を示す
ものである。この実施例のＰＬＬ回路で図２の第２の実
施例の構成と異なる点は、遅延回路１７、ホールドオー
バ回路１５を省き、フィルタ１４と温度補償電圧制御発
振器１８との間にＡ／Ｄコンバータ（Ａ／Ｄ）２０、マ
イクロコントロールユニット（ＭＣＵ）２１、Ｄ／Ａコ
ンバータ（Ｄ／Ａ）２２を追加している点にある。
ものである。この実施例のＰＬＬ回路で図２の第２の実
施例の構成と異なる点は、遅延回路１７、ホールドオー
バ回路１５を省き、フィルタ１４と温度補償電圧制御発
振器１８との間にＡ／Ｄコンバータ（Ａ／Ｄ）２０、マ
イクロコントロールユニット（ＭＣＵ）２１、Ｄ／Ａコ
ンバータ（Ｄ／Ａ）２２を追加している点にある。
【００２４】すなわち、フィルタ１４のアナログ出力は
Ａ／Ｄコンバータ２０によってデジタル値に変換され
る。変換されたデータはマイクロコントロールユニット
２１に入力され、所定時間保持されて出力される。マイ
クロコントロールユニット２１は、入力断検出器１６か
ら入力断検出信号を受けたとき、その時点の入力波形を
継続して出力するホールドオーバ機能を有する。この処
理により図２の遅延回路（ＤＥＬ）１７と同等の機能が
満足される。
Ａ／Ｄコンバータ２０によってデジタル値に変換され
る。変換されたデータはマイクロコントロールユニット
２１に入力され、所定時間保持されて出力される。マイ
クロコントロールユニット２１は、入力断検出器１６か
ら入力断検出信号を受けたとき、その時点の入力波形を
継続して出力するホールドオーバ機能を有する。この処
理により図２の遅延回路（ＤＥＬ）１７と同等の機能が
満足される。
【００２５】マイクロコントロールユニット２１の出力
はＤ／Ａコンバータ２２に入力されてアナログ値に変換
されて、バイアス補正された温度補償電圧制御発振器１
８に供給され、第１及び第２の実施例で述べてきた動作
と同じ動作を行う。
はＤ／Ａコンバータ２２に入力されてアナログ値に変換
されて、バイアス補正された温度補償電圧制御発振器１
８に供給され、第１及び第２の実施例で述べてきた動作
と同じ動作を行う。
【００２６】したがって、第３の実施例による構成によ
れば、基準クロック信号が断になっても、ホールドオー
バ動作をする時のクロック周波数が基準クロック信号断
前の周波数と同じにすることができ、同時にホールドオ
ーバ後、電源電圧変動及び温度変動に対するクロック周
波数の変化を抑えることができる。
れば、基準クロック信号が断になっても、ホールドオー
バ動作をする時のクロック周波数が基準クロック信号断
前の周波数と同じにすることができ、同時にホールドオ
ーバ後、電源電圧変動及び温度変動に対するクロック周
波数の変化を抑えることができる。
【００２７】
【発明の効果】以上詳述してきたようこの発明によれ
ば、基準となるクロック信号が断した場合も、断する前
の周波数と同じクロック信号を出力し続けるＰＬＬ回
路、さらに電源電圧変動や温度変動が発生しても出力ク
ロック信号の周波数が変わることがないＰＬＬ回路を提
供することができる。
ば、基準となるクロック信号が断した場合も、断する前
の周波数と同じクロック信号を出力し続けるＰＬＬ回
路、さらに電源電圧変動や温度変動が発生しても出力ク
ロック信号の周波数が変わることがないＰＬＬ回路を提
供することができる。
【図１】 この発明に係るＰＬＬ回路の第１の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図２】 同実施例のホールドオーバ機能の動作を説明
するためのタイミング波形図である。
するためのタイミング波形図である。
【図３】 この発明に係るＰＬＬ回路の第２の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図４】 この発明に係るＰＬＬ回路の第３の実施例の
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図５】 従来のホールドオーバ機能を持つＰＬＬ回路
の構成を示すブロック回路図である。
の構成を示すブロック回路図である。
【図６】 図５に示す従来のＰＬＬ回路のホールドオー
バ機能の動作を説明するためのタイミング波形図であ
る。
バ機能の動作を説明するためのタイミング波形図であ
る。
１１…電圧制御発振器（ＶＣＸＯ）、１２…カウンタ
（ＣＯＵＮＴＥＲ）、１３…位相比較器（ＰＣ）、１４
…フィルタ（ＦＩＬ）、１５…ホールドオーバ回路（Ｈ
ＯＬ）、１６…入力断検出器（ＩＮＬＯＳ）、１７…遅
延回路（ＤＥＬ）、１８…温度補償電圧制御発振器（Ｔ
ＣＶＣＸＯ）、１９…バイアス安定化回路（ＢＩＡ
Ｓ）、２０…Ａ／Ｄコンバータ（Ａ／Ｄ）、２１…マイ
クロコントロールユニット（ＭＣＵ）、２２…Ｄ／Ａコ
ンバータ、ＣＬＫｉｎ…基準クロック信号、ＣＬＫｏｕ
ｔ…出力クロック信号。
（ＣＯＵＮＴＥＲ）、１３…位相比較器（ＰＣ）、１４
…フィルタ（ＦＩＬ）、１５…ホールドオーバ回路（Ｈ
ＯＬ）、１６…入力断検出器（ＩＮＬＯＳ）、１７…遅
延回路（ＤＥＬ）、１８…温度補償電圧制御発振器（Ｔ
ＣＶＣＸＯ）、１９…バイアス安定化回路（ＢＩＡ
Ｓ）、２０…Ａ／Ｄコンバータ（Ａ／Ｄ）、２１…マイ
クロコントロールユニット（ＭＣＵ）、２２…Ｄ／Ａコ
ンバータ、ＣＬＫｉｎ…基準クロック信号、ＣＬＫｏｕ
ｔ…出力クロック信号。
Claims (3)
- 【請求項１】 制御信号に対応する周波数のクロック信
号を発生するクロック発生手段と、 この手段で発生されるクロック信号の周波数を基準周波
数に変換する周波数変換手段と、 前記基準周波数を有する基準クロック信号を入力して一
定時間遅延出力する遅延手段と、 前記周波数変換手段から出力されるクロック信号と前記
遅延手段から出力される基準クロック信号とを位相比較
してその位相差信号を出力する位相比較手段と、 この手段で得られる位相差信号から高域成分を除去して
前記クロック発生手段への制御信号を生成する制御信号
生成手段と、 前記基準クロック信号の入力断を検出する入力断検出手
段と、 この手段で入力断が検出された時点で前記制御信号生成
手段で生成される制御信号を保持するホールドオーバ処
理手段とを具備することを特徴とするＰＬＬ回路。 - 【請求項２】 制御信号に対応する周波数のクロック信
号を発生するクロック発生手段と、 この手段で発生されるクロック信号の周波数を基準周波
数に変換する周波数変換手段と、 この手段から出力されるクロック信号と前記基準周波数
を持つ基準クロック信号とを位相比較してその位相差信
号を出力する位相比較手段と、 この手段で得られる位相差信号から高域成分を除去して
前記クロック発生手段への制御信号を生成する制御信号
生成手段と、 前記基準クロック信号の入力断を検出する入力断検出手
段と、 デジタル処理により、前記制御信号生成手段から出力さ
れる制御信号を一定時間遅延させると共に、前記入力断
検出手段で入力断が検出された時点で前記制御信号を保
持するホールドオーバ処理手段とを具備することを特徴
とするＰＬＬ回路。 - 【請求項３】 前記クロック発生手段は、温度補償機能
及びバイアス安定化機能を有することを特徴とする請求
項１、２いずれか記載のＰＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216157A JPH0884074A (ja) | 1994-09-09 | 1994-09-09 | Ｐｌｌ回路 |
| GB9518007A GB2293062B (en) | 1994-09-09 | 1995-09-04 | Master-slave multiplex communication system and PLL circuit applied to the system |
| US08/523,360 US5648964A (en) | 1994-09-09 | 1995-09-05 | Master-slave multiplex communication system and PLL circuit applied to the system |
| FR9510522A FR2724511B1 (fr) | 1994-09-09 | 1995-09-08 | Systeme de telecommunications en multiplex du type maitre-esclave et boucle a phase asservie s'appliquant a ce systeme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216157A JPH0884074A (ja) | 1994-09-09 | 1994-09-09 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884074A true JPH0884074A (ja) | 1996-03-26 |
Family
ID=16684192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216157A Pending JPH0884074A (ja) | 1994-09-09 | 1994-09-09 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0884074A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178137A (ja) * | 2009-01-30 | 2010-08-12 | Renesas Electronics Corp | 半導体装置、携帯通信端末、ｉｃカード及びマイクロコンピュータ |
| JP2010219756A (ja) * | 2009-03-16 | 2010-09-30 | Canon Inc | 信号処理装置 |
| WO2011108186A1 (ja) * | 2010-03-04 | 2011-09-09 | パナソニック株式会社 | Ｐｌｌ回路 |
| JP2012509024A (ja) * | 2008-11-12 | 2012-04-12 | クゥアルコム・インコーポレイテッド | Ｐｌｌ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）回路内のチャージポンプリークに起因した制御電圧リプルを最小化する技術 |
-
1994
- 1994-09-09 JP JP6216157A patent/JPH0884074A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012509024A (ja) * | 2008-11-12 | 2012-04-12 | クゥアルコム・インコーポレイテッド | Ｐｌｌ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）回路内のチャージポンプリークに起因した制御電圧リプルを最小化する技術 |
| JP2010178137A (ja) * | 2009-01-30 | 2010-08-12 | Renesas Electronics Corp | 半導体装置、携帯通信端末、ｉｃカード及びマイクロコンピュータ |
| JP2010219756A (ja) * | 2009-03-16 | 2010-09-30 | Canon Inc | 信号処理装置 |
| WO2011108186A1 (ja) * | 2010-03-04 | 2011-09-09 | パナソニック株式会社 | Ｐｌｌ回路 |
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