WO2011108186A1 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路 Download PDF

Info

Publication number
WO2011108186A1
WO2011108186A1 PCT/JP2011/000339 JP2011000339W WO2011108186A1 WO 2011108186 A1 WO2011108186 A1 WO 2011108186A1 JP 2011000339 W JP2011000339 W JP 2011000339W WO 2011108186 A1 WO2011108186 A1 WO 2011108186A1
Authority
WO
WIPO (PCT)
Prior art keywords
pll circuit
signal
frequency
selector
output
Prior art date
Application number
PCT/JP2011/000339
Other languages
English (en)
French (fr)
Inventor
山田祐嗣
木下雅善
曽川和昭
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011108186A1 publication Critical patent/WO2011108186A1/ja
Priority to US13/555,674 priority Critical patent/US20120286835A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Definitions

  • the present invention relates to a PLL (Phase Locked Loop) circuit, and more particularly to a digital PLL circuit.
  • PLL Phase Locked Loop
  • the PLL circuit compares the phase of the reference clock signal and the frequency-divided signal obtained by dividing the output of the oscillator, and outputs a desired frequency signal by controlling the frequency of the oscillator according to the phase difference.
  • the oscillator includes a voltage controlled oscillator whose frequency is controlled by an analog voltage (hereinafter referred to as a VCO (voltage controlled oscillator)) and a digital controlled oscillator whose frequency is controlled by a digital value (hereinafter referred to as a digitally controlled oscillator (DCO)). Is used).
  • VCO voltage controlled oscillator
  • DCO digitally controlled oscillator
  • the pull-in time of the PLL circuit affects the startup time of the system.
  • the performance of the application that receives and operates deteriorates.
  • the pull-in time of the PLL circuit is about 10 ms when the frequency of the reference clock signal is 10 kHz, for example, whereas it is about 10 ⁇ s when the frequency of the reference clock signal is 10 MHz, for example.
  • the difference between these pull-in times is about 1000 times, and this time difference appears in the application specifications as it is. Therefore, it is significant to shorten the pull-in time of the PLL circuit.
  • the initial pull-in time is short. This is because by shortening the first pull-in time, the startup time of the entire system can be shortened, and the performance of the application can be improved.
  • an object of the present invention is to enable high-speed execution of initial pull-in after startup in a PLL circuit using a digitally controlled oscillator.
  • the PLL circuit divides the output of the PLL circuit, the phase detector that detects the phase difference between the reference clock signal and the output signal of the divider, and the output signal of the phase detector is filtered.
  • a loop filter that outputs the filtering result as a digital value, a selector that selects one of the digital value and a fixed value, and a digitally controlled oscillator that oscillates at a frequency corresponding to the value selected by the selector, Until the start signal is received, the selector is instructed to select a fixed value. After receiving the start signal, the selector is instructed to select a digital value at the edge timing of the reference clock signal and the frequency dividing means is instructed. It is assumed that control means for instructing output start is provided.
  • the fixed value selected by the selector is given to the digitally controlled oscillator. Therefore, if a fixed value corresponding to the desired frequency is set in the fixed value setting means, the start signal is When received, the digitally controlled oscillator oscillates at the desired frequency.
  • the digital value output from the loop filter is given to the digitally controlled oscillator via the selector at the edge timing of the reference clock signal after receiving the start signal, and a loop is formed and the output of the frequency divider is started. As a result, the phase difference at the phase detector disappears, and the locked state is immediately established.
  • the PLL circuit may include a table that stores a plurality of fixed values, and a reference circuit that inputs any one of the plurality of fixed values to the selector. Thereby, the fixed value can be easily changed according to the system using the output of the PLL circuit.
  • the PLL circuit may include a temperature detection unit that detects the temperature of the PLL circuit and a voltage detection unit that detects a power supply voltage of the PLL circuit. Then, the reference circuit inputs one of a plurality of fixed values to the selector based on the temperature and the power supply voltage.
  • a fixed value can be set adaptively with respect to variations in the temperature of the PLL circuit and the power supply voltage.
  • the frequency dividing means includes a plurality of frequency dividers connected in series. According to this, since the frequency of the signal output from each frequency divider is different, the output signal of each frequency divider can be used in various other circuits.
  • the locked state can be established immediately after the PLL circuit is activated. That is, in the PLL circuit, the first pull-in after startup can be executed at high speed.
  • FIG. 1 is a block diagram showing a configuration of a PLL circuit according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration example of the frequency dividing means of FIG.
  • FIG. 3 is a block diagram showing a configuration example of the fixed value setting means of FIG.
  • FIG. 4 is a block diagram showing another configuration example of the fixed value setting means of FIG.
  • FIG. 5 is a block diagram showing a configuration example of the control means of FIG.
  • FIG. 6 is a timing chart of the PLL circuit according to the present embodiment.
  • FIG. 1 is a block diagram of a PLL circuit according to an embodiment of the present invention.
  • the PLL circuit outputs a signal FOUT that has the same phase as the input reference clock signal FREF and is a multiple of the frequency of the reference clock signal FREF.
  • the phase detector 12 detects the phase difference between the reference clock signal FREF and the divided signal FDIV obtained by dividing the signal FOUT, and outputs a signal corresponding to the phase difference to the loop filter 13.
  • the loop filter 13 filters the output signal of the phase detector 12 and outputs the result to the selector 15 as a digital value.
  • the selector 15 selects one of the output of the loop filter 13 and the output of the fixed value setting unit 14 in accordance with the control signal SS output from the control unit 17 and outputs the selected signal to the DCO 16.
  • the DCO 16 receives the output of the selector 15 and outputs a signal FOUT having a frequency corresponding to the output value.
  • the frequency divider 11 receives the control signal SD output from the controller 17, divides the signal FOUT, and feeds back the frequency-divided signal FDIV to the phase detector 12.
  • the fixed value setting means 14 holds a fixed value (digital value) to be set in the DCO 16 and outputs the fixed value to the selector 15.
  • the selector 15 selects the output of the fixed value setting means 14 when receiving the control signal SS of L level, and selects the output of the loop filter 13 when receiving the control signal SS of H level.
  • the control means 17 receives the reference clock signal FREF and the start signal ST and controls the frequency dividing means 11 and the selector 15.
  • the frequency dividing means 11 can be composed of a single frequency divider that divides the signal FOUT by N (where N is a positive integer).
  • the frequency dividing means 11 can be configured to start counting pulses of the signal FOUT when receiving the H level control signal SD and to output the H level frequency divided signal FDIV when the count number becomes N. .
  • the frequency dividing means 11 may have a configuration in which a plurality of frequency dividers are connected in cascade.
  • FIG. 2 shows an example in which the frequency dividing means 11 is composed of two frequency dividers 111.
  • the output of the first-stage frequency divider 111 to which the signal FOUT is input is input to the next-stage frequency divider 111.
  • Each frequency divider 111 starts a frequency dividing operation in response to an H level control signal SD, the frequency divider signal FOUT2 is output from the first-stage frequency divider 111, and the frequency-divided signal is output from the frequency divider 111 at the next stage.
  • FDIV is output. Since the frequency-divided signal FOUT2 can be used as an input clock signal for another circuit, a circuit for generating an input clock signal in another circuit is not necessary.
  • each frequency divider 111 may be independently controlled by the control signal SD. Further, the number of the frequency dividers 111 may be three or more.
  • the fixed value setting means 14 holds a digital value for setting the frequency of the signal FOUT.
  • the fixed value setting means 14 may hold one digital value.
  • the fixed value setting unit 14 may hold a plurality of digital values, select any one of the plurality of digital values, and output the selected value to the selector 15.
  • FIG. 3 shows a configuration example of the fixed value setting means 14 when outputting any one of a plurality of digital values.
  • the fixed value setting means 14 can be composed of a table 141 that holds a plurality of digital values and a multiplexer 142 that acquires a digital value corresponding to the mode signal n from the table 141.
  • the mode signal is a signal representing an operation mode or the like of an application that operates by receiving the signal FOUT.
  • the signal indicates wide, normal, or the like as the screen mode of the digital television.
  • the multiplexer 142 receives the mode signal n and outputs a digital value M (n) corresponding to the value of n. For example, when the value of n is “2”, the digital value M (2) is output. Thereby, the fixed value setting means 14 can output the digital value according to the mode signal. That is, the PLL circuit can output a signal FOUT having a frequency corresponding to an operation mode of an application that operates by receiving the signal FOUT, for example.
  • FIG. 4 shows another configuration example of the fixed value setting means 14 when outputting any one of a plurality of digital values.
  • the fixed value setting unit 14 shown in FIG. 4 includes a table 141, a multiplexer 142, a temperature detection unit 143 that detects the temperature of the PLL circuit, and a voltage detection unit 144 that detects the power supply voltage of the PLL circuit. .
  • the temperature of the PLL circuit is, for example, the temperature of the DCO 16.
  • the power supply voltage of the PLL circuit is, for example, the power supply voltage of the DCO 16.
  • the temperature detection unit 143 outputs a temperature signal y indicating which of the plurality of predetermined temperature ranges the detected temperature belongs to.
  • the voltage detection unit 144 outputs a voltage signal z indicating which of the plurality of predetermined voltage ranges the detected voltage belongs to.
  • the mode signal x and the temperature signal y are ternary, and the voltage signal z is binary.
  • the multiplexer 142 receives the mode signal x, the temperature signal y, and the voltage signal z, and outputs a digital value M (x, y, z) corresponding to the combination of the values of these signals. For example, when the value of x is “2”, the value of y is “3”, and the value of z is “1”, the digital value M (2, 3, 1) is output.
  • the oscillation frequency varies depending on the temperature and the power supply voltage. According to the configuration shown in FIG. 4, a digital value corresponding to the temperature of the PLL circuit and the power supply voltage is output. Accordingly, the DCO 16 can immediately output the signal FOUT having a desired frequency specified by the mode signal even under various temperature conditions and voltage conditions.
  • the mode signal x may be omitted.
  • the value of x in the table 141 is unnecessary, and the multiplexer 142 can output a digital value M (y, z) corresponding to the value of the temperature signal y and the value of the voltage signal z.
  • the control means 17 receives the reference clock signal FREF and the start signal ST, outputs the control signal SS to the selector 15, and outputs the control signal SD to the frequency dividing means 11.
  • FIG. 5 shows a configuration example of the control means 17.
  • the control means 17 detects, for example, a rising edge of the reference clock signal FREF, receives the edge detector 171 that outputs the edge detection signal SED, the edge detection signal SED and the start signal ST, and outputs the control signal SS and the control signal SD. It can comprise with the control part 172 which outputs.
  • the start signal ST is, for example, a signal that is output after the time required for the DCO 16 to start oscillating at a desired frequency after starting operation.
  • the start signal ST may be a signal indicating that an external system that operates in response to the signal FOUT can be operated.
  • the control unit 172 outputs an L level control signal SD and a control signal SS while receiving the L level start signal ST.
  • the control unit 172 when receiving the edge detection signal SED after receiving the H level start signal ST, the control unit 172 outputs the H level control signal SD and the control signal SS, respectively.
  • the controller 172 may output the H level control signal SS after outputting the H level control signal SD.
  • the operation of the PLL circuit according to this embodiment will be described with reference to FIG. Until time t0, for example, the external system is not ready for operation, and the start signal ST is at the L level. Therefore, even if the rising edge of the reference clock signal FREF is detected by the edge detector 171 before time t0 and the control unit 172 receives the edge detection signal SED, the control signal SD and the control signal SS are at the L level. Since the control signal SS is at the L level, the fixed value output from the fixed value setting means 14 is selected by the selector 15. As a result, a signal FOUT having a frequency determined by the selected fixed value is output from the DCO 16. Further, since the control signal SD is at L level and the frequency dividing means 11 is not operating, the frequency divided signal FDIV is at L level.
  • the start signal ST becomes H level. Thereafter, when the edge of the reference clock signal FREF rises at time t1, the edge detector 171 outputs the edge detection signal SED. Then, an H level control signal SD is output from the controller 172, and the frequency dividing means 11 starts operating. Thereby, the pulse of the signal FOUT is counted by the counter in the frequency dividing means 11.
  • the frequency dividing means 11 When the count number becomes N at time t2, the frequency dividing means 11 outputs the H level frequency division signal FDIV.
  • N is the frequency dividing number of the frequency dividing means 11.
  • the control signal SS of H level is output from the control unit 172, the digital value output from the loop filter 13 is selected by the selector 15. As a result, the PLL circuit is locked.
  • the reference clock signal FREF having the desired frequency is obtained by adding one period of the reference clock signal FREF to the time from the start signal ST being input to the timing of the rising edge of the reference clock signal FREF.
  • the signal FOUT having the same phase as that of the signal FOUT can be obtained.
  • the DCO 16 may be an oscillator that performs frequency control with a digital value, and may be configured with an analog PLL circuit, for example.
  • the output of the selector 15 is input to a frequency divider provided in the analog PLL circuit. That is, the frequency division number of the frequency divider in the analog PLL circuit is set by the digital value output from the selector 15. Thereby, the oscillation frequency of the analog PLL circuit can be controlled by the digital value output from the selector 15.
  • the DCO 16 is constituted by an analog PLL circuit, for example, the digital value to be held in the fixed value setting means 14 is determined according to the ratio between the frequency of the reference clock signal input to the analog PLL circuit and the frequency of the signal FOUT. Can do.
  • the frequency dividing means 11 counts the pulses of the signal FOUT in advance and starts outputting the frequency divided signal FDIV when receiving the H level control signal SD, and resets the counter and then starts counting again. You may start.
  • the control means 17 may output the H level control signal SD after outputting the H level control signal SS.
  • the relationship between the operation of each component and the logic level of each signal is not limited to the above-described content.
  • the frequency dividing means 11 may not operate when receiving an H level control signal SD, but may start operating upon receiving an L level control signal SD.
  • the PLL circuit according to the present invention can greatly reduce the pull-in time, it is useful for various electronic devices and the like that require a shortened startup time.
  • Dividing means 12 Phase detector 13 Loop filter 15 Selector 16 DCO (Digitally controlled oscillator) 17 Control means 111 Frequency divider 141 Table 142 Multiplexer (reference circuit) 143 Temperature detection means 144 Power supply voltage detection means ST Start signal FREF Reference clock signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　ＰＬＬ回路は、当該ＰＬＬ回路の出力を分周する分周手段（１１）と、基準クロック信号と分周手段（１１）の出力信号との位相差を検出する位相検出器（１２）と、位相検出器の出力信号をフィルタリングして、当該フィルタリング結果をデジタル値として出力するループフィルタ（１３）と、デジタル値と固定値とのいずれか１つを選択するセレクタ（１５）と、セレクタ（１５）で選択された値に応じた周波数で発振するデジタル制御発振器（１６）と、スタート信号を受けるまではセレクタ（１５）に対して固定値の選択を指示し、スタート信号を受けてから基準クロック信号のエッジタイミングでセレクタ（１５）に対してデジタル値の選択を指示するとともに分周手段（１１）に対して出力の開始を指示する制御手段（１７）とを備えている。

Description

ＰＬＬ回路
　本発明は、ＰＬＬ（Phase Locked Loop）回路に関し、特に、デジタルＰＬＬ回路に関する。
　ＰＬＬ回路は、基準クロック信号と発振器の出力を分周した分周信号との位相を比較して、その位相差に応じて発振器の周波数を制御することで所望の周波数信号を出力する。発振器には、アナログ電圧で周波数が制御される電圧制御発振器（以下、ＶＣＯ（voltage controlled oscillator）と称する。）やデジタル値で周波数が制御されるデジタル制御発振器（以下、ＤＣＯ（Digitally Controlled Oscillator）と称する。）が用いられる。近年、半導体集積回路の製造プロセスが微細化しているため、発振器の周波数が製造プロセスに依存しにくいＤＣＯが多く用いられる。ところが、ＶＣＯおよびＤＣＯのいずれを用いる場合でも、周波数はＰＬＬ回路の電源電圧や温度のばらつきによる影響を受けるため、ばらつき対策として半導体集積回路の製造工程においてトリミング等が行われる。その結果、半導体集積回路の検査時間の増加等によってコストが増加する。
　また、ＰＬＬ回路では、ＶＣＯおよびＤＣＯのいずれを用いる場合でも、ループフィルタによって同様の帯域制限を受けるため、基準クロック信号の周波数が低くなると引き込み時間が長くなってしまう。通信システムやデジタル家電用の半導体集積回路に周波数の低い基準クロック信号が入力されるＰＬＬ回路を用いる場合には、ＰＬＬ回路の引き込み時間がシステムの起動時間に影響を与えるため、ＰＬＬ回路の出力を受けて動作するアプリケーションの性能が劣化する。ＰＬＬ回路の引き込み時間は、基準クロック信号の周波数が例えば１０ｋＨｚの場合には１０ｍｓ程度であるのに対して、基準クロック信号の周波数が例えば１０ＭＨｚの場合には１０μｓ程度である。これら引き込み時間の差は１０００倍程度であり、この時間差がそのままアプリケーションの仕様に現れる。したがって、ＰＬＬ回路の引き込み時間を短縮する意義は大きい。
　そこで、従来では、ＰＬＬ回路が一度引き込みを行った後、引き込み状態を維持するために位相比較器の２つの入力に基準クロック信号を入力しておくことで擬似的な引き込み状態を作っておき、再度ＰＬＬ回路を起動する際には擬似的な引き込み状態から復帰することで、高速な引き込みを実現している（例えば、特許文献１参照）。
特開平８－２２３０３８号公報
　従来のＰＬＬ回路では、１度引き込みを行っている必要があり、高速な引き込みを行えるのは２度目以降の場合に限られる。しかし、高速な起動が求められる現代のシステムでは、最初の引き込み時間が短いことが重要である。１度目の引き込み時間を短くすることでシステム全体の起動時間を短縮でき、アプリケーションの性能を向上させることができるからである。
　かかる点に鑑みて、本発明は、デジタル制御発振器を用いるＰＬＬ回路において、起動後の最初の引き込みを高速に実行可能にすることを課題とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、ＰＬＬ回路は、当該ＰＬＬ回路の出力を分周する分周手段と、基準クロック信号と分周手段の出力信号との位相差を検出する位相検出器と、位相検出器の出力信号をフィルタリングして、当該フィルタリング結果をデジタル値として出力するループフィルタと、デジタル値と固定値とのいずれか１つを選択するセレクタと、セレクタで選択された値に応じた周波数で発振するデジタル制御発振器と、スタート信号を受けるまではセレクタに対して固定値の選択を指示し、スタート信号を受けてから基準クロック信号のエッジタイミングでセレクタに対してデジタル値の選択を指示するとともに分周手段に対して出力開始を指示する制御手段とを備えているものとする。
　これによると、スタート信号を受けるまでは、セレクタによって選択された固定値がデジタル制御発振器に与えられるため、固定値設定手段に所望の周波数に応じた固定値を設定しておけば、スタート信号を受けたときにはデジタル制御発振器は所望の周波数で発振する。そして、スタート信号を受けてから基準クロック信号のエッジタイミングで、ループフィルタから出力されたデジタル値がセレクタを介してデジタル制御発振器に与えられることでループが形成されるとともに、分周手段の出力開始によって位相検出器での位相差がなくなるためすぐにロック状態となる。
　上記ＰＬＬ回路は、複数の固定値を格納するテーブルと、複数の固定値のうちいずれか１つをセレクタに入力する参照回路とを備えていてもよい。これにより、ＰＬＬ回路の出力を用いるシステムに応じて固定値を容易に変更することができる。あるいは、上記ＰＬＬ回路は、当該ＰＬＬ回路の温度を検出する温度検出手段と、当該ＰＬＬ回路の電源電圧を検出する電圧検出手段とを備えていてもよい。そして、参照回路は、温度と電源電圧とに基づいて複数の固定値のうちいずれか１つをセレクタに入力する。これにより、ＰＬＬ回路の温度や電源電圧のばらつきに対して適応的に固定値を設定することができる。
　好ましくは、分周手段は、直列接続された複数の分周器を備えているものとする。これによると、各分周器から出力される信号の周波数はそれぞれ異なるため、各分周器の出力信号を他のさまざまな回路で利用することができる。
　本発明によると、ＰＬＬ回路の起動後すぐにロック状態にすることができる。すなわち、ＰＬＬ回路において、起動後の最初の引き込みを高速に実行可能にすることができる。
図１は、本発明の一実施形態に係るＰＬＬ回路の構成を示すブロック図である。 図２は、図１の分周手段の構成例を示すブロック図である。 図３は、図１の固定値設定手段の構成例を示すブロック図である。 図４は、図１の固定値設定手段の別の構成例を示すブロック図である。 図５は、図１の制御手段の構成例を示すブロック図である。 図６は、本実施形態に係るＰＬＬ回路のタイミングチャートである。
　図１は、本発明の一実施形態に係るＰＬＬ回路のブロック図である。当該ＰＬＬ回路は、入力される基準クロック信号ＦＲＥＦと同位相で、かつ基準クロック信号ＦＲＥＦの周波数を逓数倍した信号ＦＯＵＴを出力する。
　まず、当該ＰＬＬ回路の構成の概要を説明する。位相検出器１２は、基準クロック信号ＦＲＥＦと信号ＦＯＵＴを分周した分周信号ＦＤＩＶとの位相差を検出し、その位相差に応じた信号をループフィルタ１３に出力する。ループフィルタ１３は、位相検出器１２の出力信号をフィルタリングして、その結果をデジタル値としてセレクタ１５に出力する。セレクタ１５は、制御手段１７から出力される制御信号ＳＳに従って、ループフィルタ１３の出力および固定値設定手段１４の出力のうちいずれか一つを選択してＤＣＯ１６に出力する。ＤＣＯ１６は、セレクタ１５の出力を受けて、その出力値に応じた周波数の信号ＦＯＵＴを出力する。分周手段１１は、制御手段１７から出力される制御信号ＳＤを受けて、信号ＦＯＵＴを分周し、分周信号ＦＤＩＶを位相検出器１２にフィードバックする。固定値設定手段１４は、ＤＣＯ１６に設定すべき固定値（デジタル値）を保持しており、当該固定値をセレクタ１５に出力する。セレクタ１５は、例えば、Ｌレベルの制御信号ＳＳを受けると固定値設定手段１４の出力を選択する一方、Ｈレベルの制御信号ＳＳを受けるとループフィルタ１３の出力を選択する。制御手段１７は、基準クロック信号ＦＲＥＦとスタート信号ＳＴとを受けて、分周手段１１とセレクタ１５とを制御する。
　次に、分周手段１１、固定値設定手段１４、および制御手段１７の具体例について詳細に説明する。
　分周手段１１は、信号ＦＯＵＴをＮ分周する（ただし、Ｎは正の整数）単一の分周器で構成することができる。例えば、分周手段１１は、Ｈレベルの制御信号ＳＤを受けると信号ＦＯＵＴのパルスのカウントを開始し、カウント数がＮになるとＨレベルの分周信号ＦＤＩＶを出力するように構成することができる。
　また、分周手段１１は、複数の分周器を縦列接続した構成であってもよい。図２は、分周手段１１を２個の分周器１１１で構成した場合の例を示す。図２に示す分周手段１１において、信号ＦＯＵＴが入力される初段の分周器１１１の出力は次段の分周器１１１に入力される。各分周器１１１はＨレベルの制御信号ＳＤを受けて分周動作を開始し、初段の分周器１１１からは分周信号ＦＯＵＴ２が出力され、次段の分周器１１１からは分周信号ＦＤＩＶが出力される。分周信号ＦＯＵＴ２は他の回路の入力クロック信号として利用することができるため、他の回路において入力クロック信号を生成するための回路が不要となる。
　なお、各分周器１１１に設定される分周数は任意であり、各分周器１１１はそれぞれ、制御信号ＳＤによって独立して制御されてもよい。また、分周器１１１の個数は３個以上であってもよい。
　図１に戻り、固定値設定手段１４は、信号ＦＯＵＴの周波数を設定するためのデジタル値を保持している。固定値設定手段１４は、１個のデジタル値を保持していてもよい。あるいは、固定値設定手段１４は、複数のデジタル値を保持しておき、複数のデジタル値からいずれか１つを選択してセレクタ１５に出力してもよい。
　図３は、複数のデジタル値からいずれか１つを出力する場合の固定値設定手段１４の構成例を示す。固定値設定手段１４は、複数のデジタル値を保持するテーブル１４１と、テーブル１４１からモード信号ｎに応じたデジタル値を取得するマルチプレクサ１４２とで構成することができる。ここで、モード信号とは、信号ＦＯＵＴを受けて動作するアプリケーションの動作モード等を表す信号である。例えば、本実施形態に係るＰＬＬ回路を備えたデジタルテレビにおいて、当該デジタルテレビの画面モードとして、ワイドおよびノーマル等を示す信号である。
　テーブル１４１には、互いに異なる１０のデジタル値Ｍ（１）～Ｍ（１０）が、ｎの値のそれぞれに対応付けられて格納されている。マルチプレクサ１４２は、モード信号ｎを受けて、ｎの値に応じたデジタル値Ｍ（ｎ）を出力する。例えば、ｎの値が“２”の場合、デジタル値Ｍ（２）が出力される。これにより、固定値設定手段１４は、モード信号に応じたデジタル値を出力することができる。すなわち、ＰＬＬ回路は、例えば、信号ＦＯＵＴを受けて動作するアプリケーションの動作モードに応じた周波数の信号ＦＯＵＴを出力することができる。
　図４は、複数のデジタル値からいずれか１つを出力する場合の固定値設定手段１４の別の構成例を示す。図４に示す固定値設定手段１４は、テーブル１４１と、マルチプレクサ１４２と、ＰＬＬ回路の温度を検出する温度検出手段１４３と、ＰＬＬ回路の電源電圧を検出する電圧検出手段１４４とを有している。ＰＬＬ回路の温度とは、例えばＤＣＯ１６の温度である。ＰＬＬ回路の電源電圧とは、例えばＤＣＯ１６の電源電圧である。温度検出手段１４３は、検出した温度が、予め定められた複数の温度範囲のうちいずれに属するかを示す温度信号ｙを出力する。電圧検出手段１４４は、検出した電圧が、予め定められた複数の電圧範囲のうちいずれに属するかを示す電圧信号ｚを出力する。例えば、モード信号ｘおよび温度信号ｙは３値、電圧信号ｚは２値をとる。
　テーブル１４１には、互いに異なる１８のデジタル値Ｍ（１，１，１）～Ｍ（３，３，２）が、ｘの値、ｙの値およびｚの値の組み合わせのそれぞれに対応付けられて格納されている。マルチプレクサ１４２は、モード信号ｘ、温度信号ｙおよび電圧信号ｚを受けて、これら信号の値の組み合わせに応じたデジタル値Ｍ（ｘ，ｙ，ｚ）を出力する。例えば、ｘの値が“２”、ｙの値が“３”、ｚの値が“１”の場合、デジタル値Ｍ（２，３，１）が出力される。
　一般にＤＣＯは、温度および電源電圧によって発振周波数が変動するところ、図４に示す構成によると、ＰＬＬ回路の温度と電源電圧とに応じたデジタル値が出力される。これにより、ＤＣＯ１６は、さまざまな温度条件下および電圧条件下にあっても、モード信号で指定された所望の周波数の信号ＦＯＵＴをすぐに出力することができる。
　なお、図４に示す固定値設定手段１４において、モード信号ｘは省略してもよい。この場合、テーブル１４１のｘの値は不要となり、マルチプレクサ１４２は、温度信号ｙの値と電圧信号ｚの値とに応じたデジタル値Ｍ（ｙ，ｚ）を出力することができる。
　図１に戻り、制御手段１７は、基準クロック信号ＦＲＥＦとスタート信号ＳＴとを受けて、制御信号ＳＳをセレクタ１５に出力し、制御信号ＳＤを分周手段１１に出力する。図５は、制御手段１７の構成例を示す。制御手段１７は、基準クロック信号ＦＲＥＦの例えば立ち上がりエッジを検出し、エッジ検出信号ＳＥＤを出力するエッジ検出器１７１と、エッジ検出信号ＳＥＤとスタート信号ＳＴとを受けて制御信号ＳＳおよび制御信号ＳＤを出力する制御部１７２とで構成することができる。スタート信号ＳＴは、例えば、ＤＣＯ１６が動作を開始してから所望の周波数で発振できるようになるまでに要する時間の経過後に出力される信号である。あるいは、スタート信号ＳＴは、信号ＦＯＵＴを受けて動作する外部システムが動作可能となったことを表す信号であってもよい。制御部１７２は、Ｌレベルのスタート信号ＳＴを受けている間、それぞれＬレベルの制御信号ＳＤおよび制御信号ＳＳを出力する。一方、制御部１７２は、Ｈレベルのスタート信号ＳＴを受けてからエッジ検出信号ＳＥＤを受けると、それぞれＨレベルの制御信号ＳＤおよび制御信号ＳＳを出力する。制御部１７２は、Ｈレベルの制御信号ＳＤを出力した後にＨレベルの制御信号ＳＳを出力してもよい。
　次に、本実施形態に係るＰＬＬ回路の動作を図６を参照して説明する。時刻ｔ０までは、例えば外部システムの動作準備ができておらず、スタート信号ＳＴはＬレベルである。したがって、時刻ｔ０以前にエッジ検出器１７１によって基準クロック信号ＦＲＥＦの立ち上がりエッジが検出されて、制御部１７２がエッジ検出信号ＳＥＤを受けても、制御信号ＳＤおよび制御信号ＳＳはＬレベルである。制御信号ＳＳがＬレベルであるため、セレクタ１５によって固定値設定手段１４から出力される固定値が選択される。これにより、ＤＣＯ１６から、選択された固定値によって決まる周波数の信号ＦＯＵＴが出力される。また、制御信号ＳＤはＬレベルであり、分周手段１１は動作していないため、分周信号ＦＤＩＶはＬレベルである。
　時刻ｔ０で、外部システムが動作可能となるとスタート信号ＳＴがＨレベルとなる。その後、時刻ｔ１で、基準クロック信号ＦＲＥＦのエッジが立ち上がると、エッジ検出器１７１からエッジ検出信号ＳＥＤが出力される。すると、制御部１７２からＨレベルの制御信号ＳＤが出力され、分周手段１１が動作を開始する。これにより、分周手段１１内のカウンタによって信号ＦＯＵＴのパルスがカウントされる。
　時刻ｔ２で、カウント数がＮになると、分周手段１１からＨレベルの分周信号ＦＤＩＶが出力される。ここで、Ｎは分周手段１１の分周数である。また、制御部１７２からＨレベルの制御信号ＳＳが出力されるため、セレクタ１５によって、ループフィルタ１３から出力されるデジタル値が選択される。これにより、ＰＬＬ回路がロック状態となる。
　以上、本実施形態によると、スタート信号ＳＴが入力されてから基準クロック信号ＦＲＥＦの立ち上がりエッジのタイミングまでの時間に基準クロック信号ＦＲＥＦの１周期分を加えた時間で所望の周波数かつ基準クロック信号ＦＲＥＦと同位相の信号ＦＯＵＴを得ることができる。
　なお、ＤＣＯ１６は、デジタル値で周波数制御が行われる発振器であればよく、例えばアナログＰＬＬ回路で構成してもよい。この場合、セレクタ１５の出力は、アナログＰＬＬ回路の内部に設けられた分周器に入力される。つまり、アナログＰＬＬ回路内における分周器の分周数をセレクタ１５から出力されるデジタル値によって設定する。これにより、アナログＰＬＬ回路の発振周波数をセレクタ１５から出力されるデジタル値で制御することができる。ＤＣＯ１６を例えばアナログＰＬＬ回路で構成した場合、固定値設定手段１４に保持すべきデジタル値は、アナログＰＬＬ回路に入力される基準クロック信号の周波数と信号ＦＯＵＴの周波数との比に応じて決定することができる。
　また、分周手段１１は、あらかじめ信号ＦＯＵＴのパルスをカウントしておき、Ｈレベルの制御信号ＳＤを受けたときに分周信号ＦＤＩＶの出力を開始するとともに、カウンタをリセットしてから再度カウントを開始してもよい。この場合、制御手段１７は、Ｈレベルの制御信号ＳＳを出力した後にＨレベルの制御信号ＳＤを出力してもよい。また、各構成要素の動作と各信号の論理レベルとの関係は上述した内容に限られるものではない。例えば、分周手段１１は、Ｈレベルの制御信号ＳＤを受けているときは動作せず、Ｌレベルの制御信号ＳＤを受けて動作を開始してもよい。
　本発明に係るＰＬＬ回路は、引き込み時間を大幅に短縮することができるため、起動時間の短縮が求められる各種電子機器等に有用である。
　１１　　　　　分周手段
　１２　　　　　位相検出器
　１３　　　　　ループフィルタ
　１５　　　　　セレクタ
　１６　　　　　ＤＣＯ（デジタル制御発振器）
　１７　　　　　制御手段
　１１１　　　　分周器
　１４１　　　　テーブル
　１４２　　　　マルチプレクサ（参照回路）
　１４３　　　　温度検出手段
　１４４　　　　電源電圧検出手段
　ＳＴ　　　　　スタート信号
　ＦＲＥＦ　　　基準クロック信号

Claims (7)

  1. 　ＰＬＬ回路であって、
    　当該ＰＬＬ回路の出力を分周する分周手段と、
    　基準クロック信号と前記分周手段の出力信号との位相差を検出する位相検出器と、
    　前記位相検出器の出力信号をフィルタリングして、当該フィルタリング結果をデジタル値として出力するループフィルタと、
    　前記デジタル値と固定値とのいずれか１つを選択するセレクタと、
    　前記セレクタで選択された値に応じた周波数で発振するデジタル制御発振器と、
    　スタート信号を受けるまでは前記セレクタに対して前記固定値の選択を指示し、前記スタート信号を受けてから前記基準クロック信号のエッジタイミングで前記セレクタに対して前記デジタル値の選択を指示するとともに前記分周手段に対して出力開始を指示する制御手段とを備えている
    ことを特徴とするＰＬＬ回路。
  2. 　請求項１のＰＬＬ回路において、
    　前記制御手段は、前記セレクタに対して前記デジタル値の選択を指示した後に前記分周手段に対して出力開始を指示する
    ことを特徴とするＰＬＬ回路。
  3. 　請求項１のＰＬＬ回路において、
    　複数の固定値を格納するテーブルと、
    　前記複数の固定値のうちいずれか１つを前記セレクタに入力する参照回路とを備えている
    ことを特徴とするＰＬＬ回路。
  4. 　請求項３のＰＬＬ回路において、
    　当該ＰＬＬ回路の温度を検出する温度検出手段と、
    　当該ＰＬＬ回路の電源電圧を検出する電圧検出手段とを備え、
    　前記参照回路は、前記温度と前記電源電圧とに基づいて前記複数の固定値のうちいずれか１つを前記セレクタに入力する
    ことを特徴とするＰＬＬ回路。
  5. 　請求項１のＰＬＬ回路において、
    　前記分周手段は、直列接続された複数の分周器を備えている
    ことを特徴とするＰＬＬ回路。
  6. 　請求項１のＰＬＬ回路において、
    　前記スタート信号は、前記デジタル制御発振器が動作を開始してから所定時間経過したことを示す信号である
    ことを特徴とするＰＬＬ回路。
  7. 　請求項１のＰＬＬ回路において、
    　前記スタート信号は、外部システムが当該ＰＬＬ回路の出力に基づいて動作可能となったことを示す信号である
    ことを特徴とするＰＬＬ回路。
PCT/JP2011/000339 2010-03-04 2011-01-24 Ｐｌｌ回路 WO2011108186A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/555,674 US20120286835A1 (en) 2010-03-04 2012-07-23 Pll circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010047343A JP2013102253A (ja) 2010-03-04 2010-03-04 Ｐｌｌ回路
JP2010-047343 2010-03-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/555,674 Continuation US20120286835A1 (en) 2010-03-04 2012-07-23 Pll circuit

Publications (1)

Publication Number Publication Date
WO2011108186A1 true WO2011108186A1 (ja) 2011-09-09

Family

ID=44541857

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/000339 WO2011108186A1 (ja) 2010-03-04 2011-01-24 Ｐｌｌ回路

Country Status (3)

Country Link
US (1) US20120286835A1 (ja)
JP (1) JP2013102253A (ja)
WO (1) WO2011108186A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520888B1 (en) * 2015-07-24 2016-12-13 Cypress Semiconductor Corporation Integrated circuit device with on-board calibration of signal generator circuits, and related methods
WO2018006921A1 (en) 2016-07-06 2018-01-11 Vestas Wind Systems A/S A wind power plant having a plurality of wind turbine generators and a power plant controller
JP7410823B2 (ja) * 2020-08-25 2024-01-10 株式会社東芝 デジタルｐｌｌ回路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02100518A (ja) * 1988-10-07 1990-04-12 Nec Corp デイジタル処理形位相同期発振器
JPH05129948A (ja) * 1991-10-31 1993-05-25 Nec Corp Ｐｌｌ回路
JPH0884074A (ja) * 1994-09-09 1996-03-26 Toshiba Corp Ｐｌｌ回路
JP2004080624A (ja) * 2002-08-21 2004-03-11 Matsushita Electric Ind Co Ltd 周波数シンセサイザ
JP2007214790A (ja) * 2006-02-08 2007-08-23 Fujitsu Ltd ホールドオーバ機能付きｄｐｌｌ回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597249B2 (en) * 2001-09-04 2003-07-22 Prominenet Communications, Inc. Fast coarse tuning control for PLL frequency synthesizer
KR100549221B1 (ko) * 2003-12-22 2006-02-03 한국전자통신연구원 전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수합성기
TWI364169B (en) * 2008-12-09 2012-05-11 Sunplus Technology Co Ltd All digital phase locked loop circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02100518A (ja) * 1988-10-07 1990-04-12 Nec Corp デイジタル処理形位相同期発振器
JPH05129948A (ja) * 1991-10-31 1993-05-25 Nec Corp Ｐｌｌ回路
JPH0884074A (ja) * 1994-09-09 1996-03-26 Toshiba Corp Ｐｌｌ回路
JP2004080624A (ja) * 2002-08-21 2004-03-11 Matsushita Electric Ind Co Ltd 周波数シンセサイザ
JP2007214790A (ja) * 2006-02-08 2007-08-23 Fujitsu Ltd ホールドオーバ機能付きｄｐｌｌ回路

Also Published As

Publication number Publication date
JP2013102253A (ja) 2013-05-23
US20120286835A1 (en) 2012-11-15

Similar Documents

Publication Publication Date Title
US7750618B1 (en) System and method for testing a clock circuit
US4264863A (en) Pulse swallow type programmable frequency dividing circuit
JP2011188077A (ja) 位相同期回路及びその制御方法
US20110254606A1 (en) Frequency Divider, Frequency Dividing Method Thereof, and Phase Locked Loop Utilizing the Frequency Divider
JP2007288647A (ja) 発振器制御装置
JP5793213B2 (ja) 同期化手段を備えた位相ロックループデバイス
JP2009105651A (ja) Ｐｌｌ回路及び無線通信システム
JPWO2012127637A1 (ja) クロック生成回路及びクロック生成回路制御方法
JP2007189455A (ja) 位相比較回路およびそれを用いたｐｌｌ周波数シンセサイザ
WO2011108186A1 (ja) Ｐｌｌ回路
JP6234545B2 (ja) 注入同期型分周器のフリーラン周波数調整方法及びそれを用いた位相同期ループ
CN107026647B (zh) 时间数字系统以及频率合成器
JP2008060895A (ja) 位相同期回路
US20020167347A1 (en) Phase-locked loop circuit
US8264261B2 (en) Method and apparatus for the controlled delay of an input signal
TW202301807A (zh) 晶體振盪器及其啟動方法
JP2009200661A (ja) 半導体集積回路装置および逓倍クロック生成方法
JP2013197692A (ja) Ｐｌｌクロック発生回路
JP2003087117A (ja) Ｐｌｌ回路
RU2395899C1 (ru) Синтезатор частот
JP2007049345A (ja) クロック生成回路
KR102205037B1 (ko) 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치
US6486741B2 (en) Precise phase comparison even with fractional frequency division ratio
JP2010200064A (ja) Ｐｌｌ回路、ｐｌｌ回路無線通信機、及びｐｌｌ回路のロック検出方法
KR20100019602A (ko) 주파수 차이 검출 기반 고정 상태 검출기 및 이를 포함하는위상동기루프 회로

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11750300

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11750300

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP