JP2011188077A - 位相同期回路及びその制御方法 - Google Patents

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Abstract

【課題】従来技術の位相同期回路では、入力クロックの切り替え時において、安定した出力クロックを生成することができないという問題があった。
【解決手段】本発明にかかる位相同期回路は、入力クロックを選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、フィードバッククロックを分周する１／ｎ分周器５と、位相差検出器と、電圧保持回路３０を有する電圧制御発振器１０と、電圧保持回路３１を有する電圧制御発振器１１と、電圧制御発振器１０，１１のうちいずれかの出力を出力クロックとして出力するセレクタ１３と、電圧制御発振器１０，１１のうちいずれかの出力をフィードバッククロックとして出力するセレクタ１２と、備え、保持モードの電圧制御発振器が出力クロックｆｏｕｔを生成し、通常モードの電圧制御発振器がフィードバッククロックを生成している場合に、入力クロックの切り替えが行われる。
【選択図】図１

Description

本発明は、位相同期回路及びその制御方法に関する。
従来から、入力クロックに同期した出力クロックを生成する、いわゆるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が広く知られている。
特にモバイル用途のＬＳＩ（Ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）において、消費電力の削減のため、ＰＬＬ回路は、入力クロック生成用の原振動発振器を他の回路と共用する場合がある。また、ＰＬＬ回路は、複数の原振動発振器のうち動作しているいずれかを選択して用いる場合がある。
このように、ＰＬＬ回路に供給される入力クロックの切り替えが行われる場合、その間、ＰＬＬ回路の動作を停止させるのが一般的である。しかし、この場合、ＰＬＬ回路の後段に接続された回路の動作も停止させる必要があった。そのため、ＰＬＬ回路の後段に接続された回路の動作を停止させても問題ないように設計する必要があった。このような状況を避けるため、入力クロックの切り替え時においても、動作を停止させることなく、所望の周波数を維持した出力クロックを生成できるＰＬＬ回路が求められていた。
このような要求に対する解決策が特許文献１に開示されている。図６に、特許文献１に開示されたＰＬＬ回路（位相同期回路）１０１を示す。図６に示すように、ＰＬＬ回路１０１は、セレクタ１０３と、１／ｍ分周器１０４と、１／ｎ分周器１０５と、スイッチ回路１０６ａ，１０６ｂと、位相差検出器１０７と、ローパスフィルタ１０８と、電圧制御発振器１０９と、を備える。また、図６には、制御回路１０２も示されている。
ＰＬＬ回路１０１は、制御回路１０２から与えられる各制御信号に基づいて、入力クロックの切り替え動作が制御される。セレクタ１０３は、クロックｆ１とクロックｆ２のうちいずれかを入力クロックとして選択して、１／ｍ分周器１０４に対して出力する。１／ｍ分周器１０４は、入力クロックを分周した第１分周クロックをスイッチ回路１０６ａに対して出力する。スイッチ回路１０６ａは、第１分周クロックの反転信号及び一定電圧のうち、制御信号Ｍａｓｋに基づいて選択されたいずれかを、位相差検出器１０７に対して出力する。１／ｎ分周器１０５は、電圧制御発振器１０９によって生成された出力クロックｆｏを分周した第２分周クロックを、スイッチ回路１０６ｂに対して出力する。スイッチ回路１０６ｂは、第２分周クロックの反転信号及び一定電圧のうち、制御信号Ｍａｓｋに基づいて選択されたいずれかを、位相差検出器１０７に対して出力する。位相差検出器１０７は、２つの入力信号の位相差に基づいた電流を生成する。ローパスフィルタ１０８は、位相差検出器１０７から出力された電流に応じた電圧（節点Ｎ１の電圧）を生成する。そして、電圧制御発振器１０９は、節点Ｎ１の電圧に基づいた周波数の出力クロックｆｏを生成する。
ＰＬＬ回路１０１では、入力クロックの切り替えを行う場合、まず、スイッチ回路１０６ａ，１０６ｂが位相差検出器１０７に対して一定電圧を出力するように設定される。それにより、節点Ｎ１の電圧変動が抑制される。この状態で、セレクタ１０３による入力クロックの切り替えが行われる。また、この状態で、１／ｍ分周器１０４及び１／ｎ分周器１０５がリセットされるとともに、１／ｍ分周器１０４及び１／ｎ分周器１０５の分周比が、切り替え後の入力クロックに対応したものに変更される。これにより、電圧制御発振器１０９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、入力クロックの切り替えを行うことができる。つまり、ＰＬＬ回路１０１は、入力クロックの切り替え時においても、動作を停止させることなく、所望の周波数を維持した安定した出力クロックｆｏを生成する。
特開２００８−６０８９５号公報
しかし、入力クロックとして用いられるクロックｆ１とクロックｆ２とは同期していない。したがって、従来技術のＰＬＬ回路の場合、図７に示すように、入力クロックの切り替え時（例えばクロックｆ１からクロックｆ２への切り替え時）において、切り替え後の入力クロック（例えばクロックｆ２）と、切り替え前の入力クロック（例えばクロックｆ１）に基づいて生成された出力クロックｆｏと、の間に位相差が生じてしまう。それにともない、第１分周クロックと第２分周クロックとの間に位相差が生じてしまう。それにより、従来技術のＰＬＬ回路は、第１分周クロックと第２分周クロックとを再びロック（同期）させるまでの間、出力クロックが不安定になるという問題があった。
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択する第１セレクタと、前記入力クロックを分周する第１分周器と、フィードバッククロックを分周する第２分周器と、前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、前記位相差に応じた入力電圧を保持する第１電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第１中間クロックを生成し、保持モードでは、前記第１電圧保持回路に保持されている入力電圧に基づいて前記第１中間クロックを生成する第１電圧制御発振器と、前記位相差に応じた入力電圧を保持する第２電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第２中間クロックを生成し、保持モードでは、前記第２電圧保持回路に保持されている入力電圧に基づいて前記第２中間クロックを生成する第２電圧制御発振器と、前記第１及び第２中間クロックのいずれかを選択し、出力クロック及び前記フィードバッククロックとして出力する選択回路と、を備え、前記第１及び第２中間クロックのうち、保持モードの電圧制御発振器によって生成される中間クロックが出力クロックとして出力され、通常モードの電圧制御発振器によって生成される中間クロックが前記フィードバッククロックとして出力される場合に、前記入力クロックとして選択される前記クロックが前記セレクタによって切り替えられる。
本発明にかかる位相同期回路の制御方法は、複数のクロックのいずれかを入力クロックとして選択する第１セレクタと、前記入力クロックを分周する第１分周器と、フィードバッククロックを分周する第２分周器と、前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、前記位相差に応じた入力電圧を保持する第１電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第１中間クロックを生成し、保持モードでは、前記第１電圧保持回路に保持されている入力電圧に基づいて前記第１中間クロックを生成する第１電圧制御発振器と、前記位相差に応じた入力電圧を保持する第２電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第２中間クロックを生成し、保持モードでは、前記第２電圧保持回路に保持されている入力電圧に基づいて前記第２中間クロックを生成する第２電圧制御発振器と、前記第１及び第２中間クロックのいずれかを選択し、出力クロック及び前記フィードバッククロックとして出力する選択回路と、を備えた位相同期回路の制御方法であって、前記第１及び第２中間クロックのうち、保持モードの電圧制御発振器によって生成される中間クロックを出力クロックとして出力し、通常モードの電圧制御発振器によって生成される中間クロックを前記フィードバッククロックとして出力し、前記入力クロックとして選択される前記クロックを前記セレクタによって切り替える。
上述のような回路構成により、入力クロックの切り替え時において、安定した出力クロックを生成することができる。
本発明により、入力クロックの切り替え時において、安定した出力クロックの生成が可能な位相同期回路を提供することができる。
本発明の実施の形態１にかかる位相同期回路を示すブロック図である。 チャージポンプ８の動作を説明するための図である。 本発明の実施の形態１にかかる位相同期回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる位相同期回路を示すブロック図である。 本発明の実施の形態２にかかる位相同期回路の動作を示すタイミングチャートである。 従来技術の位相同期回路を示すブロック図である。 従来技術の位相同期回路の入力クロック切り替え時における波形図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
実施の形態１
図１に、本発明の実施の形態１にかかるＰＬＬ回路（位相同期回路）１のブロック図を示す。尚、制御回路２もあわせて図１に示す。
図１に示すように、ＰＬＬ回路１は、セレクタ３と、１／ｍ分周器（ＤＩＶ＿ｍ；第１分周器）４と、１／ｎ分周器（ＤＩＶ＿ｎ；第２分周器）５と、マスク回路（ＭＡＳＫ）６と、タイミング検出回路（ＰＤ）７と、チャージポンプ（ＣＨＰ）８と、ローパスフィルタ（ＬＰＦ）９と、電圧制御発振器（ＶＣＯ１；第１電圧制御発振器）１０と、電圧制御発振器（ＶＣＯ２；第２電圧制御発振器）１１と、セレクタ１２と、セレクタ１３と、を備える。なお、タイミング検出回路７とチャージポンプ８とにより、位相差検出器を構成する。また、セレクタ１２とセレクタ１３とにより選択回路を構成する。
ＰＬＬ回路１は、制御回路２から与えられる制御信号のうち、制御信号ｉｎｓｅｌに基づいて、入力クロックとして選択されるクロックの選択を切り替える。なお、制御回路２は、制御ポート１６から与えられる「系切り替え信号（ＰＣＳ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｓｉｇｎａｌ））」に基づいて、制御信号ｉｎｓｅｌ、ｒｅｓｅｔ＿ｂ、ｓｅｔ＿ｍ、ｓｅｔ＿ｎ、ｍａｓｋ、ｈｏｌｄ１、ｈｏｌｄ２、ｏｕｔｓｅｌ１及びｏｕｔｓｅｌ２を生成する。制御回路２により生成されるｉｎｓｅｌ、ｒｅｓｅｔ＿ｂ、ｓｅｔ＿ｍ、ｓｅｔ＿ｎ、ｍａｓｋ、ｈｏｌｄ１、ｈｏｌｄ２、ｏｕｔｓｅｌ１及びｏｕｔｓｅｌ２は、ＰＬＬ回路１に、所定の順番で所定のタイミングで与えられる。
（セレクタ３）
セレクタ３には、第１入力ポート１４からクロックｆｉｎ１が入力される。また、セレクタ３には、第２入力ポート１５からクロックｆｉｎ２が入力される。セレクタ３は、制御回路２から与えられる制御信号ｉｎｓｅｌに基づいて、クロックｆｉｎ１又はクロックｆｉｎ２のいずれかを入力クロックとして選択する。例えば、制御信号ｉｎｓｅｌがロウレベルの信号（Ｌ）であれば、セレクタ３はクロックｆｉｎ１を選択して出力し、制御信号ｉｎｓｅｌがハイレベル信号（Ｈ）であれば、セレクタ３はクロックｆｉｎ２を選択して出力する。セレクタ３によって選択された入力クロックは、１／ｍ分周器４に入力される。
（１／ｍ分周器４）
１／ｍ分周器４は、セレクタ３とマスク回路６との間に設けられる。１／ｍ分周器４は、セレクタ３から与えられる入力クロックを分周し、分周して得たクロック（第１分周クロック）ｆａを、マスク回路６の一方の入力端子に対して出力する。１／ｍ分周器４は、いわゆるカウンタによって構成される。
制御回路２から与えられる制御信号ｒｅｓｅｔ＿ｂにより、１／ｍ分周器４のカウント状態はリセットされる。また、制御回路２から与えられる制御信号ｓｅｔ＿ｍにより、１／ｍ分周器４における分周比が設定される。本実施の形態では、制御信号ｓｅｔ＿ｍがロウレベルの場合、１／ｍ分周器４には、分周比ｍ１（ｍ１は自然数）が設定される。一方、制御信号ｓｅｔ＿ｍがハイレベルの場合、１／ｍ分周器４には分周比ｍ２（ｍ２は自然数）が設定される。
（１／ｎ分周器５）
１／ｎ分周器５は、後述するセレクタ１２とマスク回路６との間に設けられる。１／ｎ分周器５は、電圧制御発振器１０から出力される出力クロック（第１中間クロック）ｆｏｕｔ１及び電圧制御発振器１１から出力される出力クロック（第２中間クロック）ｆｏｕｔ２のうち、選択された一方の出力クロック（フィードバッククロック）を分周し、分周して得たクロック（第２分周クロック）ｆｂを出力する。なお、１／ｎ分周器５は、１／ｍ分周器４と同様に、カウンタによって構成される。
制御回路２から与えられる制御信号ｒｅｓｅｔ＿ｂにより、１／ｎ分周器５のカウント状態はリセットされる。また、制御回路２から与えられる制御信号ｓｅｔ＿ｎにより、１／ｎ分周器５における分周比が設定される。本実施の形態では、制御信号ｓｅｔ＿ｎがロウレベルの場合、１／ｎ分周器５には分周比ｎ１（ｎ１は自然数）が設定される。一方、制御信号ｓｅｔ＿ｎがハイレベルの場合、１／ｎ分周器５には分周比ｎ２（ｎ２は自然数）が設定される。
なお、入力クロックとしてクロックｆｉｎ１が用いられる場合、１／ｍ分周器４には分周比ｍ１、１／ｎ分周器５には分周比ｎ１が設定される。一方、入力クロックとしてクロックｆｉｎ２が用いられる場合、１／ｍ分周器４には分周比ｍ２、１／ｎ分周器５には分周比ｎ２が設定される。また、１／ｍ分周器４及び１／ｎ分周器５の分周比は、入力クロック切替前後で出力クロックｆｏｕｔの周波数が所望の周波数に維持されるように設定される。
（マスク回路６）
マスク回路６は、例えば、２個のスイッチ回路６ａ，６ｂを備える。１／ｍ分周器４から出力されるクロックｆａが、後述するタイミング検出回路７の入力端子ａに入力される前段階で、スイッチ回路６ａに入力される。また、１／ｎ分周器５から出力されるクロックｆｂが、後述するタイミング検出回路７の入力端子ｂに入力される前段階で、スイッチ回路６ｂに入力される。
かかる構成を採用することにより、入力クロックとして選択されるクロックが切り替えられる、いわゆる「系切り替え」が行われる場合においても、ＰＬＬ回路１の出力ポート１７から出力される出力クロックｆｏｕｔの波形に乱れが生じることを抑制できる。つまり、ＰＬＬ回路１は、入力クロックの切り替え時においても、動作を停止させることなく、所望の周波数を維持した安定した出力クロックを生成することができる。この点については、後述する説明からも明らかとなる。
本実施の形態では、スイッチ回路６ａがＮＡＮＤ２０（不図示）である場合を例に説明する。また、本実施の形態では、スイッチ回路６ｂがＮＡＮＤ２１（不図示）である場合を例に説明する。ＮＡＮＤ２０，２１は、２入力１出力の論理回路である。
ＮＡＮＤ２０の一方の入力端子には、１／ｍ分周器４の出力端子が接続され、１／ｍ分周器４により分周されたクロックｆａが与えられる。ＮＡＮＤ２０の他方の入力端子には、制御回路２が接続され、制御回路２から制御信号ｍａｓｋの反転信号が与えられる。
ＮＡＮＤ２０の出力状態は、制御回路２から与えられる制御信号ｍａｓｋに基づいて決定される。即ち、ＮＡＮＤ２０は、制御信号ｍａｓｋがロウレベルの電圧であれば、１／ｍ分周器４から出力されるクロックｆａを反転して出力する。制御信号ｍａｓｋがハイレベルの電圧であれば、ＮＡＮＤ２０は、常にハイレベルの信号を出力する。
即ち、スイッチ回路６ａは、制御回路２から与えられる制御信号ｍａｓｋに基づいて、１／ｍ分周器４により分周されたクロックｆａ又はハイレベルの電圧信号（実質的に一定の電圧）のいずれかをタイミング検出回路７の入力端子ａに向けて選択的に出力する。
スイッチ回路６ｂの構成はスイッチ回路６ａの構成に等しい。つまり、スイッチ回路６ｂを構成するＮＡＮＤ２１は、スイッチ回路６ａを構成するＮＡＮＤ２０に相当する。
ただし、ＮＡＮＤ２１の一入力端子には、１／ｎ分周器５の出力端子が接続され、１／ｎ分周器５により分周されたクロックｆｂが与えられる。ＮＡＮＤ２１の他方の入力端子には、制御回路２が接続され、制御回路２から制御信号ｍａｓｋの反転信号が与えられる。
ＮＡＮＤ２１の出力状態は、ＮＡＮＤ２０と同様に、制御回路２から与えられる制御信号ｍａｓｋに基づいて決定される。即ち、ＮＡＮＤ２１は、制御信号ｍａｓｋがロウレベルの電圧信号であれば、１／ｎ分周器５から出力されるクロックｆｂを反転して出力する。制御信号ｍａｓｋがハイレベルの電圧信号であれば、ＮＡＮＤ２１は、常にハイレベルの電圧信号を出力する。
即ち、スイッチ回路６ｂは、制御回路２から与えられる制御信号ｍａｓｋに基づいて、１／ｎ分周器５により分周されたクロックｆｂ又はハイレベルの電圧信号（実質的に一定の電圧）のいずれかをタイミング検出回路７の入力端子ｂに向けて選択的に出力する。
（タイミング検出回路７）
タイミング検出回路７は、２入力２出力の論理回路である。タイミング検出回路７の入力端子ａは、スイッチ回路６ａの出力端子に接続される。タイミング検出回路７の入力端子ｂは、スイッチ回路６ｂの出力端子に接続される。タイミング検出回路７の出力端子ＵＰｂａｒは、後述するチャージポンプ８の一方の入力端子（第１制御端子）に接続される。タイミング検出回路７の出力端子ＤＯＷＮは、後述するチャージポンプ８の他方の入力端子（第２制御端子）に接続される。
タイミング検出回路７は、入力端子ａに与えられるクロックの立ち下がりを検出すると、出力端子ＵＰｂａｒから出力されていた電圧信号（第１タイミング信号）をハイレベルからロウレベルに変更する。また、タイミング検出回路７は、入力端子ａに与えられるクロックの立ち上がりを検出すると、第１タイミング信号をロウレベルからハイレベルに変更する。
一方、タイミング検出回路７は、入力端子ｂに与えられるクロックの立ち下がりを検出すると、出力端子ＤＯＷＮから出力されていた電圧信号（第２タイミング信号）をロウレベルからハイレベルに変更する。また、タイミング検出回路７は、入力端子ｂに与えられるクロックの立ち上がりを検出すると、第２タイミング信号をハイレベルからロウレベルに変更する。
チャージポンプ８は、例えば、直列接続されたＰ型のＭＯＳトランジスタＴＲ１（不図示）とＮ型のＭＯＳトランジスタＴＲ２（不図示）とを出力段に有する。ＴＲ１のソースは、電源電位（ＶＤＤ）に接続される。ＴＲ１のゲート（第１制御端子）は、タイミング検出回路７の出力端子ＵＰｂａｒに接続される。ＴＲ１のドレインは、ＴＲ２のドレインに接続される。ＴＲ２のゲート（第２制御端子）は、タイミング検出回路７の出力端子ＤＯＷＮに接続される。ＴＲ２のソースは、接地電位（ＧＮＤ）に接続される。
チャージポンプ８は、１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの間の位相差に応じた電流（位相差電流）を生成する。チャージポンプ８の動作については、図２を用いて後述する。
（ローパスフィルタ９）
図１に示すように、ローパスフィルタ９は、タイミング検出回路７と後述する電圧制御発振器１０，１１との間の節点Ｎ１に並列接続される。ローパスフィルタ９は、少なくとも１つのキャパシタを含んで構成される。
１／ｍ分周器４により分周されたクロックｆａと１／ｎ分周器５により分周されたクロックｆｂとの間の位相差に応じた電流（位相差電流）がチャージポンプ８で生成されると、ローパスフィルタ９に含まれるキャパシタは充電（チャージ）又は放電（ディスチャージ）される。ローパスフィルタ９に含まれるキャパシタの充放電に基づいて、節点Ｎ１における電圧Ｖｉｎは変動する。これによって、通常モードにおける電圧制御発振器１０の出力クロックｆｏｕｔ１の周波数が調整される。同様に、通常モードにおける電圧制御発振器１１の出力クロックｆｏｕｔ２の周波数が調整される。尚、節点Ｎ１における電圧Ｖｉｎは、電圧制御発振器１０，１１の入力電圧を構成する。
（電圧制御発振器１０）
図１に示すように、電圧制御発振器１０では、入力端子がチャージポンプ８、ローパスフィルタ９に接続され、出力端子が後述するセレクタ１２，１３の一方の入力端子にそれぞれ接続される。電圧制御発振器１０から出力される出力クロックｆｏｕｔ１は、セレクタ１２，１３の一方の入力端子にそれぞれ与えられる。
また、電圧制御発振器１０は、電圧保持回路（ＨＯＬＤ；第１電圧保持回路）３０を有する。電圧保持回路３０では、入力端子がチャージポンプ８、ローパスフィルタ９に接続され、出力端子が電圧制御発振器１０内における後段の内部回路（不図示）に接続される。電圧制御発振器１０は、制御回路２から与えられる制御信号ｈｏｌｄ１に基づいて、節点Ｎ１における直前の電圧Ｖｉｎを保持するか否かを制御する。例えば、制御信号ｈｏｌｄ１がハイレベル（保持モード）の場合、電圧保持回路３０は、節点Ｎ１の直前の電圧Ｖｉｎを保持し、後段の内部回路に対して出力する。一方、制御信号ｈｏｌｄ１がロウレベル（通常モード）の場合、電圧保持回路３０は、節点Ｎ１の直前の電圧Ｖｉｎを保持することなく、入力された電圧Ｖｉｎをそのまま後段の内部回路に対して出力する。
電圧制御発振器１０は、電圧保持回路３０から出力される電圧の電圧レベルに応じた周波数の出力クロックｆｏｕｔ１を出力する。例えば、制御信号ｈｏｌｄ１がハイレベルの場合、電圧制御発振器１０は、電圧保持回路３０に保持された固定電圧の電圧レベルに応じた周波数の出力クロックｆｏｕｔ１を出力する。一方、制御信号ｈｏｌｄ１がロウレベルの場合、電圧制御発振器１０は、節点Ｎ１における電圧Ｖｉｎの電圧レベルに応じた周波数の出力クロックｆｏｕｔ１を出力する。即ち、節点Ｎ１の電圧Ｖｉｎの電圧レベルが低くなると、電圧制御発振器１０から出力される出力クロックｆｏｕｔ１の周波数は低くなる。節点Ｎ１の電圧Ｖｉｎの電圧レベルが高くなると、電圧制御発振器１０から出力される出力クロックｆｏｕｔ１の周波数は高くなる。
（電圧制御発振器１１）
図１に示すように、電圧制御発振器１１では、入力端子がチャージポンプ８、ローパスフィルタ９に接続され、出力端子が後述するセレクタ１２，１３の他方の入力端子にそれぞれ接続される。電圧制御発振器１１から出力される出力クロックｆｏｕｔ２は、セレクタ１２，１３の他方の入力端子にそれぞれ与えられる。
また、電圧制御発振器１１は、電圧保持回路（ＨＯＬＤ；第２電圧保持回路）３１を有する。電圧保持回路３１では、入力端子がチャージポンプ８、ローパスフィルタ９に接続され、出力端子が電圧制御発振器１１内における後段の内部回路（不図示）に接続される。電圧制御発振器１１は、制御回路２から与えられる制御信号ｈｏｌｄ２に基づいて、節点Ｎ１における直前の電圧Ｖｉｎを保持するか否かを制御する。例えば、制御信号ｈｏｌｄ２がハイレベル（保持モード）の場合、電圧保持回路３１は、節点Ｎ１の直前の電圧Ｖｉｎを保持し、後段の内部回路に対して出力する。一方、制御信号ｈｏｌｄ２がロウレベル（通常モード）の場合、電圧保持回路３１は、節点Ｎ１の直前の電圧Ｖｉｎを保持することなく、入力された電圧Ｖｉｎをそのまま後段の内部回路に対して出力する。
電圧制御発振器１１は、電圧保持回路３１から出力される電圧の電圧レベルに応じた周波数の出力クロックｆｏｕｔ２を出力する。例えば、制御信号ｈｏｌｄ２がハイレベルの場合、電圧制御発振器１１は、電圧保持回路３１に保持された固定電圧の電圧レベルに応じた周波数の出力クロックｆｏｕｔ２を出力する。一方、制御信号ｈｏｌｄ２がロウレベルの場合、電圧制御発振器１１は、節点Ｎ１における電圧Ｖｉｎの電圧レベルに応じた周波数の出力クロックｆｏｕｔ２を出力する。即ち、節点Ｎ１の電圧Ｖｉｎの電圧レベルが低くなると、電圧制御発振器１１から出力される出力クロックｆｏｕｔ２の周波数は低くなる。節点Ｎ１の電圧Ｖｉｎの電圧レベルが高くなると、電圧制御発振器１１から出力される出力クロックｆｏｕｔ２の周波数は高くなる。
上記２つの電圧制御発振器１０，１１を採用することにより、入力クロックとして選択されるクロックが切り替えられる、いわゆる「系切り替え」が行われる場合においても、ＰＬＬ回路１の出力ポート１７から出力される出力クロックｆｏｕｔの波形に乱れが生じることを抑制できる。つまり、ＰＬＬ回路１は、入力クロックの切り替え時においても、動作を停止させることなく、所望の周波数を維持した安定した出力クロックを生成することができる。この点については、後述する説明からも明らかとなる。
（セレクタ１２）
図１に示すように、セレクタ１２では、一方の入力端子が電圧制御発振器１０の出力端子に接続され、他方の入力端子が電圧制御発振器１１の出力端子に接続され、出力端子が１／ｎ分周器５の入力端子に接続される。セレクタ１２の一方の入力端子には、電圧制御発振器１０から出力される出力クロックｆｏｕｔ１が入力される。セレクタ１２の他方の入力端子には、電圧制御発振器１１から出力される出力クロックｆｏｕｔ２が入力される。そして、セレクタ１２は、制御回路２から与えられる制御信号ｏｕｔｓｅｌ１に基づいて、出力クロックｆｏｕｔ１及び出力クロックｆｏｕｔ２のいずれか一方を選択して出力する。例えば、制御信号ｏｕｔｓｅｌ１がロウレベルの信号（Ｌ）であれば、セレクタ１２は出力クロックｆｏｕｔ１を選択して出力する。一方、制御信号ｏｕｔｓｅｌ１がハイレベルの信号（Ｈ）であれば、セレクタ１２は出力クロックｆｏｕｔ２を選択して出力する。セレクタ１２によって選択された出力クロックは、１／ｎ分周器５に入力される。
（セレクタ１３）
図１に示すように、セレクタ１３では、一方の入力端子が電圧制御発振器１０の出力端子に接続され、他方の入力端子が電圧制御発振器１１の出力端子に接続され、出力端子が出力ポート１７に接続される。セレクタ１３の一方の入力端子には、電圧制御発振器１０から出力される出力クロックｆｏｕｔ１が入力される。セレクタ１３の他方の入力端子には、電圧制御発振器１１から出力される出力クロックｆｏｕｔ２が入力される。そして、セレクタ１３は、制御回路２から与えられる制御信号ｏｕｔｓｅｌ２に基づいて、出力クロックｆｏｕｔ１及び出力クロックｆｏｕｔ２のいずれか一方を選択し、出力クロックｆｏｕｔとして出力する。例えば、制御信号ｏｕｔｓｅｌ１がロウレベルの信号（Ｌ）であれば、セレクタ１３は出力クロックｆｏｕｔ１を選択して出力クロックｆｏｕｔとして出力する。一方、制御信号ｏｕｔｓｅｌ１がハイレベルの信号（Ｈ）であれば、セレクタ１２は出力クロックｆｏｕｔ２を選択して出力クロックｆｏｕｔとして出力する。
ここで、図２を用いて、チャージポンプ８の動作について説明する。
図２に示すように、タイミング検出回路７の出力端子ＵＰｂａｒから出力される第１タイミング信号がロウレベルであり、出力端子ＤＯＷＮから出力される第２タイミング信号がロウレベルであるとき、チャージポンプ８は「チャージ状態」にある。即ち、第１タイミング信号がロウレベルであるとき、ＴＲ１はオン状態であり、第２タイミング信号がロウレベルであるとき、ＴＲ２はオフ状態である。そして、チャージポンプ８からローパスフィルタ９に電流が入力される。換言すると、ローパスフィルタ９に含まれるキャパシタは、チャージポンプ８にて生成された電流により充電される。
なお、この状態において、第２タイミング信号がハイレベルに変化すると、タイミング検出回路７はリセット状態となる。よって、チャージポンプ８が「チャージ状態」にあるとき、チャージポンプ８からローパスフィルタ９に入力される電流は、１／ｍ分周器４により分周されたクロックｆａと、１／ｎ分周器５により分周されたクロックｆｂとの位相差に応じた位相差電流となる。具体的には、制御信号ｈｏｌｄ１がロウレベルの場合における出力クロックｆｏｕｔ１の位相遅れ量を反映した電流である。あるいは、制御信号ｈｏｌｄ２がロウレベルの場合における出力クロックｆｏｕｔ２の位相遅れ量を反映した電流である。
また、図２に示すように、第１タイミング信号がハイレベルであり、第２タイミング信号がハイレベルであれば、チャージポンプ８は「ディスチャージ状態」にある。即ち、第１タイミング信号がハイレベルであれば、ＴＲ１はオフ状態であり、第２タイミング信号がハイレベルであれば、ＴＲ２はオン状態である。そして、ローパスフィルタ９からチャージポンプ８に電流が入力される。換言すると、ローパスフィルタ９に含まれるキャパシタからチャージポンプ８に電流が入力され、チャージポンプ８に電流が生成される。
なお、この状態において、第１タイミング信号がロウレベルに変化すると、タイミング検出回路７はリセット状態となる。よって、チャージポンプ８が「ディスチャージ状態」にあるとき、チャージポンプ８からローパスフィルタ９に入力される電流は、１／ｍ分周器４により分周されたクロックと、１／ｎ分周器５により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、制御信号ｈｏｌｄ１がロウレベルの場合における出力クロックｆｏｕｔ１の位相進み量を反映した電流である。あるいは、制御信号ｈｏｌｄ２がロウレベルの場合における出力クロックｆｏｕｔ２の位相進み量を反映した電流である。
（タイミングチャート）
ここで、入力クロックとして用いるクロックを切り替える（系切り替え）動作について、図３を用いて説明する。図３の例では、入力クロックとして用いるクロックをクロックｆｉｎ１からクロックｆｉｎ２に切り替える場合について説明する。
系切り替えが行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路７の入力端子ａには、１／ｍ分周器４により分周されたクロックｆａが、スイッチ回路６ａにより反転されたうえで与えられる（不図示）。また、タイミング検出回路７の入力端子ｂには、１／ｎ分周器５により分周されたクロックｆｂが、スイッチ回路６ｂにより反転されたうえで与えられる（不図示）。
このとき、制御信号ｈｏｌｄ１がロウレベルであるため、電圧制御発振器１０は、通常モードの動作を示す。つまり、電圧制御発振器１０は、節点Ｎ１における電圧Ｖｉｎの電圧レベルに応じた周波数の出力クロックｆｏｕｔ１を出力する。一方、制御信号ｈｏｌｄ２がハイレベルであるため、電圧制御発振器１１は、保持モードの動作を示す。つまり、電圧制御発振器１１は、電圧保持回路３１に保持されている固定電圧に応じた周波数の出力クロックｆｏｕｔ２を出力する。なお、制御信号ｉｎｓｅｌがロウレベルであるため、セレクタ３は、クロックｆｉｎ１を選択して１／ｍ分周器４に対して出力する。また、制御信号ｏｕｔｓｅｌ１がロウレベルであるため、セレクタ１２は、出力クロックｆｏｕｔ１を選択して１／ｎ分周器５に対して出力する。制御信号ｏｕｔｓｅｌ２がロウレベルであるため、セレクタ１３は、出力クロックｆｏｕｔ１を選択して、出力クロックｆｏｕｔとして出力ポート１７に対して出力する。また、制御信号ｓｅｔ＿ｍがロウレベルであるため、１／ｍ分周器４は分周比ｍ１に設定されている。制御信号ｓｅｔ＿ｎがロウレベルであるため、１／ｎ分周器５は分周比ｎ１に設定されている。
時刻ｔ２では、制御ポート１６から制御回路２に与えられる「系切り替え信号（ＰＣＳ）」がロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。これを受けて、制御回路２は制御信号ｉｎｓｅｌ、ｒｅｓｅｔ＿ｂ、ｓｅｔ＿ｍ、ｓｅｔ＿ｎ、ｍａｓｋ、ｈｏｌｄ１、ｈｏｌｄ２、ｏｕｔｓｅｌ１及びｏｕｔｓｅｌ２を生成する。なお、「系切り替え信号」がハイレベルのときクロックｆｉｎ２が選択され、「系切り替え信号」がロウレベルのときクロックｆｉｎ１が選択される。また、時刻ｔ２では、セレクタ１３による出力クロックｆｏｕｔの切り替えが行われないため、ＰＬＬ回路１は、入力クロック切り替え前のクロックｆｉｎ１に基づく出力クロックｆｏｕｔを出力し続ける。
時刻ｔ３では、スイッチ回路６ａの他方の入力端子及びスイッチ回路６ｂの他方の入力端子に対して制御回路２から与えられる制御信号ｍａｓｋがロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。このとき、上述のとおり、スイッチ回路６ａの出力は、ハイレベルの電圧信号に固定される。同様に、スイッチ回路６ｂの出力も、ハイレベルの電圧信号に固定される。制御信号ｍａｓｋは、時刻ｔ９までハイレベルに維持される。
タイミング検出回路７は、上述のとおり、入力端子ａに入力されるクロックのエッジを検出し、入力端子ｂに入力されるクロックのエッジを検出する。入力端子ａ、入力端子ｂの入力電圧が上述のようにハイレベルの電圧信号（実質的に一定の電圧）に固定されることにより、タイミング検出回路７の出力端子ＵＰｂａｒから出力される電圧信号（第１タイミング信号）及び出力端子ＤＯＷＮから出力される電圧信号（第２タイミング信号）は変更されなくなる。即ち、タイミング検出回路７の出力端子ＵＰｂａｒから出力される電圧信号はハイレベルに維持される。また、タイミング検出回路７の出力端子ＤＯＷＮから出力される電圧信号はロウレベルに維持される。そして、チャージポンプ８のＴＲ１、ＴＲ２は、ともにオフ状態となる。それにより、節点Ｎ１における電圧Ｖｉｎは、所定の電圧レベルに固定される。
時刻ｔ４では、制御回路２から電圧保持回路３０に与えられる制御信号ｈｏｌｄ１がロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。それにより、電圧保持回路３０は、節点Ｎ１における直前の電圧Ｖｉｎの電圧レベルを保持する。つまり、電圧保持回路３０は、通常モードから保持モードに切り替わる。電圧制御発振器１０は、電圧保持回路３０に保持された固定電圧の電圧レベルに応じた周波数の出力クロックｆｏｕｔ１を出力する。同時に、制御回路２から電圧保持回路３１に与えられる制御信号ｈｏｌｄ２がハイレベル（Ｈ）からロウレベル（Ｌ）に変更される。つまり、電圧保持回路３１は、保持モードから通常モードに切り替わる。それにより、電圧保持回路３１は、入力された電圧Ｖｉｎを電圧制御発振器１１における後段の内部回路に対してそのまま出力する。電圧制御発振器１１は、節点Ｎ１における電圧Ｖｉｎの電圧レベルに応じた周波数の出力クロックｆｏｕｔ２を出力する。
時刻ｔ５では、制御回路２からセレクタ１２に与えられる制御信号ｏｕｔｓｅｌ１がロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。それにより、セレクタ１２は、出力クロックｆｏｕｔ２を選択し、フィードバッククロックとして１／ｎ分周器５に対して出力する。このとき、制御回路２からセレクタ１３に与えられる制御信号ｏｕｔｓｅｌ２はロウレベル（Ｌ）の状態を維持する。したがって、セレクタ１３は、出力クロックｆｏｕｔ１の選択を維持し、出力クロックｆｏｕｔとして出力ポート１７に対して出力する。つまり、時刻ｔ５においても、セレクタ１３による出力クロックｆｏｕｔの切り替えが行われないため、ＰＬＬ回路１は、入力クロック切り替え前のクロックｆｉｎ１に基づく出力クロックｆｏｕｔを出力し続ける。ＰＬＬ回路１は、時刻ｔ１０まで、入力クロック切り替え前のクロックｆｉｎ１に基づく出力クロックｆｏｕｔを出力し続ける。なお、制御信号ｍａｓｋがハイレベルであるため、タイミング検出回路７による位相比較は行われない。つまり、ループは切れたままの状態である。
時刻ｔ６では、制御回路２から１／ｍ分周器４及び１／ｎ分周器５に与えられる制御信号ｒｅｓｅｔ＿ｂがハイレベル（Ｈ）からロウレベル（Ｌ）に変更される。１／ｍ分周器４及び１／ｎ分周器５では、リセット端子にロウレベルの電圧が与えられ、カウンタ値がリセットされる。制御信号ｒｅｓｅｔ＿ｂは、時刻ｔ８までロウレベルに維持される。
時刻ｔ７では、制御回路２からセレクタ３に与えられる制御信号ｉｎｓｅｌがロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、セレクタ３は、クロックｆｉｎ１からクロックｆｉｎ２に選択を切り替え、入力クロックとして１／ｍ分周器４に対して出力する。
また、時刻ｔ７では、制御回路２から１／ｍ分周器４に与えられる制御信号ｓｅｔ＿ｍがロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、１／ｍ分周器４には分周比ｍ２が設定される。同時に、制御回路２から１／ｎ分周器５に与えられる制御信号ｓｅｔ＿ｎがロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、１／ｎ分周器５には分周比ｎ２が設定される。つまり、時刻ｔ７において、１／ｍ分周器４及び１／ｎ分周器５には、クロックｆｉｎ２に対応した分周比が設定される。
時刻ｔ８では、制御回路２から１／ｍ分周器４及び１／ｎ分周器５に与えられていた制御信号ｒｅｓｅｔ＿ｂが、ロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。これによって、１／ｍ分周器４及び１／ｎ分周器５は、リセットが解除され、同時にカウントを始める。しかし、１／ｍ分周器４から出力される第１分周クロックｆａと、１／ｎ分周器５から出力される第２分周クロックｆｂと、の間には、クロックｆｉｎ１とクロックｆｉｎ２との間の位相差に基づく位相差が存在する。
時刻ｔ９では、制御回路２からスイッチ回路６ａ、６ｂに与えられていた制御信号ｍａｓｋがハイレベル（Ｈ）からロウレベル（Ｌ）に変更される。これと同時に、タイミング検出回路７の入力端子ａには、第１分周クロックｆａが反転されたクロックが与えられる。また、タイミング検出回路７の入力端子ｂには、第２分周クロックｆｂが反転されたクロックが与えられる。つまり、マスク回路６によるマスクは解除される。これにより、ＰＬＬ回路１では、タイミング検出回路７による位相比較が再開され、第１分周クロックｆａと第２分周クロックｆｂとの間の位相差の合わせ込み（ロック動作）が行われる。このとき、制御回路２からセレクタ１３に与えられる制御信号ｏｕｔｓｅｌ２はロウレベル（Ｌ）の状態を維持する。したがって、セレクタ１３は、電圧制御発振器１０から出力される出力クロックｆｏｕｔ１の選択を維持し、出力クロックｆｏｕｔとして出力ポート１７に対して出力する。つまり、セレクタ１３は、電圧保持回路３０に保持された固定電位の電圧レベルに応じた周波数の出力クロックｆｏｕｔ１を、出力クロックｆｏｕｔとして出力する。言い換えると、ＰＬＬ回路１は、前述のように、入力クロック切り替え前のクロックｆｉｎ１に基づく出力クロックｆｏｕｔを出力し続ける。
そして、所定の期間が経過した時刻ｔ１０では、制御回路２からセレクタ１３に与えられる制御信号ｏｕｔｓｅｌ２がロウレベル（Ｌ）からハイレベル（Ｈ）に変更される。それにより、セレクタ１３は、電圧制御発振器１１から出力される出力クロックｆｏｕｔ２を選択し、出力ポート１７に対して出力する。つまり、セレクタ１３は、ロック動作が完了するまでの間は、入力クロック切り替え前のクロックｆｉｎ１に基づいて生成される出力クロックｆｏｕｔ１を、出力クロックｆｏｕｔとして出力し続ける。そして、セレクタ１３は、ロック動作が完了した後に、入力クロック切り替え後のクロックｆｉｎ２に基づいて生成される出力クロックｆｏｕｔ２を、出力クロックｆｏｕｔとして出力する。言い換えると、セレクタ１３は、出力クロックｆｏｕｔ２の動作が安定しない間は、安定した出力クロックｆｏｕｔ１を出力クロックｆｏｕｔとして出力し、出力クロックｆｏｕｔ２の動作が安定した後に、出力クロックｆｏｕｔ２を出力クロックｆｏｕｔとして出力する。
このような回路構成により、ロック動作に基づく出力クロックｆｏｕｔ２の変動は、出力クロックｆｏｕｔに伝搬されなくなる。つまり、ＰＬＬ回路１は、入力クロックの切り替え時において、ロック動作に基づく出力クロックｆｏｕｔ２の変動に影響されることなく、所望の周波数を維持した安定した出力クロックｆｏｕｔを出力し続けることができる。
なお、入力クロックをクロックｆｉｎ２からクロックｆｉｎ１に切り替える場合についても、上記と同様の手順にて動作が行われる。この場合の動作手順を、図３のタイミングチャートに当てはめて説明する。時刻ｔ２にてＰＣＳがハイレベルからロウレベルに切り替わる。時刻ｔ４にて制御信号ｈｏｌｄ１がハイレベルからロウレベルに切り替わる。同時に、制御信号ｈｏｌｄ２がロウレベルからハイレベルに切り替わる。時刻ｔ５にて制御信号ｏｕｔｓｅｌ１がハイレベルからロウレベルに切り替わる。時刻ｔ７にて制御信号ｓｅｔ＿ｍ、制御信号ｓｅｔ＿ｎ及び制御信号ｉｎｓｅｌがそれぞれハイレベルからロウレベルに切り替わる。時刻ｔ１０にて制御信号ｏｕｔｓｅｌ２がハイレベルからロウレベルに切り替わる。その他の動作手順は、入力クロックをクロックｆｉｎ１からクロックｆｉｎ２に切り替える場合と同様であるため、説明を省略する。
このように、本実施の形態にかかるＰＬＬ回路（位相同期回路）１は、電圧保持機能を有する電圧制御発振器１０，１１を備える。そして、ＰＬＬ回路１は、入力クロックの切り替え時において、フィードバッククロックと切り替え後の入力クロックとの間のロック動作が完了するまでの間は、切り替え前の入力クロック（例えばクロックｆｉｎ１）に基づく出力クロックｆｏｕｔを出力する。そして、ＰＬＬ回路１は、ロック動作が完了した後は、切り替え後の入力クロック（例えばクロックｆｉｎ２）に基づく出力クロックｆｏｕｔに切り替えて出力する。それにより、ＰＬＬ回路１は、入力クロックの切り替え時において、ロック動作の影響を受けずに、所望の周波数を維持した安定した出力クロックｆｏｕｔを出力することができる。
なお、本実施の形態にかかるＰＬＬ回路１は、出力クロックｆｏｕｔを切り替える場合において、出力クロックｆｏｕｔ１，ｆｏｕｔ２間に位相差が存在したとしても、波形の乱れを最小限（切り替え時点のみ）にすることができる。一方、従来技術のＰＬＬ回路は、切り替え後の入力クロックとフィードバッククロックとの間のロック動作が完了するまでの間、不安定な出力クロックを出力し続けてしまう。つまり、本実施の形態にかかるＰＬＬ回路は、入力クロックの切り替え時において、従来技術よりも安定した出力クロックｆｏｕｔを出力することができる。
実施の形態２
図４に、本発明の実施の形態２にかかるＰＬＬ回路（位相同期回路）１ａのブロック図を示す。ＰＬＬ回路１ａは、図１に示すＰＬＬ回路１と比較して、ロック検出回路４０をさらに備える。また、制御回路２の代わりに、制御回路２ａが用いられる。
ロック検出回路４０の一方の入力端子には、マスク回路６の一方の出力端子（ＮＡＮＤ２０の出力端子）が接続され、第１分周クロックｆａの反転信号が与えられる。ロック検出回路４０の他方の入力端子には、マスク回路６の他方の出力端子（ＮＡＮＤ２１の出力端子）が接続され、第２分周クロックｆｂの反転信号が与えられる。そして、ロック検出回路４０は、制御信号ｌｄｅｔを生成し、制御回路２ａに対して出力する。制御回路２ａは、制御信号ｌｄｅｔに応じた制御信号ｏｕｔｓｅｌ２を出力する。その他の回路構成は、図１に示すＰＬＬ回路１と同様であるため、説明を省略する。
図１に示すＰＬＬ回路１の場合、入力クロックの切り替え時において、ロック動作に要する時間が不明であった。したがって、図１に示すＰＬＬ回路１の場合、ロック動作に要する時間を検証等によって予め調べておき、出力クロックｆｏｕｔの切り替え時刻（時刻ｔ１０）を設定する必要があった。一方、図４に示すＰＬＬ回路１ａの場合、ロック検出回路４０によって第１分周クロックｆａと第２分周クロックｆｂとがロック（同期）しているか否かが検出され、ロックしている場合には、セレクタ１３によって出力クロックｆｏｕｔの切り替えが行われる。それにより、図４に示すＰＬＬ回路１ａは、図１に示すＰＬＬ回路１の場合よりも、より速やかに、より確実に、出力クロックｆｏｕｔの切り替えを行うことが可能である。
図４に示すＰＬＬ回路１ａの具体的な動作について、図５に示すタイミングチャートを用いて説明する。図５の例では、入力クロックとして用いるクロックをクロックｆｉｎ１からクロックｆｉｎ２に切り替える場合について説明する。図５に示すように、時刻ｔ１から時刻ｔ９までのＰＬＬ回路１ａの動作は、図１に示すＰＬＬ回路１の動作と同様であるため、説明を省略する。
時刻ｔ９では、制御回路２ａからスイッチ回路６ａ、６ｂに与えられていた制御信号ｍａｓｋがハイレベル（Ｈ）からロウレベル（Ｌ）に変更される。これと同時に、タイミング検出回路７の入力端子ａには、第１分周クロックｆａが反転されたクロックが与えられる。また、タイミング検出回路７の入力端子ｂには、第２分周クロックｆｂが反転されたクロックが与えられる。
このとき、ロック検出回路４０は、第１分周クロックｆａと第２分周クロックｆｂとの位相差を検出する。つまり、ロック検出回路４０は、第１分周クロックｆａと第２分周クロックｆｂとがロックしているか否かを検出する。例えば、第１の分周クロックｆａと第２の分周クロックｆｂとがロックしていない場合、ロック検出回路４０は、ロウレベルの制御信号ｌｄｅｔを出力する。一方、第１の分周クロックｆａと第２の分周クロックｆｂとがロックしている場合、ロック検出回路４０は、ハイレベルの制御信号ｌｄｅｔを出力する。したがって、ロック検出回路４０は、時刻ｔ９の後、ロック動作が完了するまでの間は、ロウレベルの制御信号ｌｄｅｔを出力する。そして、ロック検出回路４０は、ロック動作が完了した後に、制御信号ｌｄｅｔをロウレベルからハイレベルに切り替える。
時刻ｔ１０では、制御信号ｌｄｅｔのハイレベルへの切り替わりを受けて、制御回路２ａからセレクタ１３に与えられていた制御信号ｏｕｔｓｅｌ２がロウレベルからハイレベルに変更される。それにより、セレクタ１３は、電圧制御発振器１１から出力される出力クロックｆｏｕｔ２を選択し、出力クロックｆｏｕｔとして出力ポート１７に対して出力する。つまり、セレクタ１３は、ロック動作が完了するまでの間は、出力クロックｆｏｕｔ１を出力クロックｆｏｕｔとして出力し、ロック動作が完了した後は、出力クロックｆｏｕｔ２を出力クロックｆｏｕｔとして出力する。言い換えると、セレクタ１３は、出力クロックｆｏｕｔ２の動作が安定した後に、当該出力クロックｆｏｕｔ２を出力クロックｆｏｕｔとして出力する。このような回路構成により、ロック動作に基づく出力クロックｆｏｕｔ２の変動は、出力クロックｆｏｕｔに伝搬されなくなる。つまり、ＰＬＬ回路１ａは、ロック動作に基づく出力クロックｆｏｕｔ２の変動に影響されることなく、所望の周波数を維持した安定した出力クロックｆｏｕｔを出力することができる。さらに、ＰＬＬ回路１ａは、ロック検出回路４０によってロック動作の完了を検出することができるため、より速やかに、より確実に出力クロックｆｏｕｔの切り替えを行うことが可能である。
なお、入力クロックをクロックｆｉｎ２からクロックｆｉｎ１に切り替える場合についても、上記と同様の手順にて動作が行われる。
以上のように、上記実施の形態にかかるＰＬＬ回路（位相同期回路）は、電圧保持機能を有する２つの電圧制御発振器１０，１１を備える。そして、上記実施の形態にかかるＰＬＬ回路は、入力クロックの切り替え時において、ロック動作が完了するまでの間は、切り替え前の入力クロック（例えばクロックｆｉｎ１）に基づく出力クロックｆｏｕｔを出力し、ロック動作が完了した後は、切り替え後の入力クロック（例えばクロックｆｉｎ２）に基づく出力クロックｆｏｕｔに切り替えて出力する。それにより、本実施の形態にかかるＰＬＬ回路は、入力クロックの切り替え時において、ロック動作の影響を受けずに、所望の周波数を維持した安定した出力クロックｆｏｕｔを出力することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、マスク回路６を備えた場合を例に説明したが、これに限られない。マスク回路６を備えずに、リセット可能なタイミング検出回路７を備えた回路構成にも適宜変更可能である。この場合、入力クロック切り替え時において、タイミング検出回路７をリセット状態とし、タイミング検出回路７から出力される第１タイミング信号、第２タイミング信号を、チャージポンプ８に電流が発生しないように設定する。それにより、上記実施の形態と同様の効果を奏することができる。
また、再ロックに要する時間が長くなる可能性があるが、マスク回路６を備えない回路構成にも適宜変更可能である。好適には、入力クロック切り替え時において、１／ｍ分周器４及び１／ｎ分周器５をリセット状態とし、タイミング検出回路７の入力端子ａ及び入力端子ｂに入力される電圧をハイレベルに設定する。これにより、タイミング検出回路７から出力される第１タイミング信号、第２タイミング信号は、チャージポンプ８に電流が発生しないように設定される。つまり、上記実施の形態と同様の効果を奏することができる。
また、１／ｍ分周器４及び１／ｎ分周器５をリセットするタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
１，１ａ ＰＬＬ回路
２，２ａ 制御回路
４ １／ｍ分周器
５ １／ｎ分周器
６ マスク回路
７ 位相比較器
８ チャージポンプ
９ ローパスフィルタ
１０，１１ 電圧制御発振器
３，１２，１３ セレクタ
２０，２１ ＮＡＮＤ
３０，３１ 電圧保持回路
４０ ロック検出回路
ＴＲ１，ＴＲ２ トランジスタ
Ｎ１ 節点

Claims (13)

  1. 複数のクロックのいずれかを入力クロックとして選択する第１セレクタと、
    前記入力クロックを分周する第１分周器と、
    フィードバッククロックを分周する第２分周器と、
    前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、
    前記位相差に応じた入力電圧を保持する第１電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第１中間クロックを生成し、保持モードでは、前記第１電圧保持回路に保持されている入力電圧に基づいて前記第１中間クロックを生成する第１電圧制御発振器と、
    前記位相差に応じた入力電圧を保持する第２電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第２中間クロックを生成し、保持モードでは、前記第２電圧保持回路に保持されている入力電圧に基づいて前記第２中間クロックを生成する第２電圧制御発振器と、
    前記第１及び第２中間クロックのいずれかを選択し、出力クロック及び前記フィードバッククロックとして出力する選択回路と、を備え、
    前記第１及び第２中間クロックのうち、保持モードの電圧制御発振器によって生成される中間クロックが出力クロックとして出力され、通常モードの電圧制御発振器によって生成される中間クロックが前記フィードバッククロックとして出力される場合に、前記入力クロックとして選択される前記クロックが前記セレクタによって切り替えられる位相同期回路。
  2. 前記フィードバッククロックと切り替え後の前記入力クロックとが同期した場合に、前記出力クロックとして選択される中間クロックが前記選択回路によって切り替えられることを特徴とする請求項１に記載の位相同期回路。
  3. 前記入力クロックとして選択される前記クロックが切り替えられる場合、対応する電圧制御発振器が予め保持モードに設定されることを特徴とする請求項１又は２に記載の位相同期回路。
  4. 前記位相差検出器と、前記第１及び第２電圧制御発振器と、の間の節点に並列接続されるローパスフィルタをさらに備えた請求項１〜３のいずれか一項に記載の位相同期回路。
  5. 前記位相差検出器は、
    前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、
    前記第１タイミング信号及び前記第２タイミング信号に基づいて前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、を備えた請求項１〜４のいずれか一項に記載の位相同期回路。
  6. 前記タイミング検出回路は、
    当該タイミング検出回路がリセット状態に設定された場合に、所定電圧を有する前記第１及び第２タイミング信号を出力することを特徴とする請求項５に記載の位相同期回路。
  7. 前記第１分周器により分周されたクロック及び第２分周器により分周されたクロックと、一対の所定電圧と、のいずれかを選択して前記位相差検出器に対して出力するマスク回路をさらに備えた請求項１〜５のいずれか一項に記載の位相同期回路。
  8. 前記第１及び第２分周器は、
    当該第１及び第２分周器がリセット状態に設定された場合に、それぞれ所定電圧を出力することを特徴とする請求項１〜５のいずれか一項に記載の位相同期回路。
  9. 前記第１及び第２の電圧保持回路は、
    それぞれ保持モードにおいて、前記所定電圧に基づいて生成された前記入力電圧を保持することを特徴とする請求項６〜８のいずれか一項に記載の位相同期回路。
  10. 前記入力クロックと前記フィードバッククロックとが同期しているか否かを検出するロック検出回路をさらに備え、
    前記ロック検出回路によって検出された検出結果に基づいて、前記出力クロックとして選択される中間クロックが前記選択回路によって切り替えられることを特徴とする請求項１〜９のいずれか一項に記載の位相同期回路。
  11. 複数のクロックのいずれかを入力クロックとして選択する第１セレクタと、
    前記入力クロックを分周する第１分周器と、
    フィードバッククロックを分周する第２分周器と、
    前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、
    前記位相差に応じた入力電圧を保持する第１電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第１中間クロックを生成し、保持モードでは、前記第１電圧保持回路に保持されている入力電圧に基づいて前記第１中間クロックを生成する第１電圧制御発振器と、
    前記位相差に応じた入力電圧を保持する第２電圧保持回路を有し、通常モードでは、前記位相差検出器により検出される位相差に応じた入力電圧に基づいて第２中間クロックを生成し、保持モードでは、前記第２電圧保持回路に保持されている入力電圧に基づいて前記第２中間クロックを生成する第２電圧制御発振器と、
    前記第１及び第２中間クロックのいずれかを選択し、出力クロック及び前記フィードバッククロックとして出力する選択回路と、を備えた位相同期回路の制御方法であって、
    前記第１及び第２中間クロックのうち、保持モードの電圧制御発振器によって生成される中間クロックを出力クロックとして出力し、
    通常モードの電圧制御発振器によって生成される中間クロックを前記フィードバッククロックとして出力し、
    前記入力クロックとして選択される前記クロックを前記セレクタによって切り替える位相同期回路の制御方法。
  12. 前記フィードバッククロックと切り替え後の前記入力クロックとが同期した場合に、前記出力クロックとして選択される中間クロックを前記選択回路によって切り替えることを特徴とする請求項１１に記載の位相同期回路。
  13. 前記入力クロックとして選択される前記クロックを切り替える場合、対応する電圧制御発振器を予め保持モードに設定することを特徴とする請求項１１又は１２に記載の位相同期回路。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011188077A (ja) * 2010-03-05 2011-09-22 Renesas Electronics Corp 位相同期回路及びその制御方法
JP5598161B2 (ja) * 2010-08-26 2014-10-01 ヤマハ株式会社 クロック発生回路
US8531222B1 (en) * 2011-04-04 2013-09-10 Lattice Semiconductor Corporation Phase locked loop circuit with selectable feedback paths
EP2512033B1 (en) * 2011-04-13 2013-09-11 Siemens Aktiengesellschaft A clock generation system
KR20130035724A (ko) * 2011-09-30 2013-04-09 삼성전기주식회사 연속 신호 발생기
US9124413B2 (en) * 2011-10-26 2015-09-01 Qualcomm Incorporated Clock and data recovery for NFC transceivers
KR102029688B1 (ko) * 2012-12-28 2019-10-08 주식회사 실리콘웍스 클럭 신호의 주파수 변화 제어 회로
US9514831B2 (en) * 2014-01-29 2016-12-06 Sandisk Technologies Llc Multi-clock generation through phase locked loop (PLL) reference
US9325276B2 (en) 2014-03-03 2016-04-26 Sandisk Technologies Inc. Methods and apparatus for clock oscillator temperature coefficient trimming
US10516401B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Wobble reduction in an integer mode digital phase locked loop
US10498344B2 (en) 2018-03-09 2019-12-03 Texas Instruments Incorporated Phase cancellation in a phase-locked loop
US10516402B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Corrupted clock detection circuit for a phase-locked loop
US10686456B2 (en) 2018-03-09 2020-06-16 Texas Instruments Incorporated Cycle slip detection and correction in phase-locked loop
US10491222B2 (en) * 2018-03-13 2019-11-26 Texas Instruments Incorporated Switch between input reference clocks of different frequencies in a phase locked loop (PLL) without phase impact
US10505555B2 (en) 2018-03-13 2019-12-10 Texas Instruments Incorporated Crystal oscillator offset trim in a phase-locked loop
US10496041B2 (en) 2018-05-04 2019-12-03 Texas Instruments Incorporated Time-to-digital converter circuit
US10505554B2 (en) 2018-05-14 2019-12-10 Texas Instruments Incorporated Digital phase-locked loop
US10447283B1 (en) * 2018-05-29 2019-10-15 Speedlink Technology Inc. Broadband phase locked loop for multi-band millimeter-wave 5G communication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000010652A (ja) * 1998-06-19 2000-01-14 Ricoh Co Ltd 周波数シンセサイザー
JP2002064378A (ja) * 2000-08-18 2002-02-28 Advantest Corp 信号発生器
JP2008060895A (ja) * 2006-08-31 2008-03-13 Nec Electronics Corp 位相同期回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3800337B2 (ja) * 2003-08-19 2006-07-26 ソニー株式会社 デジタル伝送システムおよびクロック再生装置
WO2007109744A2 (en) * 2006-03-21 2007-09-27 Multigig Inc. Dual pll loop for phase noise filtering
US7602253B2 (en) * 2006-12-11 2009-10-13 Silicon Image, Inc. Adaptive bandwidth phase locked loop with feedforward divider
JP2011188077A (ja) * 2010-03-05 2011-09-22 Renesas Electronics Corp 位相同期回路及びその制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000010652A (ja) * 1998-06-19 2000-01-14 Ricoh Co Ltd 周波数シンセサイザー
JP2002064378A (ja) * 2000-08-18 2002-02-28 Advantest Corp 信号発生器
JP2008060895A (ja) * 2006-08-31 2008-03-13 Nec Electronics Corp 位相同期回路

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