JP2002124874A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】システム起動時の基準クロック信号が不安定な
状態であっても、基準クロック信号に同期して動作する
ＰＬＬ回路のクロック出力信号の安定度を判定可能にす
る。 【解決手段】ＰＬＬ回路は、発振回路から供給される基
準クロック信号に同期したクロック出力信号を生成す
る。安定度判定回路は、ＰＬＬ回路の電圧制御発振器の
リングオシレータを構成する単位ゲート回路の駆動電流
値と所定の基準電流値とを比較し、ＰＬＬ回路により生
成されるクロック出力信号の安定度を判定するための安
定度判定出力信号を生成する。この安定度判定信号を利
用して、ループフィルタのフィルタ定数を制御したり、
クロック出力信号に同期して動作する回路ブロックの動
作を段階的に起動したりするよう制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路から供給
される基準クロック信号に同期して動作するＰＬＬ（Ph
ase-Locked Loop:位相同期ループ）回路を搭載した半導
体装置、より詳しくは、基準クロック信号が停止した状
態からシステムを起動した際に、ＰＬＬ回路により生成
されるクロック出力信号の安定度を判定する半導体装置
に関するものである。

【０００２】

【従来の技術】例えば、半導体チップ上にＰＬＬ回路を
搭載し、このＰＬＬ回路により生成されたクロック出力
信号に基づいて動作する回路ブロックを備えた半導体装
置において、ＰＬＬ回路を動作停止状態から再起動させ
る際、ＰＬＬ回路のクロック出力信号が安定した後でシ
ステム動作を開始させる必要がある。従来、このような
システム動作開始のトリガーとなる信号は、例えばロッ
ク検出器、タイマー等を利用して発生されていた。

【０００３】まず、ロック検出器は、発振回路から供給
される基準クロック信号、および、ＰＬＬ回路のクロッ
ク出力信号の位相および周波数を比較し、ＰＬＬ回路の
ロック状態／アンロック状態を判定する回路である。ロ
ック検出器を利用したシステムでは、このロック検出器
から出力される、ＰＬＬ回路のロック状態／アンロック
状態を表す出力信号をトリガーとしてシステム動作を開
始させる。

【０００４】これに対して、タイマーを利用する場合、
ＰＬＬ回路のロックタイムを予測し、タイマーにより、
ＰＬＬ回路を起動させてからロックタイム（ロック状態
となるまでに必要な時間）に相当する時間を計測した後
にシステム動作を開始させる。この場合、タイマーとし
ては、半導体チップ外部のタイマー、もしくは、半導体
チップ上に搭載された発振回路から出力されるクロック
信号をカウントするカウンタで構成したタイマー回路等
が用いられる。

【０００５】

【発明が解決しようとする課題】ところで、消費電力を
削減するためのサスペンドモードを備えたシステムの場
合、システムがサスペンドモードの時には、半導体チッ
プに搭載された全ての回路の動作が停止される。従っ
て、サスペンドモード時には、ＰＬＬ回路だけでなく、
このＰＬＬ回路に供給される基準クロック信号を発生す
る発振回路自体も停止されることになる。

【０００６】ところが、ロック検出器は、基準クロック
信号とＰＬＬ回路のクロック出力信号とを比較して、ロ
ック状態／アンロック状態を判定するので、サスペンド
モードが解除され、発振回路を再起動した直後の、基準
クロック信号が不安定な期間（水晶発振回路の場合、一
般的に数１００μｓ〜数ｍｓ）は正常動作しない。従っ
て、ロック検出器単体では、このようなシステムの要求
を満足することはできない。

【０００７】また、半導体チップ上に搭載された発振回
路の出力クロック信号をカウントするカウンタで構成し
たタイマー回路を使用する場合も、同じく発振回路の出
力クロック信号が不安定な期間はタイマーとしての機能
を果すことができない。

【０００８】一方、外部のタイマーを使用する場合、カ
ウント時間として、‘発振回路の起動時間＋ＰＬＬ回路
のロックタイム’分の時間を確保する必要がある。しか
し、この時間は、動作環境（温度、電源電圧）、製造ば
らつき、その他の要因により大きく変動するため、十分
なマージンを上乗せした時間とする必要があり、システ
ムの低速化につながるという問題がある。また、外部タ
イマーを使用する場合、システム開始信号の入力ピンが
必要となるという問題もある。

【０００９】本発明の目的は、前記従来技術に基づく問
題点を解消し、システム起動時の基準クロック信号が不
安定な状態であっても、基準クロック信号に同期して動
作するＰＬＬ回路のクロック出力信号の安定度を判定す
ることができる半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、発振回路から供給される基準クロック信
号に同期したクロック出力信号を生成するＰＬＬ回路
と、このＰＬＬ回路の電圧制御発振器のリングオシレー
タを構成する単位ゲート回路の駆動電流の値と所定の基
準電流の値とを比較し、前記ＰＬＬ回路により生成され
るクロック出力信号の安定度を判定するための安定度判
定出力信号を生成する安定度判定回路とを備えているこ
とを特徴とする半導体装置を提供するものである。

【００１１】ここで、前記安定度判定回路は、前記単位
ゲート回路を構成するトランジスタと共にカレントミラ
ー回路を構成し、前記単位ゲート回路を構成するトラン
ジスタに流れる駆動電流に相当する駆動電流を流すトラ
ンジスタと、このトランジスタに流れる駆動電流を第１
の電圧に変換する第１の負荷素子と、所定の前記基準電
流を供給する基準電流発生回路と、この基準電流発生回
路から供給される基準電流を第２の電圧に変換する第２
の負荷素子と、前記第１の電圧と前記第２の電圧とを比
較し、前記安定度判定出力信号を生成するコンパレータ
回路とを備えているのが好ましい。

【００１２】また、前記ＰＬＬ回路のループフィルタは
フィルタ定数が可変に構成され、前記安定度判定出力信
号により、前記ループフィルタのフィルタ定数を制御す
るのが好ましい。

【００１３】また、前記安定度判定回路は、前記単位ゲ
ート回路を構成するトランジスタと共にカレントミラー
回路を構成し、前記単位ゲート回路を構成するトランジ
スタに流れる駆動電流に相当する駆動電流を流すトラン
ジスタと、このトランジスタに流れる駆動電流を第１の
電圧に変換する第１の負荷素子と、所定の前記基準電流
を供給する基準電流発生回路と、この基準電流発生回路
から供給される基準電流を第２の電圧に変換する第２の
負荷素子と、前記第１の電圧と前記第２の電圧とを比較
し、前記安定度判定出力信号として、複数ビットの安定
度判定出力信号を生成するＡＤコンバータとを備えてい
るのが好ましい。

【００１４】また、上記記載の半導体装置であって、さ
らに、前記クロック出力信号に同期して動作する少なく
とも２つの回路ブロックを備え、複数ビットの前記安定
度判定出力信号により、少なくとも２つの前記回路ブロ
ックを段階的に起動するように制御するのが好ましい。

【００１５】また、前記ＰＬＬ回路のループフィルタは
フィルタ定数が可変に構成され、複数ビットの前記安定
度判定出力信号により、前記ループフィルタのフィルタ
定数を制御するのが好ましい。

【００１６】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。

【００１７】図１は、本発明の半導体装置の一実施例の
ブロック概略図である。図示例の半導体装置１０は、発
振回路１２から供給される基準クロック信号に同期して
動作するＰＬＬ回路１４を半導体チップ上に搭載したシ
ステムにおいて、基準クロック信号が停止した状態から
システムを起動した際に、ＰＬＬ回路１４が生成するク
ロック出力信号の安定度を判定するための安定度判定出
力信号を生成する安定度判定回路１６を備えている。

【００１８】同図に示す半導体装置において、まず、発
振回路１２は、基準クロック信号を生成する。発振回路
１２から出力される基準クロック信号は、ＰＬＬ回路１
４の位相周波数比較器１８に供給される。

【００１９】ＰＬＬ回路１４は、基準クロック信号に同
期したクロック出力信号を生成するもので、位相周波数
比較器１８と、チャージポンプ２０と、ループフィルタ
２２と、電圧制御発振器（ＶＣＯ）２４と、分周器２６
とを備えている。

【００２０】ＰＬＬ回路１４では、位相周波数比較器１
８により、発振回路１２から供給される基準クロック信
号と分周器２６から入力される分周クロック出力信号と
の間の位相差が検出され、その検出結果であるＵＰ，Ｄ
ＯＷＮ信号が出力される。続いて、チャージポンプ２０
により、位相周波数比較器１８から入力されるＵＰ，Ｄ
ＯＷＮ信号に応じて、基準クロック信号と分周クロック
出力信号との間の位相差に応じたパルス幅を持つ誤差信
号が出力される。

【００２１】誤差信号は、ループフィルタ２２のフィル
タ定数に応じて、所定電圧レベルのアナログ信号に変換
され、ＶＣＯ制御信号として出力される。その後、ＶＣ
Ｏ２４により、ＶＣＯ制御信号の電圧レベルに応じて、
その発振周波数および位相が変更されたクロック出力信
号が出力される。クロック出力信号は、分周器２６によ
り分周され、分周クロック出力信号として出力され、位
相周波数比較器１８に入力される。

【００２２】以後同様にして、ＰＬＬ回路１４では、基
準クロック信号と分周クロック出力信号とが繰り返し比
較され、基準クロック信号と分周クロック出力信号との
周波数および位相が同期（ロック）される。このクロッ
ク出力信号は、このクロック出力信号に同期して動作す
る、半導体チップ上に搭載された回路ブロックに供給さ
れる。

【００２３】なお、ＶＣＯ２４からは制御信号が出力さ
れ、次の安定度判定回路１６に入力される。この制御信
号は、ＶＣＯ２４のリングオシレータを構成する単位ゲ
ート回路のトランジスタに流れる駆動電流を制御し、ク
ロック出力信号の発振周波数およびその位相を変更する
ための信号である。

【００２４】最後に、安定度判定回路１６は、ＶＣＯ２
４から入力される制御信号に基づいて、ＰＬＬ回路１４
のＶＣＯ２４のリングオシレータを構成する単位ゲート
回路の駆動電流値と所定の基準電流値とを比較し、ＶＣ
Ｏ２４から出力されるクロック出力信号の安定度を判定
するための安定度判定出力信号を生成する。安定度判定
回路１６から出力される安定度判定出力信号は、半導体
チップ上に搭載された回路ブロックに供給され、その動
作を制御するために利用される。

【００２５】なお、発振回路１２およびＰＬＬ回路１４
の具体的な回路構成は何ら限定されず、従来公知のもの
がいずれも利用可能である。また、安定度判定回路１６
の回路構成も、上述する機能を実現するものであれば何
ら限定されない。

【００２６】以下、具体的な回路例を挙げて、本発明の
特徴部分である安定度判定回路１６について詳細に説明
する。

【００２７】まず、安定度判定回路１６の具体例を挙げ
て説明する前に、制御信号を出力するＰＬＬ回路１４の
ＶＣＯ２４について説明する。図２は、ＶＣＯの一実施
例の構成回路図である。同図に示すように、ＶＣＯ２４
は、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）２８と、Ｎ型
ＭＯＳトランジスタ（ＮＭＯＳ）３０と、単位ゲート回
路として、７個のインバータ３２をリング状に接続して
構成されたリングオシレータ３４とを備えている。

【００２８】ＰＭＯＳ２８およびＮＭＯＳ３０は、電源
とグランドとの間に直列に接続され、ＰＭＯＳ２８のゲ
ートには、ループフィルタ２２からのＶＣＯ制御信号
（Ｐ側制御信号）、ＮＭＯＳ３０のゲートには、ＰＭＯ
Ｓ２８とＮＭＯＳ３０との間のノードＡの信号（Ｎ側制
御信号）がそれぞれ入力されている。また、リングオシ
レータ３４を構成する各々のインバータ３２には、Ｐ側
制御信号およびＮ側制御信号がそれぞれ入力されてい
る。

【００２９】ＶＣＯ２４のリングオシレータ３４を構成
するインバータ３２は、図３に示すように、電源とグラ
ンドとの間に直列に接続されたＰＭＯＳ３６，３８およ
びＮＭＯＳ４０，４２を備えている。

【００３０】ここで、ＰＭＯＳ３６のゲートには前述の
Ｐ側制御信号が入力され、ＮＭＯＳ４２のゲートにはＮ
側制御信号が入力さている。また、ＰＭＯＳ３８および
ＮＭＯＳ４０のゲートには、共に入力信号すなわちリン
グオシレータ３４を構成する前段のインバータ３２から
の出力信号が入力され、ＰＭＯＳ３８とＮＭＯＳ４０と
の間のノードＢの信号が、このインバータ３２からの出
力信号として出力されている。

【００３１】クロック出力信号は、７個のインバータ３
２の内の１つのインバータ３２からの出力信号として出
力されている。また、本実施例では、図１に示す安定度
判定回路１６に入力される制御信号としてＰ側制御信号
が出力されている。

【００３２】図２に示すように、ＶＣＯ２４では、図１
に示すループフィルタ２２から入力されるＶＣＯ制御信
号すなわちＰ側制御信号の電圧レベルに応じて、Ｎ側制
御信号の電圧レベルが決定され、これらに応じてＰＭＯ
Ｓ２８およびＮＭＯＳ３０を流れる駆動電流値が変化す
る。

【００３３】このように、ＶＣＯ２４では、インバータ
３２の駆動電流値を制御することにより、リングオシレ
ータ３４の発振周波数が変更される。言い換えると、イ
ンバータ３２の駆動電流値は、リングオシレータ３４の
発振周波数に応じて決定される。リングオシレータ３４
は最終的に所定の発振周波数で安定する。リングオシレ
ータ３４が安定した際の発振周波数は、基準クロック信
号の周波数、および、分周器による逓倍数によって決定
されるものであり、半導体装置の動作条件やプロセス条
件に依存しない。つまり、リングオシレータ３４の発振
周波数に応じて決定されるインバータ３２の駆動電流値
は、半導体装置の動作条件やプロセス条件に依存しない
ものである。従って、インバータ３２の駆動電流値は、
クロック出力信号の周波数の安定度を判断するための絶
対的な条件となり得る。

【００３４】なお、リングオシレータ３４を構成する単
位ゲート回路としてのインバータ３２の個数は特に限定
されず、要求される発振周波数に応じて適宜決めればよ
い。また、例えばリングオシレータ３４の発振を停止し
て消費電力を削減するために、ＮＡＮＤゲートやＮＯＲ
ゲート等の他の単位ゲート回路が使用されていてもよ
い。また、ＶＣＯ２４から出力される制御信号は、Ｐ側
制御信号に限定されず、Ｎ側制御信号を出力するように
してもよい。また、ループフィルタ２２から出力される
ＶＣＯ制御信号は、図２のＮＭＯＳ３０のゲートに入力
し、ＮＭＯＳ３０のゲートとドレインを切り離し、ＰＭ
ＯＳ２８のゲートとドレインを接続するような構成とし
てもよい。

【００３５】続いて、安定度判定回路１６について具体
例を挙げて説明する。図４は、本発明に係る安定度判定
回路の一実施例の構成概略図である。同図に示す安定度
判定回路１６ａは、ＰＭＯＳ４４と、負荷素子４６と、
基準電流発生回路４８と、負荷素子５０と、コンパレー
タ回路５２とを備えている。

【００３６】ＰＭＯＳ４４および負荷素子４６は、電源
とグランドとの間に直列に接続され、ＰＭＯＳ４４のゲ
ートには、図１に示す制御信号として、ＶＣＯ２４から
Ｐ側制御信号が入力されている。

【００３７】ＰＭＯＳ４４は、図２に示すＶＣＯ２４の
リングオシレータ３４のインバータ３２を構成するトラ
ンジスタ、図３に示すように、例えばインバータ３２の
ＰＭＯＳ３６と共にカレントミラー回路を構成する。す
なわち、ＰＭＯＳ４４には、図３に示すインバータ３２
のＰＭＯＳ３６に流れる駆動電流に相当する駆動電流が
流れる。ＰＭＯＳ４４に流れる駆動電流は、負荷素子４
６により電圧に変換される。

【００３８】基準電流発生回路４８からは基準電流が供
給される。この基準電流は、システムを起動した後、Ｐ
ＬＬ回路１４から出力されるクロック出力信号が安定動
作する時点において、ＶＣＯ２４のリングオシレータ３
４のインバータ３２を構成するＰＭＯＳ３６を介して流
れる駆動電流に相当する値の電流である。なお、基準電
流は、図１に示す発振回路１２から供給される基準クロ
ック信号よりも早く安定するものである。

【００３９】基準電流発生回路４８とグランドとの間に
は負荷素子５０が接続されている。基準電流発生回路４
８から供給される基準電流は、この負荷素子５０により
電圧に変換される。前述のように、電流から電圧に変換
された、ＰＭＯＳ４４と負荷素子４６との間のノードＣ
の信号、および、基準電流発生回路４８と負荷素子５０
との間のノードＤの信号は、コンパレータ回路５２に入
力されている。

【００４０】コンパレータ回路５２は、ＰＬＬ回路１４
のＶＣＯ２４のリングオシレータ３４のインバータ３２
を構成するトランジスタ、例えばＰＭＯＳ３６の駆動電
流値と基準電流発生回路４８から供給される基準電流値
とを比較し、ＰＬＬ回路１４により生成されるクロック
出力信号の安定度を判定するための安定度判定出力信号
を生成する。本実施例では、電流を電圧に変換して比較
しているが、本発明では、両者は等価なものとして扱
う。

【００４１】なお、図示例では、カレントミラー回路を
構成するトランジスタとしてＰＭＯＳ４４を使用してい
るが、これに限定されず、インバータ３２を構成するＮ
ＭＯＳ４２と共にカレントミラー回路を構成するＮＭＯ
Ｓを用い、このＮＭＯＳのゲートにＮ側制御信号を入力
したものを使用してもよい。

【００４２】また、負荷素子４６，５０は、例えば抵抗
器やトランジスタ等を用いて構成される。コンパレータ
回路５２は、必要に応じて各種のフィルタを内蔵するの
が好ましい。内蔵するフィルタは、例えば入力されるノ
ードＣ，Ｄの信号用のローパスフィルタや、安定度判定
出力信号を所定の一定時間保持した後に出力するための
フィルタ等である。

【００４３】また、システムとして、図４に示す安定度
判定回路１６ａの精度以上の精度が要求される場合、Ｐ
ＬＬ回路１４のクロック出力信号の微調整に要する時間
に相当する時間分の遅延回路を介して安定度判定出力信
号を出力するようにするのが好ましい。また、図５に示
すように、コンパレータ回路５２の代わりに、ＡＤ（ア
ナログ−デジタル）コンバータ５４を使用してもよい。
この場合、複数ビットからなる安定度判定信号を得るこ
とができるという利点がある。

【００４４】以下、安定度判定出力信号の利用例につい
て説明する。

【００４５】図６は、本発明に係るループフィルタの一
実施例の構成回路図である。同図に示すループフィルタ
２２は、図１に示すＰＬＬ回路１４を構成するループフ
ィルタとして適用可能なもので、抵抗値可変の抵抗素子
５６，５８と、容量値可変の容量素子６０とを備えてい
る。抵抗素子５６は、このループフィルタ２２の入力端
子と出力端子との間に接続され、抵抗素子５８および容
量素子６０は、出力端子とグランドとの間に直列に接続
されている。

【００４６】図示例のループフィルタ２２では、図４な
いしは図５に示す安定度判定出力信号により、抵抗素子
５６，５８の抵抗値および容量素子６０の容量値、すな
わちループフィルタ２２のフィルタ定数を制御する。こ
れにより、クロック出力信号の安定度に応じて最適なフ
ィルタ定数を選択することができ、ＰＬＬ回路１４のロ
ックタイムの短縮、ジッタ発生の低減等の効果を得るこ
とができる。

【００４７】フィルタ定数は帰還ループの応答性を決定
するもので、定数が大きいと応答が遅くなり（高周波ノ
イズの影響を受けにくい）、定数が小さいと応答が速く
なる（高周波ノイズの影響を受けやすい）。このため、
システムを起動してからクロック出力信号が安定するま
での期間は、フィルタ定数を小さくしてクロック出力信
号の調整を高速化し、安定した後は、定数を大きくし
て、高周波ノイズの影響によるジッタの発生を防止する
のが好ましい。

【００４８】また、図５に示す安定度判定回路１６ｂの
ように、ＡＤコンバータ５４を使用して、複数ビットか
らなる安定度判定信号を得るようにした場合、クロック
出力信号の安定度を、より細かく判定することができる
ようになる。

【００４９】本発明の半導体装置では、この複数ビット
の安定度判定信号を利用して、例えば半導体チップ上に
搭載された複数の回路ブロックを段階的に起動するため
等に用いることができる。この場合、クロック精度の要
求が緩く、起動時間が長い回路ブロックを先に、クロッ
ク精度の要求が厳しく、起動時間が短い回路ブロックを
後から起動させるのが好ましい。

【００５０】なお、アナログ回路を含む回路ブロック
は、通常動作を開始する前に相当の起動時間を要するの
で早めに起動開始するのが好ましい。ただし、発振回路
１２やＰＬＬ回路１４よりも起動時間が短ければ、アナ
ログ回路を含む回路を、これらの回路と同時に起動開始
する必要はなく、消費電力の低減、異常動作防止等の観
点から、発振回路１２やＰＬＬ回路１４の動作が安定し
てから、アナログ回路を含む回路を起動開始させるほう
が好ましい。

【００５１】一方、デジタル回路のみの回路ブロックは
起動時間をほとんど必要としないが、システムのイニシ
ャライズ等のように、通常動作を開始する前にセットア
ップ動作を必要とするものもある。このように、セット
アップを必要とする回路ブロックにおいて、クロック出
力信号が完全に安定する前にセットアップをあらかじめ
実行しておけば、クロック出力信号が安定した時点で即
時に通常動作を開始することができる。

【００５２】また、複数ビットの安定度判定出力信号を
利用すれば、図６に示すループフィルタ２２のフィルタ
定数をさらに細かく設定し、最適化することができる。

【００５３】本発明の半導体装置は、基本的に以上のよ
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。

【００５４】

【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、ＰＬＬ回路の電圧制御発振器のリングオシレ
ータを構成する単位ゲート回路の駆動電流の値と所定の
基準電流の値とを比較し、ＰＬＬ回路により生成される
クロック出力信号の安定度を判定するための安定度判定
出力信号を生成するようにしたものである。本発明の半
導体装置では、システム起動時の基準クロック信号が不
安定な状態であっても、動作条件やプロセス条件に係わ
らず、信頼性の高い安定度判定出力信号を得ることがで
きる。これにより、本発明の半導体装置によれば、この
安定度判定出力信号を利用して、ＰＬＬ回路を構成する
ループフィルタのフィルタ定数を最適化し、ロックタイ
ムの短縮、ジッタの削減等の効果を得ることができる。
また、本発明の半導体装置によれば、半導体チップ上に
搭載される回路ブロックの起動シーケンス、タイミング
を最適化し、消費電流の低減、異常動作防止、システム
セットアップタイムの削減等の効果を得ることができ
る。

【図面の簡単な説明】

【図１】 本発明の半導体装置の一実施例のブロック概
略図である。

【図２】 ＶＣＯの一実施例の構成回路図である。

【図３】 インバータの一実施例の構成回路図である。

【図４】 本発明に係る安定度判定回路の一実施例の構
成概略図である。

【図５】 本発明に係る安定度判定回路の別の実施例の
構成回路図である。

【図６】 本発明に係るループフィルタの一実施例の構
成回路図である。

【符号の説明】

１０ 半導体装置 １２ 発振回路 １４ ＰＬＬ回路 １６，１６ａ，１６ｂ 安定度判定回路 １８ 位相周波数比較器 ２０ チャージポンプ ２２ ループフィルタ ２４ 電圧制御発振器（ＶＣＯ） ２６ 分周器 ２８，３６，３８，４４ Ｐ型ＭＯＳトランジスタ（Ｐ
ＭＯＳ） ３０，４０，４２ Ｎ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ） ３２ インバータ ３４ リングオシレータ ４６，５０ 負荷素子 ４８ 基準電流発生回路 ５２ コンパレータ回路 ５４ ＡＤコンバータ ５６，５８ 抵抗素子 ６０ 容量素子

Claims (5)

【特許請求の範囲】
1. 【請求項１】発振回路から供給される基準クロック信号
   に同期したクロック出力信号を生成するＰＬＬ回路と、
   このＰＬＬ回路の電圧制御発振器のリングオシレータを
   構成する単位ゲート回路の駆動電流の値と所定の基準電
   流の値とを比較し、前記ＰＬＬ回路により生成されるク
   ロック出力信号の安定度を判定するための安定度判定出
   力信号を生成する安定度判定回路とを備えていることを
   特徴とする半導体装置。
2. 【請求項２】前記安定度判定回路は、前記単位ゲート回
   路を構成するトランジスタと共にカレントミラー回路を
   構成し、前記単位ゲート回路を構成するトランジスタに
   流れる駆動電流に相当する駆動電流を流すトランジスタ
   と、このトランジスタに流れる駆動電流を第１の電圧に
   変換する第１の負荷素子と、所定の前記基準電流を供給
   する基準電流発生回路と、この基準電流発生回路から供
   給される基準電流を第２の電圧に変換する第２の負荷素
   子と、前記第１の電圧と前記第２の電圧とを比較し、前
   記安定度判定出力信号を生成するコンパレータ回路とを
   備えていることを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】前記ＰＬＬ回路のループフィルタはフィル
   タ定数が可変に構成され、 前記安定度判定出力信号により、前記ループフィルタの
   フィルタ定数を制御することを特徴とする請求項２に記
   載の半導体装置。
4. 【請求項４】前記安定度判定回路は、前記単位ゲート回
   路を構成するトランジスタと共にカレントミラー回路を
   構成し、前記単位ゲート回路を構成するトランジスタに
   流れる駆動電流に相当する駆動電流を流すトランジスタ
   と、このトランジスタに流れる駆動電流を第１の電圧に
   変換する第１の負荷素子と、所定の前記基準電流を供給
   する基準電流発生回路と、この基準電流発生回路から供
   給される基準電流を第２の電圧に変換する第２の負荷素
   子と、前記第１の電圧と前記第２の電圧とを比較し、前
   記安定度判定出力信号として、複数ビットの安定度判定
   出力信号を生成するＡＤコンバータとを備えていること
   を特徴とする請求項１に記載の半導体装置。
5. 【請求項５】前記ＰＬＬ回路のループフィルタはフィル
   タ定数が可変に構成され、 複数ビットの前記安定度判定出力信号により、前記ルー
   プフィルタのフィルタ定数を制御することを特徴とする
   請求項４に記載の半導体装置。