WO2006117859A1 - フェーズ・ロックド・ループ回路 - Google Patents

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WO2006117859A1
WO2006117859A1 PCT/JP2005/008134 JP2005008134W WO2006117859A1 WO 2006117859 A1 WO2006117859 A1 WO 2006117859A1 JP 2005008134 W JP2005008134 W JP 2005008134W WO 2006117859 A1 WO2006117859 A1 WO 2006117859A1
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PCT/JP2005/008134
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Kazuyuki Omote
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Thine Electronics, Inc.
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    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator

Definitions

  • the present invention relates to a phase-locked loop (PLL) circuit, and more particularly to a PLL circuit that operates intermittently.
  • PLL phase-locked loop
  • Patent Document 1 discloses an example of a technique for generating a multiphase clock signal using a PLL circuit.
  • the configuration of the PLL circuit disclosed in Patent Document 1 will be described with reference to FIG.
  • the PLL circuit 1000 disclosed in Patent Document 1 includes a phase frequency comparator 1001, a charge pump 1002, a low noise filter 1003, a voltage control oscillator 1004, and a delay circuit 1005! / Scold.
  • a voltage controlled oscillator 1004 oscillates at a frequency according to a control voltage to generate an output clock signal.
  • the phase frequency comparator 1001 compares the phase of the output clock signal generated by the voltage control oscillator 1004 with the phase of the input clock signal, and generates an error signal according to the phase difference.
  • the error signal is integrated by the charge pump 1002 and the low pass filter 1003 and applied to the voltage controlled oscillator 1004 as a control voltage.
  • the delay circuit 1005 is composed of a plurality of differential buffers, and outputs a multiphase output clock signal by delaying the input clock signal according to the control voltage.
  • the PLL circuit oscillates the voltage controlled oscillator to match the frequency and phase of the input clock signal.
  • the PLL circuit tries to follow the frequency of the clock signal. Therefore, the oscillation of the voltage control oscillator stops.
  • the voltage control oscillator is stopped, it is useless because the current is normally supplied to the phase frequency comparator and the analog circuit such as the charge pump included in the PLL circuit. It consumes power.
  • the PLL circuit is operated intermittently to reduce power consumption of the PLL circuit itself. It is devised to suppress the power. That is, when the PLL circuit is not used, the PLL circuit is put in the sleep (off) state, and during that time no current flows in the analog circuit included in the PLL circuit. Only when the PLL circuit is used Force is also activated (on).
  • PLL circuit 1000 shown in FIG. 16 the external power also sets PLL circuit 1000 in the sleep state.
  • a PLL power down signal is input to phase frequency comparator 1001, charge pump 1002, and voltage controlled oscillator 1004. It is input.
  • the phase frequency comparator 1001, the charge pump 1002 and the voltage control oscillator 1004 stop their operation when the PLL power down signal becomes active.
  • Patent Document 1 International Publication WO00Z65717
  • the PLL circuit If the PLL circuit is operated in a sleep state or in a power-off state while being forced, a problem may occur that the voltage control oscillator does not oscillate normally.
  • FIG. 17 shows a configuration of a ring oscillator using a differential variable delay circuit 1100 (m) as an example of a voltage controlled oscillator.
  • SOpZSOn, Slp / Sln, ..., S (ml) p / S (ml) n, SmpZSmn are variable delay circuits 1100 (0), 1100 (1), ..., 1 100 (m- 1) and 1100 (m) respectively.
  • m is an integer of 1 or more.
  • each variable delay circuit 1100 (m) Since the gain of each variable delay circuit 1100 (m) is extremely low when voltage controlled oscillator 1004 is not oscillating, the outputs SOpZSOn, Slp / Sln,..., S (m -l) ) p / S (ml) n, SmpZSmn is in an undefined state. From this state, when the voltage control oscillator 1004 is activated, the gain of each variable delay circuit 1100 (m) is increased to lead to the oscillation state, but even if the gain of variable delay circuit 1100 (m) is increased.
  • variable delay circuit 1100 (m) Since the output of the variable delay circuit 1100 (m) is in an unstable state, there is no potential difference between the two outputs of the variable delay circuit 1100 (m), causing a problem that the voltage controlled oscillator does not oscillate or does not oscillate normally. .
  • the present invention has been made in view of the above circumstances, and can be stably operated at the start of operation and at the time of restart such as immediately after power-on and at the time of recovery from the operation stop state.
  • the aim is to provide a path.
  • the present invention detects an input clock frequency falling below a predetermined frequency, and an input clock frequency detection unit that outputs a PLL control signal based on the frequency detection result, and a phase of the input clock.
  • Phase frequency comparing means for detecting a phase difference with the output signal of the voltage controlled oscillator, error signal generating means for generating an error signal according to the detected phase difference, and! Based on the error signal.
  • a PLL unit having the voltage control oscillator for outputting an oscillation signal of a predetermined frequency, and an input voltage of the voltage control oscillator is previously determined based on the PLL control signal when the frequency of the input clock becomes lower than the predetermined frequency.
  • a phase 'locked' loop circuit characterized by comprising oscillator input voltage fixing means fixed at a predetermined high voltage.
  • the input voltage of the voltage controlled oscillator is fixed at a predetermined high voltage, which is predetermined, even when the voltage controlled oscillator that operates following the frequency of the input clock is in an operation-stopped state.
  • the output of the voltage control oscillator does not go into an unstable state. Therefore, the voltage controlled oscillator can be oscillated normally when the operation of the voltage controlled oscillator resumes and starts.
  • the input clock frequency detection means is a logic for performing a logical operation of an external control signal to which an external force is input to control the operation of the PLL unit and the frequency detection result.
  • the PLL control signal is an output signal of the arithmetic circuit, and the oscillator input voltage fixing means makes the frequency of the input clock equal to or lower than a predetermined frequency, or the external control signal strength SPLL unit.
  • the input voltage of the voltage controlled oscillator can be fixed at a predetermined high voltage, which is a control signal for stopping the voltage control oscillator.
  • the power supply voltage exceeds a reference voltage which is a voltage higher than a PLL on voltage which is a voltage at which the PLL unit can normally oscillate.
  • the input voltage of the voltage control oscillator may be fixed at a predetermined high voltage. it can.
  • the oscillator input voltage fixing means connects the drain to the power supply voltage and connects the source to one point between the error signal wiring and the ground potential, and to the gate.
  • the NMOS transistor may receive the PLL control signal, and the predetermined high voltage may be lower than the power supply voltage.
  • an input clock frequency detection means for detecting that the frequency of an input clock has fallen below a predetermined frequency and outputting a PLL control signal based on this frequency detection result, and the phase of the input clock
  • Phase frequency comparing means for detecting a phase difference with an output signal of a voltage controlled oscillator, error signal generating means for generating an error signal according to the detected phase difference, and delaying according to the error signal
  • a PLL unit having a plurality of variable delay circuits connected in a ring and outputting the oscillation signal of a predetermined frequency, and a PLL unit, and when the frequency of the input clock becomes lower than the predetermined frequency, the PLL control signal is used.
  • Delay circuit output voltage fixing means for fixing the output voltage of at least one of the variable delay circuits at a predetermined voltage. It is a circuit. With this configuration, the output of the voltage controlled oscillator can be prevented from becoming unstable, and the voltage controlled oscillator can be oscillated normally at the time of resumption and start of operation.
  • the input clock frequency detection means is a logic for performing a logical operation on an external control signal to which an external force is input to control the operation of the PLL unit and the frequency detection result.
  • the PLL control signal is an output signal of the arithmetic circuit, and the delay circuit output voltage fixing means makes the frequency of the input clock equal to or lower than a predetermined frequency, or the external control signal is In the case of a control signal for stopping the PLL unit, the output voltage of at least one of the variable delay circuits can be fixed to a predetermined voltage.
  • the input clock frequency detection means exceeds the reference voltage which is higher than the PLL voltage which is a voltage at which the PLL unit can normally oscillate.
  • Power supply voltage detection means for detecting an abnormality the logical operation circuit performs a logical operation based on the external control signal, the frequency detection result, and the power supply voltage detection result, and the delay circuit output voltage fixing means
  • the power supply voltage is based on the PLL control signal until the low voltage state power exceeds a reference voltage which is a voltage higher than a PLL on voltage which is a voltage at which the PLL unit can perform normal oscillation.
  • the output voltage of at least one of the variable delay circuits may be fixed at a predetermined voltage.
  • one end of the delay circuit output voltage fixing means is connected to the input terminal of the variable delay circuit, and the other end is at least one of a power supply voltage, ground, and the gate.
  • the delay circuit output voltage fixing means is connected to the gate of the variable delay circuit based on the PLL control voltage. Alternatively, it can be fixed at the PLL control signal level.
  • FIG. 1 is a block diagram showing a configuration of a serial link circuit 1 of a first embodiment.
  • FIG. 2 is a block diagram showing a configuration of an input clock frequency detection unit 2.
  • FIG. 3 A timing chart showing the operation timing of the serial link circuit 1.
  • FIG. 4 is a block diagram showing the configuration of a PLL 4
  • FIG. 5 A diagram showing a configuration of a conversion circuit 12.
  • FIG. 6 (A) and (B) show the configuration of the LPF charge circuit 11, respectively.
  • FIG. 7 is a diagram showing a change in potential of a node VC.
  • FIG. 8 A diagram showing a configuration of a voltage control oscillator 8.
  • FIG. 9 A diagram showing a configuration of an output fixing unit 31.
  • FIG. 10 is a diagram showing the configuration of a ring oscillator including a variable delay circuit 30 which also serves as a differential amplifier power and an output fixing unit 31.
  • FIG. 11 is a diagram showing a configuration of a ring oscillator including a variable delay circuit 60 which is also a single-ended inverter and an output fixing unit 61.
  • FIG. 12 (A), (B), (C) and (D) are diagrams showing the configuration of the output fixing unit 61 respectively.
  • FIG. 13 is a diagram showing the configuration of a second example of the present invention.
  • FIG. 14 is a timing diagram showing the relationship between the power supply voltage and the power on reset signal.
  • FIG. 15 is a diagram showing a configuration of a PLL circuit 1000 disclosed in Patent Document 1.
  • FIG. 16 is a diagram showing the configuration of a PLL circuit 1000 having an operation stop function.
  • FIG. 17 is a diagram showing a configuration of a ring oscillator including variable delay circuits 1100.
  • the present embodiment includes an input clock frequency detection unit 2 that monitors the operation state of a clock signal, an AND gate 3 and a PLL 4.
  • the input clock frequency detection unit 2 inputs a clock signal and an inverted clock signal obtained by inverting the output of the clock signal, and monitors the operating state of the clock signal.
  • the input clock frequency detection unit 2 outputs a flag signal (FDTCn), which is a detection signal, to the AND gate 3 when the frequency of the clock signal falls below a predetermined frequency.
  • FDTCn flag signal
  • AND gate 3 takes the logical product of an external control signal to which external force is also input to set PLL unit 4 in an operation stop state, and a flag signal (FDTCn) from input clock frequency detection unit 2, It outputs a PLL power down signal, which is a PLL control signal that controls the operation of PLL unit 4 to stop.
  • FDTCn flag signal
  • FIG. 2 shows a detailed configuration of the input clock frequency detection unit 2.
  • Input clock frequency detector 2 connects the source to the power supply voltage, inputs the clock signal to the gate, and the first PMOS transistor 201 whose drain is connected to the node 212; similarly connects the source to the power supply voltage and inputs the inverted clock signal to the gate It has a second PMOS transistor 206 whose drain is connected to the node 213, a current source 202 connected between the node 212 and the ground, and a current source 207 connected between the node 213 and the ground.
  • the other end of the capacitor 203 whose one end is grounded and the input terminal of the inverter 204 of the two inverters 204 and 205 connected in series are connected to the node 212, and the output terminal of the inverter 205 is the first Connected to branch 214.
  • the other end of the capacitor 208 whose one end is grounded and the input terminal of the inverter 209 of the two inverters 209 and 205 connected in series are also connected. It is connected to the 2 branch 215.
  • the other ends of the first branch 214 and the second branch 215 are connected to the input terminal of the AND gate 211, respectively.
  • the output of the AND gate 221 is the output of the input clock frequency detection unit 2.
  • the input clock frequency detection unit 2 configured as described above will be described.
  • charge S is stored in the capacitors 203 and 208 via the first PMOS transistor 201 and the second PMOS transistor 206 connected to the power supply voltage.
  • the potential of the other end of the capacitors 203 and 208 rises and exceeds the threshold voltage of the inverters 204 and 205, 2 09 and 210, both of the AND gate 211 and the first branch 214 and the second branch 215 go high.
  • Signal is input and the flag signal FDTCn transitions to high level.
  • the potential of one or both of the capacitors 203 and 208 is lowered. This is because the amount of current released from the current source 202 to the ground is larger than the charge charge amount supplied from the first P MOS transistor 201 to the capacitor 203, and the charge charge supplied to the capacitor 208 from the second PMOS transistor 206 is also This is because the amount of current drawn from the current source 207 to the ground is larger than the amount.
  • the flag signal FDTCn output from the AND gate 211, etc. goes from high level to low level. Transition to the level.
  • the input clock frequency detection unit 2 stops the clock signal by setting the flag signal FDTCn to low level.
  • the PLL unit 4 is notified via the AND gate that it has stopped or has fallen below the operation lower limit frequency.
  • the flag signal FDCTn from the AND gate 211 is set to low level to indicate that the clock signal is stopped or lower than an arbitrary frequency. You may be notified of these conditions by becoming.
  • the predetermined frequency at which the flag signal FDCTn is set to low level or high level is the power supply voltage, transistor length and width, current amount of current source, capacity of capacitor, and threshold voltage of inverter. It can be set by
  • FIG. 1 An operation timing chart of the input clock frequency detection circuit 2 is shown in FIG.
  • tFDTCn the time until the output of the clock signal stops and the force until the flag signal FDTCn is output, that is, tFDTCn
  • the time of tFDTCn is adjusted to the cycle of the clock signal to be detected. For example, if the frequency of the clock signal is 5 MHz, set tFDTCn to around 200 ns.
  • 4 can be set to the operation stop state.
  • the AND gate for taking the logical product of the flag signal FDCTn and the external control signal is provided, but the PLL power down signal is not based on the external control signal, and the flag signal FDCTn is used. It may be input to the PLL unit 4 as it is. Even when the flag signal FDCTn is directly input to the PLL unit 4, the PLL unit 4 can be set in the operation stop state when the clock signal becomes lower than the lower limit frequency of operation.
  • the PLL unit 4 includes a phase frequency comparator 5, a charge pump 6, a low pass filter (hereinafter also abbreviated as LPF) 7, a conversion circuit 12, a voltage control oscillator 8, and a PLL power. It has an inverter 9 for inverting the output of the down signal, a 1ZN frequency divider 10, and an LPF charge circuit 11 which is an oscillator input voltage fixing means.
  • LPF low pass filter
  • the phase frequency comparator 5 receives the input clock signal and the feedback signal from the 1ZN divider 10. The phase difference is detected, and an error signal (UP, DOWN) corresponding to the phase difference for raising or lowering the oscillation frequency of the voltage control oscillator 8 is output.
  • an error signal (UP, DOWN) corresponding to the phase difference for raising or lowering the oscillation frequency of the voltage control oscillator 8 is output.
  • the phase frequency comparator 5 outputs an error signal (UP) for increasing the oscillation frequency of the voltage controlled oscillator 8 during a period corresponding to the phase difference.
  • an error signal (DOWN) for decreasing the oscillation frequency of the voltage control oscillator 8 is output from the phase frequency comparator 5 during a period corresponding to the phase difference.
  • the phase frequency comparator 5 outputs a pulse width modulated signal of the phase difference between the two input signals.
  • Charge pump 6 converts the error signal (UP, DOWN) from phase frequency comparator 5 into an analog signal.
  • the output signal converted into the analog signal is input to the conversion circuit 12 as a control voltage (VC) through the low pass filter 7 and converted into a control signal for controlling the voltage control oscillator 8 by the conversion circuit 12.
  • the low pass filter 7 is composed of a resistor 701 and a capacitor 702 to reduce high frequency noise and the like contained in the output signal from the charge pump 6 and stabilize the feedback loop.
  • the conversion circuit 12 is a circuit that converts the control voltage (VC) from the charge pump 6 into a noise p signal and a noise n signal, which are control signals used in a variable delay circuit described later. As shown in FIG.
  • the bias p signal is output as the output signal of the amplifier 13 included in the conversion circuit 12, and the bias n signal directly uses the control voltage (VC) from the charge pump 6.
  • the oscillation frequency of the voltage control oscillator 8 can be controlled by the control voltage (VC) output from the charge pump 6. By increasing the control voltage (VC), the oscillation frequency of the voltage controlled oscillator 8 can be increased.
  • the variable delay circuit 30 constituting the voltage controlled oscillator 8 is also constituted of the differential amplifier power of FIG. 8 described later, the gain of the differential amplifier is increased by increasing the value of the control voltage (VC). By setting, the oscillation frequency of the voltage controlled oscillator 8 can be increased.
  • the output signal of the voltage controlled oscillator 8 is divided by the 1ZN divider 10 as it is output as the output signal (VCOout) of the PLL circuit 1 and is used as a feedback signal as the phase frequency comparator 5.
  • the 1ZN divider 10 converts VCOout into a feedback signal of the frequency of 1ZN.
  • a PLL power-down signal is input to phase frequency comparator 5 and charge pump 6, respectively, and when this PLL power down signal is activated, phase frequency comparator 5 and charge pump 6 are provided. 6 stops operation.
  • a set n signal using the output of the PLL power down signal as it is and a set p signal obtained by inverting the output of the PLL power down signal by the inverter 9 are input to the voltage control oscillator 8.
  • the voltage control oscillator 8 ceases operation when the set n signal becomes active.
  • the LPF charge circuit 11 includes an NMOS transistor 14 having a drain connected to the power supply voltage, a source connected to the node 16, and a PLL power down signal input to the gate.
  • the PLL circuit 1 When the PLL circuit 1 is stopped, that is, when the PLL power down signal becomes active (low level), the LPF charge circuit 11 sets the potential VC of the node 16 connected to the charge pump 6 through the NMOS transistor 14 to the power supply potential.
  • the value voltage of the NMOS transistor 14 is pulled up and charged to a reduced potential (hereinafter referred to as VCC-NMOS transistor 14! / Abbreviated as value voltage).
  • the connection destination of the NMOS transistor 14 may be the output of the charge pump 6 as shown in FIG. 6A, or may be between the resistor 701 and the capacitor 702 as shown in FIG. 6B.
  • the oscillation frequency of the voltage controlled oscillator 8 can be controlled by the voltage of the node 16, that is, the control voltage (Vc). Therefore, when the operation stop state is entered, setting the control voltage (VC) to a predetermined high voltage by the LPF charge circuit 11 causes the variable delay of the voltage control oscillator 8 when the operation stop state is released. Since the circuit 30 starts to operate also with high gain force, the voltage controlled oscillator 8 can start oscillating stably with high frequency power.
  • FIG. 7 shows the transition of the potential of the node 16 which has been charged to (VCC ⁇ NMOS transistor 14 threshold voltage) in the operation stop state after the operation stop state is released.
  • the control voltage (VC) which has been charged up to (VCC-NMOS transistor 14 threshold voltage) in the operation stop state, is time elapsed when the operation stop state is released. Both fluctuate and settle to the target voltage shown in FIG.
  • the target voltage indicates the potential of the node 16 when the serial link 1 locks the clock signal.
  • VC shown in Figure 7 C shows the high side power supply voltage
  • VSS shows the low side power supply voltage.
  • the node 16 is charged by the NMOS transistor 14 and the potential of the node VC is as shown in FIG.
  • the voltage controlled oscillator 8 of the present embodiment is an m + 1 single-stage variable delay circuit 30 (0), 30 (1), ⁇ , 30 (k) ⁇ ⁇ ⁇ 30 (m— l)
  • a ring oscillator with 30 (m) connected in a ring An output fixed portion 31 (0), 31 (1), ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 31 ⁇ 31 (m-l 31) (m) (where k takes any value from 0 to m, and m is any integer greater than or equal to 1).
  • a set signal including the set n signal and the set p signal is input to the output fixing unit 31.
  • FIG. 9 shows the configuration of the variable delay circuits 30 (k) and 30 (k + 1) constituting the ring oscillator.
  • a differential buffer having two inputs and two output terminals is used as the variable delay circuits 30 (k) and 30 (k + 1).
  • a control signal which is also a bias p signal and a bias n signal generated by the conversion circuit 12 is input to all variable delay circuits 30 constituting the ring oscillator.
  • the bias p signal and the bias n signal are generated from the control voltage VC output from the charge pump 6 as described above, and the control voltage VC is controlled (that is, the node 16 shown in FIG. 6 is controlled) To control the gain of the variable delay circuit 30.
  • the variable delay circuit 30 of the voltage control oscillator 8 starts to operate also with a high gain force, so the voltage control oscillator 8 has a high frequency power stability. Oscillation can be started.
  • the output fixing portion 31 (k) is provided at the output terminal of the variable delay circuit 30 (k), and the output fixing portion 31 (k + 1) is provided at the output terminal of the variable delay circuit 30 (k + 1). ing.
  • the output fixing unit 31 (k) provided in the variable delay circuit 30 (k) sets the first output end 32 of the variable delay circuit 30 (k) to high level according to the set n signal and the set p signal. Fix and 2nd output Fix end 33 low. Further, the output fixing unit 31 (k + 1) provided in the variable delay circuit 30 (k + 1) fixes the first output end 32 of the variable delay circuit 30 (k + 1) to a low level, and the second output end Fix 33 at high level.
  • the source is connected to the power supply voltage, the set n signal is input to the gate, the drain of the PMOS transistor 35 and the source are grounded, and the source and gate The drain of the NMOS transistor 36 is connected.
  • the source is connected to the power supply voltage, the drain and source of the PMOS transistor 37 with the gate and source connected, and the source are grounded and set at the gate. And the drain of the NMOS transistor 38 is connected.
  • the first output terminal 32 of the variable delay circuit 30 (k + 1) has a source connected to the power supply voltage, a drain and a source of the PMOS transistor 39 connecting the gate and the source, and a gate
  • the p signal is input to the drain of the NMOS transistor 40 is connected.
  • the source is connected to the power supply voltage
  • the set n signal is input to the gate
  • the drain of the PMOS transistor 41 the source is grounded
  • the gate and source are The drain of the connected NMOS transistor 42 is connected.
  • the timing for fixing the output end of the variable delay circuit 30 will be described with reference to the timing chart shown in FIG.
  • the PMOS transistor 35 provided at the first output end 32 of the variable delay circuit 30 (k) shown in FIG.
  • the output fixing unit 31 fixes the output of the variable delay circuit 30 even when the voltage control oscillator 8 that operates following the frequency of the input clock signal is stopped. Do not go into an undetermined state. Therefore, the PLL can operate stably even at the start and restart of operation immediately after power-on and at the time of recovery from the operation stop state.
  • the output fixing portion 31 (k) shown in FIG. 9 has a PMOS transistor and an NMOS transistor at each of the output ends 32 and 33 so that the first output end 32 and the second output end 33 have the same load. Set up! /. It may be the output fixing portion 31 (k) of the configuration shown in FIGS. 10 (A) and (B), and (C) and (D) in which the configuration is simplified while being forced.
  • FIG. 10 (A) shows the configuration of another output fixing portion 31 (k) which fixes the first output end 32 at high level and fixes the second output end 33 at low level.
  • the first output terminal 32 is connected to the source of an NMOS transistor 43 which inputs the set p signal to the gate and connects the gate and the drain.
  • the drain of an NMOS transistor 44 is connected to the second output terminal 33.
  • the source of the NMOS transistor 44 is connected to the ground and the set p signal is input to the gate. Even in such a configuration, the first output terminal 32 is fixed at the high level, and the second output terminal 33 is fixed at the low level, when the set signal p becomes negative.
  • FIG. 10 (B) shows a configuration in which the first output end 32 is fixed at the low level and the second output end 33 is fixed at the high level in the same configuration as FIG. 10 (A).
  • the source of an NMOS transistor 45 is connected to the first output terminal 32 which is fixed at low level.
  • the source is grounded and the set p signal is input to the gate.
  • the set p signal is input to the gate, and the source of the NMOS transistor 46 in which the gate and the drain are connected is connected.
  • FIG. 10 (C) shows the configuration of another output fixing portion 31 (k) which fixes the first output end 32 at high level and fixes the second output end 33 at low level.
  • the first output terminal 32 has a source connected to the power supply voltage, a set n signal input to the gate, and a drain connected to the PMOS transistor 47.
  • the second output terminal 33 is connected to the drain of an NMOS transistor 48 which has a source grounded and a gate to which a set p signal is input.
  • FIG. 10 (D) shows a configuration in which the first output end 32 is fixed low and the second output end 33 is fixed high in the same configuration as FIG. 10 (C).
  • the source is grounded and the drain of the NMOS transistor 49 that inputs the set p signal to the gate is connected to the first output terminal 32 that is fixed to low. It is done.
  • the source is connected to the power supply voltage, the set n signal is input to the gate, and the drain of the PMOS transistor 50 is connected to the second output terminal 33 fixed to high.
  • variable delay circuit inverter
  • the number of stages of variable delay circuits is an odd number.
  • the output of the variable delay circuit can be fixed at low level or high level by setting the control signal set n to low level and the set p to high level.
  • FIG. 11 A configuration in which a single-ended variable delay circuit (inverter) 60 is used as the voltage control oscillator 8 is shown in FIG.
  • output fixing parts 61 (k) and 61 (k + 2) for fixing the output of the variable delay circuit to high level are provided.
  • An output fixing unit 61 (k + 1) is provided at the output terminal of the variable delay circuit 60 (k + 1) to fix the output of the variable delay circuit at a low level.
  • An output fixing unit 61 (k) for fixing the output of variable delay circuit 60 (k) to a high level connects the source to the power supply voltage, connects the drain to the output end, and sets the gate to n signal input And a NMOS transistor 63 having a drain connected to the output terminal, a source connected to ground, and a gate and source connected.
  • the configuration of the output fixing unit 61 (k + 2) for fixing the output of the variable delay circuit 60 (k + 2) to the high level is also the same as that of the output fixing unit 61 (k), and therefore the description thereof is omitted.
  • the output fixing unit 61 (k + 1) for fixing the output of the variable delay circuit 60 (k + 1) to low level connects the source to the power supply voltage, connects the drain to the output end, and outputs the gate and source Are connected to each other, the drain is connected to the output end, the source is grounded, and the NMOS transistor 65 for inputting the set P signal to the gate is provided.
  • the PMOS transistor 62 By setting the set n signal to low level, the PMOS transistor 62 is turned on and the output terminal is fixed to high level. Also, by setting the set p signal to high level, the NMOS transistor 65 turns on and fixes the output end to low level.
  • FIG. 12 (A) Another configuration of the output fixing portion 61 (k) for fixing the output end of the single-ended variable delay circuit 60 (k) to high level or low level is shown in FIG.
  • An output fixing unit 61 (k) shown in FIG. 12 (A) fixes the output end of the variable delay circuit 60 (k) to a high level.
  • This output fixing portion 61 (k) connects the source to the output end, gates the set p signal,
  • An NMOS transistor 66 is provided, which connects the in and the gate.
  • FIG. 12 (B) shows a configuration forming a pair with the output fixing portion 61 (k) shown in FIG. 12 (A), and an output for fixing the output end of the variable delay circuit 60 (k) to low level.
  • the configuration of the fixed part 61 (k) is shown.
  • the output fixing portion 61 (k) is provided with an NMOS transistor 67 which has a source grounded, a drain connected to the output end, and a gate to which a set p signal is
  • the output fixing unit 61 (k) shown in FIG. 12 (C) also fixes the output end of the variable delay circuit 60 (k) to a high level.
  • the output fixing unit 61 (k) is provided with a PMOS transistor 68 in which the source is connected to the power supply voltage, the set n signal is gated in, and the drain is connected to the output end.
  • FIG. 12 (D) is a configuration forming a pair with the output fixing portion 61 (k) shown in (C), and the output fixing of the variable delay circuit 60 (k) is fixed at low level.
  • the configuration of part 61 (k) is shown.
  • the output fixing portion 61 (k) is provided with an NMOS transistor 69 which has a source grounded, a drain connected to the output end, and a gate to which the set P signal is input.
  • a configuration in which the output fixing portions 31 and 61 are provided for all the variable delay circuits 30 and 60 is not limited to the output fixing portion for all the variable delay circuits 30 and 60. There is no need to provide 31, 61.
  • the output fixing portions 31 and 61 may be disposed in at least one of the variable delay circuits 30 and 60. Since at least one variable delay circuit does not fix the output and does not enter an undefined state, the output of the variable delay circuit is fixed at the start of operation and restart, such as immediately after power on or when returning from operation stop state. The output voltage can trigger the PLL to operate stably.
  • the input voltage of the conversion circuit 12 is fixed to a predetermined high voltage by the PLL power-down signal, and the voltage control oscillator is made high immediately after the power is turned on.
  • Frequency force A configuration that allows stable oscillation, and an output fixing unit in the variable delay circuit, and the output voltage of the variable delay circuit is fixed by a set signal based on the PLL power down signal, and stable oscillation occurs immediately after power on etc.
  • a power on reset circuit 15 which is a power supply voltage detection means is further provided.
  • the power on reset circuit 15 acquires a voltage based on the power supply voltage, and outputs a high level as the output signal PORn when the power supply voltage rises to a preset potential.
  • the power on reset circuit 15 may have any configuration as long as it is a circuit that outputs a low level as the output signal PORn when the power supply voltage rises to a preset potential, for example, a latch circuit and the like. It can be constituted by a transistor or the like.
  • the output signal P ORn is at low level when the power is turned on.
  • FIG. 14 shows the relationship between the power supply voltage and the output signal PORn of the power-on reset circuit 15.
  • the PLLON voltage shown in FIG. 14 indicates a voltage at which the PLL circuit 1 starts operation.
  • the reference voltage shown in FIG. 14 is a voltage at which the power on reset circuit 15 changes PORn to high level and releases the reset state of the PLL circuit 1. Also, tl is the time when the PLLON voltage is reached, and t2 is the time when the reference voltage is reached.
  • No-one-on-reset circuit 15 fixes the PORn signal as it is at a low level, even when the voltage (PLLON voltage) at which PLL unit 4 can operate as shown in FIG. Reset 4 operation (stop operation).
  • the power-on reset circuit 15 sets the PORn signal to high level to release the reset. Therefore, the PLL unit 4 is in the power-down state during the period until the tl force shown in FIG. 14 is also up to t2.
  • Such a power on reset circuit 15 is provided, and the logical product of the output signal PORn from this circuit, the flag signal (FDTCn) from the input clock frequency detection unit 2 and the external control signal is taken to obtain PLL power Output as a down signal.
  • PLL unit By controlling the PLL unit with such a PLL power down signal, it becomes possible to put the PLL unit 4 in the reset state and set the operation stop state in the unstable state immediately after the power is turned on.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細 書
フェーズ 'ロックド レープ回路
技術分野
[0001] 本発明は、フェーズ 'ロックド 'ループ（Phase— Locked Loop ;PLL)回路に関し 、特に、間欠的に動作する PLL回路に関する。
背景技術
[0002] PLL回路を使用して多相のクロック信号を生成する技術の一例が特許文献 1に開 示されている。特許文献 1に開示された PLL回路の構成を、図 15を参照しながら説 明する。図 15に示すように特許文献 1に開示された PLL回路 1000は、位相周波数 比較器 1001と、チャージポンプ 1002と、ローノ スフィルタ 1003と、電圧制御発振器 1004と、ディレイ回路 1005とを備えて!/ヽる。
[0003] 電圧制御発振器 1004は、制御電圧に従った周波数で発振し、出力クロック信号を 生成する。位相周波数比較器 1001は、電圧制御発振器 1004が生成した出力クロッ ク信号の位相を入力クロック信号の位相と比較し、その位相差に応じた誤差信号を 発生する。この誤差信号は、チャージポンプ 1002とローパスフィルタ 1003とで積分 され、制御電圧として電圧制御発振器 1004に印加される。
[0004] ディレイ回路 1005は、複数の差動バッファからなり、制御電圧に従って入力クロック 信号を遅延させることで多相の出力クロック信号を出力している。
[0005] 上述のように PLL回路は、入力クロック信号の周波数と位相に一致するように電圧 制御発振器を発振させる。この状態において、 PLL回路の動作周波数範囲よりも低 い周波数のクロック信号が入力されたり、あるいはクロック信号が停止、すなわちハイ 固定又はロー固定になると、 PLL回路はクロック信号の周波数に追従しょうとするの で電圧制御発振器の発振は止まる。しかしながら、電圧制御発振器が停止している 状態であっても、 PLL回路に含まれている位相周波数比較器、チャージポンプ等の アナログ回路には一般的に電流を定常的に流しているため無駄な電力を消費するこ とになる。
[0006] このため PLL回路では、 PLL回路を間欠的に動作させ、 PLL回路自体の消費電 力を抑える工夫がなされている。すなわち、 PLL回路を使用しない時には PLL回路 をスリープ (オフ）状態にして、その間、 PLL回路に含まれているアナログ回路に電流 が流れな 、ようにし、 PLL回路を使う時のみ PLL回路をスリープ状態力も動作 (オン） 状態にする。
[0007] 図 16に示す PLL回路 1000では、外部力も PLL回路 1000をスリープ状態に設定 する PLLパワーダウン信号を入力して、位相周波数比較器 1001と、チャージポンプ 1002と、電圧制御発振器 1004とに入力している。位相周波数比較器 1001とチヤ ージポンプ 1002と電圧制御発振器 1004とは PLLパワーダウン信号がアクティブに なると、動作を停止する。
[0008] 特許文献 1：国際公開 WO00Z65717号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、 PLL回路をスリープ状態や電源 OFFの状態力 動作させると、電圧 制御発振器が正常に発振しない問題が生じることがある。
[0010] 図 17に、電圧制御発振器の一例として、差動型の可変遅延回路 1100 (m)を使用 したリングオシレータの構成を示す。図 17に示す SOpZSOn, Slp/Sln, ···, S( m-l)p/S(m-l)n, SmpZSmnは可変遅延回路 1100(0) , 1100(1), ···, 1 100 (m-1), 1100 (m)それぞれの出力とする。ここで mは 1以上の整数である。
[0011] 電圧制御発振器 1004が発振していない状態では、各々の可変遅延回路 1100 ( m)のゲインが極めて低い状態にあるため、出力 SOpZSOn, Slp/Sln, ···, S(m -l)p/S(m-l)n, SmpZSmnは不定の状態にある。この状態から電圧制御発 振器 1004が動作状態となると、各々の可変遅延回路 1100 (m)のゲインを上昇させ て発振状態に導くが、可変遅延回路 1100 (m)のゲインが上昇しても可変遅延回路 1100 (m)の出力は不定状態にあつたため、可変遅延回路 1100 (m)の 2出力に電 位差が生じず、電圧制御発振器が発振しない、または正常に発振しないという問題 が生じる。
[0012] 本発明は上記事情に鑑みてなされたものであり、電源投入直後や動作停止状態か らの復帰時などの動作開始時及び再開時にも安定して動作することができる PLL回 路を提供することを目的とする。
課題を解決するための手段
[0013] 本発明は、入力クロックの周波数が所定の周波数以下になったことを検出し、この 周波数検出結果に基づいた PLL制御信号を出力する入力クロック周波数検出手段 と、前記入力クロックの位相と電圧制御発振器の出力信号との位相差を検出する位 相周波数比較手段と、前記検出された位相差に応じた誤差信号を生成する誤差信 号生成手段と、前記誤差信号に基づ!、て所定周波数の発振信号を出力する前記電 圧制御発振器とを有する PLL部と、前記入力クロックの周波数が所定の周波数以下 になると、前記 PLL制御信号に基づいて、前記電圧制御発振器の入力電圧を予め 定められた所定の高電圧に固定する発振器入力電圧固定手段と、を備えることを特 徴とするフェーズ 'ロックド 'ループ回路である。
[0014] 上記構成により、入力クロックの周波数に追従して動作する電圧制御発振器が動 作停止状態になっても、電圧制御発振器の入力電圧を予め定められた所定の高電 圧に固定するので、電圧制御発振器の出力が不定状態になることがない。このため 電圧制御発振器の動作再開時及び開始時に、電圧制御発振器を正常に発振させる ことができる。
[0015] 上記フェーズ 'ロックド 'ループ回路において、前記入力クロック周波数検出手段は 、前記 PLL部の動作を制御するため外部力 入力される外部制御信号と前記周波 数検出結果との論理演算を行う論理演算回路を備え、前記 PLL制御信号は、前記 演算回路の出力信号であって、前記発振器入力電圧固定手段は、前記入力クロック の周波数が所定の周波数以下になる、もしくは前記外部制御信号力 SPLL部を停止さ せる制御信号であれば、前記電圧制御発振器の入力電圧を予め定められた所定の 高電圧に固定する構成とすることができる。この構成により、電圧制御発振器の出力 が不定状態になることを防止することができ、また電圧制御発振器の動作再開時など に電圧制御発振器を正常に発振させることができる。また、前記電源電圧が、前記低 電圧状態力 前記 PLL部が正常発振を行うことができる電圧である PLLオン電圧よ り高い電圧である基準電圧を超えるまで、前記 PLL制御信号に基づいて、前記電圧 制御発振器の入力電圧を予め定められた所定の高電圧に固定する構成とすることが できる。この構成により、動作開始時及び再開時などにおいて電圧制御発振器を高 い周波数力も安定して発振させることができ、入力クロックの周波数に同期するまで にかかる時間を短縮することができる。また、フェーズ 'ロックド 'ループ回路において 、前記発振器入力電圧固定手段は、ドレインを電源電圧に接続し、ソースを前記誤 差信号配線と接地電位との間の 、ずれか一点に接続し、ゲートに前記 PLL制御信 号を入力する NMOSトランジスタであり、前記所定の高電圧は、前記電源電圧より低 い電圧とすることができる。
[0016] 本発明は、入力クロックの周波数が所定の周波数以下になったことを検出し、この 周波数検出結果に基づいた PLL制御信号を出力する入力クロック周波数検出手段 と、前記入力クロックの位相と電圧制御発振器の出力信号との位相差を検出する位 相周波数比較手段と、前記検出された位相差に応じた誤差信号を生成する誤差信 号生成手段と、前記誤差信号に応じて遅延を行う複数の可変遅延回路をリング状に 接続し、所定周波数の発振信号を出力する前記電圧制御発振器とを有する PLL部 と、前記入力クロックの周波数が所定の周波数以下になると、前記 PLL制御信号に 基づいて、少なくとも 1つの前記可変遅延回路の出力電圧を予め定められた所定の 電圧に固定する遅延回路出力電圧固定手段と、を備えるフェーズ 'ロックド 'ループ 回路である。この構成により、電圧制御発振器の出力が不安定状態になることを防止 することができ、動作再開時及び開始時に、電圧制御発振器を正常に発振させるこ とがでさる。
[0017] 上記フェーズ 'ロックド 'ループ回路において、前記入力クロック周波数検出手段は 、前記 PLL部の動作を制御するため外部力 入力される外部制御信号と前記周波 数検出結果との論理演算を行う論理論理演算回路を備え、前記 PLL制御信号は、 前記演算回路の出力信号であって、前記遅延回路出力電圧固定手段は、前記入力 クロックの周波数が所定の周波数以下になる、もしくは前記外部制御信号が PLL部 を停止させる制御信号であれば、少なくとも 1つの前記可変遅延回路の出力電圧を 予め定められた所定の電圧に固定する構成とすることができる。この構成により、電 圧制御発振器の出力が不定状態になることを防止することができ、また電圧制御発 振器の動作再開時などに電圧制御発振器を正常に発振させることができる。上記フ エーズ 'ロックド 'ループ回路において、前記入力クロック周波数検出手段は、電源電 圧力 低電圧状態力 前記 PLL部が正常発振を行うことができる電圧である PLLォ ン電圧より高い電圧である基準電圧を超えたことを検出する電源電圧検出手段を備 え、前記論理演算回路は、前記外部制御信号、前記周波数検出結果、および前記 電源電圧検出結果に基づく論理演算を行い、前記遅延回路出力電圧固定手段は、 前記電源電圧が、前記低電圧状態力 前記 PLL部が正常発振を行うことができる電 圧である PLLオン電圧より高 1ゝ電圧である基準電圧を超えるまで、前記 PLL制御信 号に基づいて、少なくとも 1つの前記可変遅延回路の出力電圧を予め定められた所 定の電圧に固定する構成とすることができる。この構成により、動作開始時及び再開 時などにおいて電圧制御発振器を高い周波数力 安定して発振させることができ、 入力クロックの周波数に同期するまでにかかる時間を短縮することができる。上記フ エーズ'ロックド'ループ回路において、前記遅延回路出力電圧固定手段は、一端が 前記可変遅延回路の入力端子に接続され、他端が少なくとも電源電圧、接地、もしく は前記ゲートのいずれか 1に接続され、ゲートに前記 PLL制御信号を入力するトラン ジスタであって、前記遅延回路出力電圧固定手段は、前記 PLL制御電圧に基づい て、前記可変遅延回路の出力電圧を電源電圧、接地電位、もしくは PLL制御信号レ ベルに固定する構成とすることができる。
発明の効果
[0018] 本発明によれば、電源投入直後や動作停止状態力 の復帰時などの動作開始時 及び再開時にも安定して動作することができる PLL回路を提供することができる。 図面の簡単な説明
[0019] [図 1]第 1実施例のシリアルリンク回路 1の構成を示すブロック図である。
[図 2]入力クロック周波数検知部 2の構成を示すブロック図である。
[図 3]シリアルリンク回路 1の動作タイミングを示すタイミング図である。
[図 4]PLL4の構成を示すブロック図である。
[図 5]変換回路 12の構成を示す図である。
[図 6] (A)及び (B)はそれぞれ LPFチャージ回路 11の構成を示す図である。
[図 7]節点 VCの電位の変化を示す図である。 [図 8]電圧制御発振器 8の構成を示す図である。
[図 9]出力固定部 31の構成を示す図である。
[図 10]差動増幅器力もなる可変遅延回路 30と出力固定部 31とから構成されるリング オシレータの構成を示す図である。
[図 11]シングルエンドのインバータカもなる可変遅延回路 60と出力固定部 61とから 構成されるリングオシレータの構成を示す図である。
[図 12] (A)、（B)、（C)及び (D)はそれぞれ出力固定部 61の構成を示す図である。
[図 13]本発明の第 2実施例の構成を示す図である。
[図 14]電源電圧とパワーオンリセット信号との関係を示したタイミング図である。
[図 15]特許文献 1に開示された PLL回路 1000の構成を示す図である。
[図 16]動作停止機能を備えた PLL回路 1000の構成を示す図である。
[図 17]可変遅延回路 1100からなるリングオシレータの構成を示す図である。
発明を実施するための最良の形態
[0020] 次に、添付図面を参照しながら本発明の最良の実施例を説明する。
実施例 1
[0021] まず、図 1を参照しながら本実施例のシリアルリンク回路 1の構成を説明する。図 1 に示されるように本実施例は、クロック信号の動作状態をモニタする入力クロック周波 数検知部 2と、 ANDゲート 3と、 PLL4とを有している。
[0022] 入力クロック周波数検知部 2は、図 1に示されるようにクロック信号と、クロック信号の 出力を反転させた反転クロック信号とを入力してクロック信号の動作状態をモニタす る。入力クロック周波数検知部 2は、クロック信号の周波数が予め定められた所定の 周波数以下となると、検出信号であるフラグ信号 (FDTCn)を ANDゲート 3に出力す る。
[0023] ANDゲート 3は、 PLL部 4を動作停止状態に設定するため外部力も入力された外 部制御信号と、入力クロック周波数検知部 2からのフラグ信号 (FDTCn)との論理積 を取り、 PLL部 4の動作を停止させる制御をおこなう PLL制御信号である PLLパワー ダウン信号を出力する。
[0024] 図 2に入力クロック周波数検知部 2の詳細構成を示す。入力クロック周波数検知部 2は、ソースを電源電圧に接続し、ゲートにクロック信号を入力し、ドレインを節点 212 に接続した第 1PMOSトランジスタ 201と、同じくソースを電源電圧に接続し、ゲート に反転クロック信号を入力し、ドレインを節点 213に接続した第 2PMOSトランジスタ 2 06と、節点 212とグランド間に接続された電流源 202と、節点 213とグランド間に接続 された電流源 207とを有している。また、節点 212には一端が接地されたコンデンサ 203の他端と、直列に接続された 2つのインバータ 204、 205のうちインバータ 204の 入力端子とが接続され、インバータ 205の出力端子が、第 1ブランチ 214に接続され ている。同様に節点 213にも、一端が接地されたコンデンサ 208の他端と、直列に接 続された 2つのインバータ 209、 205のうちインバータ 209の入力端子とが接続され、 インバータ 210の出力端子力 第 2ブランチ 215に接続されている。第 1ブランチ 214 と第 2ブランチ 215とのもう一方の端部は、 ANDゲート 211の入力端子にそれぞれ接 続されている。 ANDゲート 221の出力が入力クロック周波数検知部 2の出力となる。
[0025] 上記構成の入力クロック周波数検知部 2の動作を説明する。入力したクロック信号 が予め定められた所定の周波数以上であると、電源電圧に接続された第 1PMOSト ランジスタ 201、第 2PMOSトランジスタ 206を介してコンデンサ 203、 208に電荷力 S 蓄えられる。コンデンサ 203、 208の他端の電位が上昇し、インバータ 204と 205、 2 09と 210のしきい値電圧を超えると、 ANDゲート 211〖こ第 1ブランチ 214、第 2ブラン チ 215から共にハイレベルの信号が入力され、フラグ信号 FDTCnがハイレベルに遷 移する。
[0026] また、クロック信号が停止、あるいは予め定められた所定の周波数以下になると、コ ンデンサ 203、 208のいずれか一方、または両方の電位が低下する。これは、第 1P MOSトランジスタ 201からコンデンサ 203に供給される電荷チャージ量よりも電流源 202からグランドに抜ける電流量の方が多くなり、同様に第 2PMOSトランジスタ 206 力もコンデンサ 208に供給される電荷チャージ量よりも電流源 207からグランドに抜 ける電流量の方が多くなるためである。コンデンサ 203、 208の他端の電位が低下し 、インノ ータ 204と 205、 209と 210のしき!/ヽ値電圧を下回ると、 ANDゲート 211力ら 出力されるフラグ信号 FDTCnがハイレベルからローレベルに遷移する。入力クロック 周波数検知部 2は、フラグ信号 FDTCnをローレベルとすることで、クロック信号が停 止、或いは動作下限周波数以下になったことを ANDゲートを介して PLL部 4に通知 する。なお、本実施例では、 ANDゲート 211からのフラグ信号 FDCTnをローレベル とすることで、クロック信号の停止、或いは任意の周波数以下であることを示すこととし て 、るが、逆にハイレベルとなることでこれらの状態を通知するものであってもよ 、。
[0027] ここで、フラグ信号 FDCTnをローレベルもしくはハイレベルとする前記所定の周波 数は、電源電圧、トランジスタ長及び幅、電流源の電流量、コンデンサの容量、並び にインバータのしきい値電圧によって設定することができる。
[0028] 図 3に入力クロック周波数検知回路 2の動作タイミング図を示す。クロック信号がノヽ ィレベルのままで停止すると、図 3に示す tFDTCn(=t2— tl)後に、フラグ信号 FD TCnがハイレベルからローレベルに遷移する。ここで、クロック信号の出力が停止し て力もフラグ信号 FDTCnが出力されるまでの時間、すなわち tFDTCnは、コンデン サ 203、 208の容量やグランドに流れ込む電流量を変えることによって任意の時間に 設定可能となる。 tFDTCnの時間は検出したいクロック信号の周期に合わせる。例え ば、クロック信号の周波数を 5MHzとした場合、 tFDTCnを 200ns付近に設定する。
[0029] ANDゲート 3において、フラグ信号 FDCTnと外部制御信号との論理積を取ること で、クロック信号が動作下限周波数以下となったこと、または外部制御信号が入力さ れたことにより、 PLL部 4を動作停止状態に設定することができる。なお、実施例 1に お!ヽて、フラグ信号 FDCTnと外部制御信号との論理積を取る ANDゲートを備えるも のとしたが、 PLLパワーダウン信号を外部制御信号によらず、フラグ信号 FDCTnを そのまま PLL部 4に入力するものとしても良い。フラグ信号 FDCTnをそのまま PLL部 4に入力する構成としても、クロック信号が動作下限周波数以下となれば、 PLL部 4を 動作停止状態に設定することができる。
[0030] 次に、 PLL部 4の構成について説明する。図 4に示すように PLL部 4は、位相周波 数比較器 5と、チャージポンプ 6と、ローパスフィルタ（以下、 LPFとも略記する） 7と、 変換回路 12と、電圧制御発振器 8と、 PLLパワーダウン信号の出力を反転させるィ ンバータ 9と、 1ZN分周器 10と、発振器入力電圧固定手段である LPFチャージ回 路 11とを有している。
[0031] 位相周波数比較器 5は、入力したクロック信号と 1ZN分周器 10からの帰還信号と の位相差を検出し、電圧制御発振器 8の発振周波数を上げる、または下げるための この位相差に応じた誤差信号 (UP, DOWN)を出力する。クロック信号に対して帰還 信号の位相が遅れて!/ヽる時は、位相周波数比較器 5から電圧制御発振器 8の発振 周波数を上昇させる誤差信号 (UP)が位相差に相当する期間出力される。逆にクロ ック信号に対して帰還信号が進んで 、るときは、位相周波数比較器 5から電圧制御 発振器 8の発振周波数を下降させる誤差信号 (DOWN)が位相差に相当する期間 出力される。このように位相周波数比較器 5は、入力された 2つの信号の位相差をパ ルス幅変調した信号を出力する。
[0032] チャージポンプ 6は、位相周波数比較器 5からの誤差信号 (UP, DOWN)をアナ口 グ信号に変換する。アナログ信号に変化された出力信号は、ローパスフィルタ 7を通 してコントロール電圧 (VC)として変換回路 12に入力され、この変換回路 12で電圧 制御発振器 8を制御する制御信号に変換される。ローパスフィルタ 7は抵抗 701と容 量 702とで構成され、チャージポンプ 6からの出力信号に含まれる高周波ノイズ等を 低減するとともに、フィードバックループを安定ィ匕させる。変換回路 12は、チャージポ ンプ 6からのコントロール電圧 (VC)を、後述する可変遅延回路で使用する制御信号 である、ノィァス p信号、ノィァス n信号に変換する回路である。図 5に示すようにバイ ァス p信号は、変換回路 12に含むアンプ 13の出力信号として出力され、バイアス n信 号はチャージポンプ 6からのコントロール電圧 (VC)を直接使用する。なお、チャージ ポンプ 6から出力されるコントロール電圧 (VC)によって電圧制御発振器 8の発振周 波数を制御することができる。このコントロール電圧 (VC)を高くすることによって電圧 制御発振器 8の発振周波数を高くすることができる。また、電圧制御発振器 8を構成 する可変遅延回路 30が後述する図 8の差動増幅器力も構成される場合には、コント ロール電圧 (VC)の値を高くすることによって差動増幅器の利得を大きく設定して、 電圧制御発振器 8の発振周波数を高くすることができる。
[0033] 電圧制御発振器 8の出力信号は、この PLL回路 1の出力信号 (VCOout)として出 力されるととも〖こ、 1ZN分周器 10で分周されて帰還信号として位相周波数比較器 5 へ入力される。ここで、 1ZN分周器 10は、 VCOoutをその 1ZNの周波数の帰還信 号に変換する。 [0034] また、位相周波数比較器 5、チャージポンプ 6には、図 4に示すように PLLパワーダ ゥン信号がそれぞれ入力され、この PLLパワーダウン信号がアクティブになると位相 周波数比較器 5、チャージポンプ 6は動作を停止する。また、電圧制御発振器 8には 、 PLLパワーダウン信号の出力をそのまま使用したセット n信号と、 PLLパワーダウン 信号の出力をインバータ 9によって反転させたセット p信号とが入力される。電圧制御 発振器 8は、セット n信号がアクティブになると動作を停止する。
[0035] 電圧制御発振器 8の動作停止時に、電圧制御発振器 8の発振周波数を設定する 発振器入力電圧固定手段としての LPFチャージ回路 11の詳細な構成を図 6に示す 。 LPFチャージ回路 11は、図 6 (A)に示すようにドレインを電源電圧に接続し、ソース を節点 16に接続し、ゲートに PLLパワーダウン信号を入力する NMOSトランジスタ 1 4からなる。 LPFチャージ回路 11は、 PLL回路 1が動作停止状態、すなわち PLLパ ヮーダウン信号がアクティブ（ローレベル）になると、 NMOSトランジスタ 14を介しチヤ ージポンプ 6に接続された節点 16の電位 VCを、電源電位から NMOSトランジスタ 1 4のしき!/、値電圧を引 、た電位（以下、 VCC— NMOSトランジスタ 14しき!/、値電圧と 略記する）までチャージする。なお、 NMOSトランジスタ 14の接続先は、図 6 (A)に 示すようにチャージポンプ 6の出力であってもよいし、図 6 (B)に示すように抵抗 701 と容量 702間でもよい。前述したように節点 16の電圧、すなわちコントロール電圧 (V C)によって電圧制御発振器 8の発振周波数を制御することができる。従って、動作 停止状態に入った時に、 LPFチャージ回路 11によってコントロール電圧 (VC)を所 定の高い電圧に設定しておくことで、動作停止状態が解除された時に電圧制御発振 器 8の可変遅延回路 30は高いゲイン力も動作を開始するため、電圧制御発振器 8は 高 、周波数力も安定して発振を始めることができる。
[0036] 図 7に動作停止状態で、（VCC— NMOSトランジスタ 14しきい値電圧）までチヤ一 ジされた節点 16の電位の、動作停止状態解除後の推移を示す。図 7に示されるよう に、動作停止状態の時に (VCC— NMOSトランジスタ 14しきい値電圧）までチヤ一 ジされたコントロール電圧 (VC)は、動作停止状態が解除されると、時間の経過と共 に変動して図 7に示すターゲット電圧に落ち着く。なお、ターゲット電圧は、シリアルリ ンク 1がクロック信号をロックしている時の節点 16の電位を示す。また、図 7に示す VC Cは、高位側の電源電圧を示し、 VSSは低位側の電源電圧を示す。なお、本実施例 では、 NMOSトランジスタ 14によって節点 16をチャージし、節点 VCの電位を図 7に 示す (VCC— NMOSトランジスタ 14しき!/、値電圧）までしか上げな!/、こととして！/、る。 PMOSトランジスタを用いて節点 16を電源電圧までチャージすると、電圧制御発振 器 8の発振周波数が高くなり過ぎて、位相周波数比較器 5の動作周波数レンジを超 えてしま!、、 PLLとして動作しなくなる可能性があるためである。
[0037] 次に、図 8を参照しながら電圧制御発振器 8の構成について説明する。本実施例の 電圧制御発振器 8は、図 8に示すように m+ 1段の可変遅延回路 30 (0)、 30 (1)、 · · ·、 30 (k)、 · · ·、 30 (m—l)、 30 (m)をリング状に接続したリングオシレータカ、ら構成 される。各可変遅延回路 30の出力側に当該可変遅延回路の出力を固定する出力固 定部 31 (0)、 31 (1)、 · · ·、 31 (k)、 · · ·、 31 (m—l)、 31 (m)を設けている（なお、 k は 0から mまでの任意の値をとり、 mは 1以上の任意の整数とする）。この出力固定部 31には、セット n信号とセット p信号とからなるセット信号が入力される。
[0038] リングオシレータの構成の一例を図 9に示す。図 9には、リングオシレータを構成す る可変遅延回路 30 (k)と 30 (k+ 1)との構成が示されて 、る。可変遅延回路 30 (k)、 30 (k+ l)として 2入力、 2出力端子を備えた差動バッファが用いられている。リングォ シレータを構成するすべての可変遅延回路 30には、変換回路 12で生成されたバイ ァス p信号，バイアス n信号力もなる制御信号が入力されている。このバイアス p信号， バイアス n信号は、上述したようにチャージポンプ 6から出力されるコントロール電圧 V Cから生成されるものであり、このコントロール電圧 VCを制御（すなわち、図 6に示す 節点 16を制御）することによって可変遅延回路 30の利得を制御することができる。す なわち、コントロール電圧 (VC)を所定の高い電圧に設定することで、電圧制御発振 器 8の可変遅延回路 30は高いゲイン力も動作を開始するため、電圧制御発振器 8は 高い周波数力 安定して発振を始めることができる。なお、可変遅延回路 30 (k)の出 力端子には出力固定部 31 (k)が設けられ、可変遅延回路 30 (k+ 1)の出力端子に は出力固定部 31 (k+ 1)が設けられている。
[0039] 可変遅延回路 30 (k)に設けられた出力固定部 31 (k)は、セット n信号及びセット p 信号に応じて可変遅延回路 30 (k)の第 1出力端 32をハイレベルに固定し、第 2出力 端 33をローレベルに固定する。また、可変遅延回路 30 (k+ 1)に設けられた出力固 定部 31 (k+ 1)は、可変遅延回路 30 (k+ 1)の第 1出力端 32をローレベルに固定し 、第 2出力端 33をハイレベルに固定する。
[0040] 可変遅延回路 30 (k)の第 1出力端 32には、ソースを電源電圧に接続し、ゲートに セット n信号を入力する PMOSトランジスタ 35のドレインと、ソースを接地し、ソースと ゲートとを接続した NMOSトランジスタ 36のドレインとが接続されている。また、可変 遅延回路 30 (k)の第 2出力端 33には、ソースを電源電圧に接続し、ゲートとソースと を接続した PMOSトランジスタ 37のドレインと、ソースを接地し、ゲートにセット p信号 を入力した NMOSトランジスタ 38のドレインとが接続されている。
[0041] また、可変遅延回路 30 (k+ 1)の第 1出力端 32には、ソースを電源電圧に接続し、 ゲートとソースとを接続した PMOSトランジス 39のドレインと、ソースを接地し、ゲート にセット p信号を入力する NMOSトランジスタ 40のドレインとが接続されて 、る。また 、ノ、ィ固定される第 2出力端 33には、ソースを電源電圧に接続し、ゲートにセット n信 号を入力する PMOSトランジスタ 41のドレインと、ソースを接地し、ゲートとソースとを 接続した NMOSトランジスタ 42のドレインとが接続されている。
[0042] ここで、図 3に示すタイミング図を参照しながら可変遅延回路 30の出力端を固定す るタイミングを説明する。図 3に示すようにクロック信号がハイレベルのままで停止する と、図 3に示す tFDTCn (=t2— tl)後に、フラグ信号 FDTCnがハイレベルからロー レベルに遷移する。従って、 ANDゲート 3から出力される PLLパワーダウン信号が口 一アクティブとなり、図 4に示すように可変遅延回路 30の出力固定部 31に入力される セット n信号がローアクティブに、インバータ 9を介して入力されるセット p信号がハイア クティブに遷移する。図 9に示す可変遅延回路 30 (k)の第 1出力端 32に設けられた PMOSトランジスタ 35、及び可変遅延回路 30 (k+ 1)の第 2出力端 33に設けられた PMOSトランジスタ 41は、セット n信号がローレベルに遷移することでそれぞれの出 力端をハイレベルに固定する。また、可変遅延回路 30 (k)の第 2出力端 33に設けら れた NMOSトランジスタ 38、及び可変遅延回路 30 (k+ 1)の第 1出力端 32に設けら れた NMOSトランジスタ 40は、セット p信号がハイレベルに遷移することでそれぞれ の出力端をローレベルに固定する。 [0043] このように本実施例は、入力クロック信号の周波数に追従して動作する電圧制御発 振器 8が動作停止状態になっても、可変遅延回路 30の出力を出力固定部 31で固定 して不定状態にしない。このため電源投入直後や動作停止状態からの復帰時などの 動作開始時及び再開時にも PLLが安定して動作することができる。
[0044] 図 9に示される出力固定部 31 (k)は、第 1出力端 32と第 2出力端 33とで同じ負荷と なるように各出力端 32, 33にそれぞれ PMOSトランジスタと NMOSトランジスタとを 設けて！/、る。し力しながらより構成を簡略ィ匕した図 10 (A)と (B)、及び (C)と (D)に示 す構成の出力固定部 31 (k)であってもよ 、。
[0045] 図 10 (A)には、第 1出力端 32をハイレベルに固定し、第 2出力端 33をローレベル に固定する他の出力固定部 31 (k)の構成が示されている。第 1出力端 32には、ゲー トにセット p信号を入力し、ゲートとドレインとを接続した NMOSトランジスタ 43のソー スが接続されている。また第 2出力端 33には、ソースを接地し、ゲートにセット p信号 を入力する NMOSトランジスタ 44のドレインが接続されて!、る。このような構成であつ ても、セット p信号カ 、ィレベルとなることで、第 1出力端 32がハイレベルに、第 2出力 端 33がローレベルに固定される。
[0046] また、図 10 (A)と同様な構成で第 1出力端 32をロー固定し、第 2出力端 33をハイ 固定する構成が図 10 (B)に示されている。ロー固定される第 1出力端 32には、ソー スを接地し、ゲートにセット p信号を入力する NMOSトランジスタ 45のソースが接続さ れている。また、ハイ固定される第 2出力端 33には、ゲートにセット p信号を入力し、ゲ ートとドレインを接続した NMOSトランジスタ 46のソースが接続されている。
[0047] また図 10 (C)には、第 1出力端 32をハイレベルに固定し、第 2出力端 33をローレ ベルに固定する他の出力固定部 31 (k)の構成が示されている。第 1出力端 32には、 ソースを電源電圧に接続し、ゲートにセット n信号を入力し、 PMOSトランジスタ 47の ドレインが接続されている。また第 2出力端 33には、ソースを接地し、ゲートにセット p 信号を入力する NMOSトランジスタ 48のドレインが接続されている。
[0048] また、図 10 (C)と同様な構成で第 1出力端 32をロー固定し、第 2出力端 33をハイ 固定する構成が図 10 (D)に示されている。ロー固定される第 1出力端 32には、ソー スを接地し、ゲートにセット p信号を入力する NMOSトランジスタ 49のドレインが接続 されている。また、ハイ固定される第 2出力端 33には、ソースを電源電圧に接続し、ゲ ートにセット n信号を入力し、 PMOSトランジスタ 50のドレインが接続されている。
[0049] また、電圧制御発振器 8にはシングルエンドの可変遅延回路 (インバータ）を適用す ることもできる。この場合は、可変遅延回路の段数が奇数段となる。差動型のリングォ シレータと同様に制御信号セット nをローレベルに、セット pをハイレベルにすることで 、可変遅延回路の出力をローレベルまたはハイレベルに固定することができる。
[0050] 電圧制御発振器 8にシングルエンドの可変遅延回路 (インバータ） 60を用いた構成 を図 11に示す。図 11に示すように可変遅延回路 60 (k)、 60 (k+ 2)の出力端には、 可変遅延回路の出力をハイレベルに固定する出力固定部 61 (k)、 61 (k+ 2)が設け られ、可変遅延回路 60 (k+ 1)の出力端には、可変遅延回路の出力をローレベルに 固定する出力固定部 61 (k+ 1)が設けられて 、る。
[0051] 可変遅延回路 60 (k)の出力をハイレベルに固定する出力固定部 61 (k)は、ソース を電源電圧に接続し、ドレインを出力端に接続し、ゲートにセット n信号を入力する P MOSトランジスタ 62と、ドレインを出力端に接続し、ソースを接地し、ゲートとソースを 接続した NMOSトランジスタ 63とを備えている。なお、可変遅延回路 60 (k+ 2)の出 力をハイレベルに固定する出力固定部 61 (k+ 2)の構成も出力固定部 61 (k)と同一 であるため説明を省略する。
[0052] また、可変遅延回路 60 (k+ l)の出力をローレベルに固定する出力固定部 61 (k+ 1)は、ソースを電源電圧に接続し、ドレインを出力端に接続し、ゲートとソースを接続 した PMOSトランジスタ 64と、ドレインを出力端に接続し、ソースを接地し、ゲートにセ ット P信号を入力する NMOSトランジスタ 65とを備えている。
[0053] セット n信号をローレベルにすることで、 PMOSトランジスタ 62がオンし、出力端を ハイレベルに固定する。また、セット p信号をハイレベルにすることで、 NMOSトランジ スタ 65がオンし、出力端をローレベルに固定する。
[0054] シングルエンドの可変遅延回路 60 (k)の出力端を、ハイレベルまたはローレベルに 固定する出力固定部 61 (k)の他の構成を図 12に示す。図 12 (A)に示す出力固定 部 61 (k)は、可変遅延回路 60 (k)の出力端をハイレベルに固定するものである。こ の出力固定部 61 (k)は、ソースを出力端に接続し、セット p信号をゲート入力し、ドレ インとゲートを接続した NMOSトランジスタ 66が設けられている。また、図 12 (B)には 、図 12 (A)に示す出力固定部 61 (k)と対をなす構成であって、可変遅延回路 60 (k )の出力端をローレベルに固定する出力固定部 61 (k)の構成が示されて 、る。この 出力固定部 61 (k)は、ソースを接地し、ドレインを出力端に接続し、ゲートにセット p 信号を入力する NMOSトランジスタ 67が設けられている。
[0055] また、図 12 (C)に示す出力固定部 61 (k)も、可変遅延回路 60 (k)の出力端をハイ レベルに固定するものである。この出力固定部 61 (k)は、ソースを電源電圧に接続し 、セット n信号をゲート入力し、ドレインを出力端に接続した PMOSトランジスタ 68が 設けられている。また、図 12 (D)には、（C)に示す出力固定部 61 (k)と対をなす構 成であって、可変遅延回路 60 (k)の出力端をローレベルに固定する出力固定部 61 ( k)の構成が示されている。この出力固定部 61 (k)は、ソースを接地し、ドレインを出 力端に接続し、ゲートにセット P信号を入力する NMOSトランジスタ 69が設けられて いる。
[0056] なお、上述した実施例 1では、可変遅延回路 30、 60のすべてに出力固定部 31、 6 1を設けた構成を示している力 必ずしもすべての可変遅延回路 30、 60に出力固定 部 31、 61を設ける必要はない。少なくとも 1つの可変遅延回路 30、 60において出力 固定部 31、 61が配置されていればよい。少なくとも 1つの可変遅延回路が出力を固 定して不定状態にしないことにより、電源投入直後や動作停止状態からの復帰時な どの動作開始時及び再開時に、この出力が固定された可変遅延回路の出力電圧が トリガーとなって、 PLLが安定して動作することができる。
[0057] また、実施例 1では、図 6を用いて説明したように変換回路 12の入力電圧を PLLパ ヮーダウン信号により所定の高い電圧に固定して電源投入直後等に電圧制御発振 器を高い周波数力 安定して発振させる構成と、可変遅延回路に出力固定部を設け 、可変遅延回路の出力電圧を PLLパワーダウン信号に基づいたセット信号により固 定して電源投入直後等に安定して発振させる構成と、の両方の構成を備えるものとし たが、これらの構成のうち、いずれか一方の構成のみを備える構成としても電源投入 直後等に安定して発振を開始することができる。
実施例 2 [0058] 次に、本発明の第 2実施例について説明する。本実施例は、図 13に示すように電 源電圧検出手段であるパワーオンリセット回路 15をさらに設けている。パワーオンリ セット回路 15は、電源電圧に基づいた電圧を取得し、電源電圧が予め設定された電 位まで上昇すると出力信号 PORnとしてハイレベルを出力する。このパワーオンリセッ ト回路 15は、電源電圧が予め設定された電位まで上昇すると出力信号 PORnとして ノ、ィレベルを出力する回路であれば、どのような構成であっても良ぐ例えば、ラッチ 回路とトランジスタ等により構成することができる。この実施例 2において、出力信号 P ORnは、電源投入時にはローレベルであるとして!/、る。
[0059] 図 14に電源電圧とパワーオンリセット回路 15の出力信号 PORnとの関係を示す。
図 14に示す PLLON電圧は、 PLL回路 1が動作を開始する電圧を示す。また図 14 に示す基準電圧は、パワーオンリセット回路 15が PORnをハイレベルに変化させ、 P LL回路 1のリセット状態を解除する電圧である。また tlは、 PLLON電圧に達した時 間、 t2は、基準電圧に達した時間とする。
[0060] ノ ヮ一オンリセット回路 15は、図 14に示されるように PLL部 4が動作可能な電圧 (P LLON電圧）となっても、 PORn信号をローレベルのままで固定して PLL部 4の動作 をリセット (動作停止)状態にする。さらに電源電圧が上昇して基準電圧になると、パ ヮーオンリセット回路 15は PORn信号をハイレベルにしてリセットを解除する。したが つて、図 14に示す tl力も t2までの期間、 PLL部 4はパワーダウン状態となる。
[0061] このようなパワーオンリセット回路 15を設け、この回路からの出力信号 PORnと、入 カクロック周波数検知部 2からのフラグ信号 (FDTCn)と、外部制御信号との論理積 を取り、 PLLパワーダウン信号として出力する。このような PLLパワーダウン信号によ り PLL部を制御することにより、電源投入直後の不安定な状態では PLL部 4をリセット 状態にして動作停止状態に設定することが可能となる。
[0062] なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるも のではなぐ本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

Claims

請求の範囲
[1] 入力クロックの周波数が所定の周波数以下になったことを検出し、この周波数検出結 果に基づいた PLL制御信号を出力する入力クロック周波数検出手段と、
前記入力クロックの位相と電圧制御発振器の出力信号との位相差を検出する位相 周波数比較手段と、前記検出された位相差に応じた誤差信号を生成する誤差信号 生成手段と、前記誤差信号に基づ!、て所定周波数の発振信号を出力する前記電圧 制御発振器とを有する PLL部と、
前記入力クロックの周波数が所定の周波数以下になると、前記 PLL制御信号に基 づいて、前記電圧制御発振器の入力電圧を予め定められた所定の高電圧に固定す る発振器入力電圧固定手段と、
を備えることを特徴とするフェーズ 'ロックド 'ループ回路。
[2] 請求項 1に記載のフェーズ 'ロックド 'ループ回路であって、
前記入力クロック周波数検出手段は、前記 PLL部の動作を制御するため外部から 入力される外部制御信号と前記周波数検出結果との論理演算を行う論理演算回路 を備え、
前記 PLL制御信号は、前記演算回路の出力信号であって、
前記発振器入力電圧固定手段は、前記入力クロックの周波数が所定の周波数以 下になる、もしくは前記外部制御信号が PLL部を停止させる制御信号であれば、前 記電圧制御発振器の入力電圧を予め定められた所定の高電圧に固定することを特 徴とするフェーズ 'ロックド 'ループ回路。
[3] 請求項 2に記載のフェーズ 'ロックド 'ループ回路であって、
前記入力クロック周波数検出手段は、電源電圧が、低電圧状態から前記 PLL部が 正常発振を行うことができる電圧である PLLオン電圧より高い電圧である基準電圧を 超えたことを検出する電源電圧検出手段を備え、
前記論理演算回路は、前記外部制御信号、前記周波数検出結果、および前記電 源電圧検出結果に基づく論理演算を行い、
前記発振器入力電圧固定手段は、前記電源電圧が、前記低電圧状態から前記 P LL部が正常発振を行うことができる電圧である PLLオン電圧より高い電圧である基 準電圧を超えるまで、前記 PLL制御信号に基づいて、前記電圧制御発振器の入力 電圧を予め定められた所定の高電圧に固定することを特徴とするフェーズ 'ロックド' ループ回路。
[4] 請求項 1から 3のいずれ力 1項に記載のフェーズ 'ロックド 'ループ回路であって、 前記発振器入力電圧固定手段は、ドレインを電源電圧に接続し、ソースを前記誤 差信号配線と接地電位との間の 、ずれか一点に接続し、ゲートに前記 PLL制御信 号を入力する NMOSトランジスタであり、前記所定の高電圧は、前記電源電圧より低 い電圧であることを特徴とするフェーズ 'ロックド 'ループ回路。
[5] 入力クロックの周波数が所定の周波数以下になったことを検出し、この周波数検出結 果に基づいた PLL制御信号を出力する入力クロック周波数検出手段と、
前記入力クロックの位相と電圧制御発振器の出力信号との位相差を検出する位相 周波数比較手段と、前記検出された位相差に応じた誤差信号を生成する誤差信号 生成手段と、前記誤差信号に応じて遅延を行う複数の可変遅延回路をリング状に接 続し、所定周波数の発振信号を出力する前記電圧制御発振器とを有する PLL部と、 前記入力クロックの周波数が所定の周波数以下になると、前記 PLL制御信号に基 づいて、少なくとも 1つの前記可変遅延回路の出力電圧を予め定められた所定の電 圧に固定する遅延回路出力電圧固定手段と、
を備えることを特徴とするフェーズ 'ロックド 'ループ回路。
[6] 請求項 5に記載のフェーズ 'ロックド 'ループ回路であって、
前記入力クロック周波数検出手段は、前記 PLL部の動作を制御するため外部から 入力される外部制御信号と前記周波数検出結果との論理演算を行う論理論理演算 回路を備え、
前記 PLL制御信号は、前記演算回路の出力信号であって、
前記遅延回路出力電圧固定手段は、前記入力クロックの周波数が所定の周波数 以下になる、もしくは前記外部制御信号が PLL部を停止させる制御信号であれば、 少なくとも 1つの前記可変遅延回路の出力電圧を予め定められた所定の電圧に固定 することを特徴とするフェーズ 'ロックド 'ループ回路。
[7] 請求項 6に記載のフェーズ 'ロックド 'ループ回路であって、 前記入力クロック周波数検出手段は、電源電圧が、低電圧状態から前記 PLL部が 正常発振を行うことができる電圧である PLLオン電圧より高い電圧である基準電圧を 超えたことを検出する電源電圧検出手段を備え、
前記論理演算回路は、前記外部制御信号、前記周波数検出結果、および前記電 源電圧検出結果に基づく論理演算を行い、
前記遅延回路出力電圧固定手段は、前記電源電圧が、前記低電圧状態から前記 PLL部が正常発振を行うことができる電圧である PLLオン電圧より高い電圧である基 準電圧を超えるまで、前記 PLL制御信号に基づいて、少なくとも 1つの前記可変遅 延回路の出力電圧を予め定められた所定の電圧に固定することを特徴とするフエ一 ズ .ロックド ·ノレープ回路。
請求項 5から 7のいずれか 1項に記載のフェーズ 'ロックド 'ループ回路であって、 前記遅延回路出力電圧固定手段は、一端が前記可変遅延回路の入力端子に接 続され、他端が少なくとも電源電圧、接地、もしくは前記ゲートのいずれか 1に接続さ れ、ゲートに前記 PLL制御信号を入力するトランジスタであって、
前記遅延回路出力電圧固定手段は、前記 PLL制御電圧に基づいて、前記可変遅 延回路の出力電圧を電源電圧、接地電位、もしくは PLL制御信号レベルに固定する ことを特徴とするフェーズ 'ロックド 'ループ回路。
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