JP2015211300A - 発振回路 - Google Patents

Abstract

【課題】貫通電流を削減し、かつ温度・電圧依存性の小さい発振回路を提供する。
【解決手段】容量素子の充放電を利用して発振する発振回路において、容量素子７の一端の電圧を閾値電圧と比較した結果を出力する、電流源２で消費電流が制限されたコンパレータ回路１と、コンパレータ回路から出力される電圧に応じて、電源電圧および温度の影響を受けずに一定の電圧振幅により容量素子の他端を駆動する、電圧リミット回路３と、電源電圧および温度の影響を受けない一定の電流を、コンパレータから出力される電圧に応じて容量素子の一端に流入し、または容量素子の一端から流出する定電流源４、５と、を有する。
【選択図】図１

Description

本発明は発振回路に関し、特に容量素子の充放電を利用して発振する発振回路に関する。

ＩＣ内部のクロック源などに用いられる発振回路では、電源電圧および温度に依存しない発振周期を得るため、特開2005-217762号広報（特許文献１）に記載の技術がある。この広報には、「容量素子Ｃ １ の一端の電圧は、閾値電圧Ｖ ｔ ｈ を中心に、電源電圧および温度に影響されない一定の電圧（ Ｖ Ｉ Ｈ − Ｖ ｔ ｈ 、Ｖ ｔ ｈ − Ｖ Ｉ Ｌ ） で振れる。そして、容量素子Ｃ １ の一端は、電源電圧および温度に影響されない一定の電流Ｉ ｐ ， Ｉ ｎ が流入、流出されることによって、一定の時間の充放電が行われる。従って、容量素子Ｃ １ の一端の電圧は、電源電圧および温度に影響されずに一定の周期で電圧が変化する。」という記載がある。

特開２００５−２１７７６２

上記のように、充放電容量の電圧振幅を一定の電圧で振れば、電源電圧に依存しない発振周期が得られるが、発振回路に求められる電源電圧範囲が広い場合には、求められる最低電源電圧の状況下でも一定振幅で振ることができるように、その電圧振幅を小振幅に設計する必要がある。

ところが、充放電する電圧振幅を小振幅にした場合、電源電圧が高い条件では、充放電電圧はコンパレータ回路の閾値近辺で振れ続ける事になる。

特許文献１では、「閾値電圧は、内部のＮチャネルトランジスタとＰチャネルトランジスタのソース−ドレイン間の抵抗比によって決まる。」とあるので、閾値電圧近傍で貫通電流が大きく、特に電源電圧が高い場合に消費電流の増加が顕著であった。

そこで、本発明は、貫通電流を削減し、かつ温度・電圧依存性の小さい発振回路を提供することを目的とする。

上記課題を解決するために、代表的な本発明の回路形態の一つは、容量素子の充放電を利用した発振回路において、閾値判定に電流制限したコンパレータ回路を用いることで、貫通電流を無くし、また、充放電電圧の設定に電圧リミット回路を用い、電源電圧依存性を抑えるものである。

本発明によれば、貫通電流が抑えられ、かつ温度・電源電圧依存の小さいクロック源を得られる。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

第１の実施形態による発振回路の構成例を示すブロック図。 図１の構成による発振動作を示すタイミングチャート。 第２の実施形態による発振回路の構成例を示す回路図。 発振回路に用いる電流源の構成例を示す回路図。 第３の実施形態による発振回路の構成例を示す回路図。 第４の実施形態による発振回路の構成例を示す回路図。 第５の実施形態による発振回路の構成例を示す回路図。 第６の実施形態による発振回路の構成例を示すブロック図。 第６の実施形態による発振回路の構成例を示す回路図。 第７の実施形態による発振回路の構成例を示すブロック図。 第７の実施形態による発振回路の構成例を示す回路図。 第８の実施形態による発振回路の構成例を示すブロック図。 第８の実施形態による発振回路の別の構成例を示すブロック図。

以下、実施例を図面を用いて説明する。

（最小構成のブロック図）
本実施例による発振回路１の構成について、図１〜２を用いて説明する。

図１は、発振回路１の構成例を示すブロック図である。

前記発振回路１は、ノードＡの電圧と任意の閾値とを比較し結果をノードＢに出力する、電流源２によって電流制限されたコンパレータ回路１と、ノードＢの電圧を受けて、電源電圧・温度によらず一定の電圧振幅でノードＣに出力する電圧リミット回路３と、一端を前記ノードＡに接続し、他端をノードＣに接続した容量素子７と、前記容量素子に対して、電源電圧および温度によらない一定の充電電流ＩＣ１を流す電流源４と、前記容量素子に対して、電源電圧および温度によらない一定の放電電流ＩＣ２を流す電流源５と、ノードＣの電圧レベルがローレベルであれば前記電流源４と前記ノードＡを接続し、ノードＣの電圧レベルがハイレベルであれば前記電流源５と前記ノードＡを接続するためのスイッチ回路６と、を備える。

上述した発振回路１の作用について、図２を用いて説明する。

図２は、発振回路の動作を示すタイミングチャートである。

今、ノードＡの電圧がコンパレータ１の閾値電圧（ＶＴＨ）よりも高い場合、コンパレータ１はノードＢにローレベル（ＶＬ１）を出力し、電圧リミット回路はこれを受けてノードＣに振幅制限されたハイレベル（ＶＨ２）を出力する。ノードＣの電位がローレベル（ＶＬ２）からハイレベル（ＶＨ２）に上がると、容量素子７を介してノードＡの電位はＶＴＨ＋（ＶＨ２−ＶＬ２）に増加し、スイッチ回路６は、ノードＣがハイレベル（ＶＨ２）である場合に、放電電流を流す電流源５とノードＡを接続するため、ノードＡの電圧レベルは放電電流と容量素子７で決まる一定の傾きで減少し、コンパレータ１の閾値電圧（ＶＴＨ）に達する。

ノードＡの電圧レベルが閾値電圧（ＶＴＨ）を下回ると、コンパレータ１はノードＢにハイレベル（ＶＨ１）を出力し、電圧リミット回路はこれを受けてノードＣに振幅制限されたローレベル（ＶＬ２）を出力する。ノードＣの電位がハイレベル（ＶＨ２）からローレベル（ＶＬ２）に下がると、容量素子７を介してノードＡの電位はＶＴＨ―（ＶＨ２−ＶＬ２）に低下し、スイッチ回路６は、ノードＣがローレベル（ＶＬ２）である場合に、充電電流を流す電流源４とノードＡを接続するため、ノードＡの電圧レベルは充電電流と容量素子７で決まる一定の傾きで増加し、コンパレータ１の閾値電圧（ＶＴＨ）に達する。

以上の動作が繰り返されて発振される。

ここで、コンパレータ回路１は、電源―ＧＮＤ間に電流源２が直列に接続されているため、最大の消費電流は制限される。例えば、コンパレータ回路１を電源と電流源２の間を直列に接続されたスイッチで構成した場合、コンパレータ回路１の消費電流は出力がハイレベルの場合に電流源２で制限された電流が消費され、出力がローレベルの場合には電流が流れない。図中、破線で示したＣＭＯＳインバータを用いた場合の貫通電流と比較すると、消費電流の低減効果が見て取れる。電流源２に、電源電圧に依存しない一定の電流源を選べば、電源電圧が高い場合でも消費電流が増加することも無い。

本形態によれば、コンパレータにＣＭＯＳインバータを用いたものよりも低消費電流化することができる。

なお、図２のタイミングチャートに示した、ノードＢの信号のハイレベル、ローレベルの極性は一例であり、反転の極性で信号を出力する構成も実施例に含むことができる。

（最小構成のＭＯＳレベル回路）
本実施例の発振回路１の構成について、図３〜図４を用いて説明する。

図３は、本実施例の発振回路１の構成例を示す回路図である。

前記発振回路は、ゲート端子をノードＡに接続し、ソース端子を電源に接続し、ドレイン端子をノードＢに接続したＰＭＯＳトランジスタ（ＭＰ）１と、一端を前記ノードＢに接続し、他端をＧＮＤ電位に接続した電流源２と、ゲート端子を前記ノードＢに接続し、ソース端子を、一端をＧＮＤ電位に接続した電流源１１の他端に接続し、ドレイン端子をノードＣに接続したＮＭＯＳトランジスタ（ＭＮ）１と、一端を前記ノードＣに接続し、他端を電源電位ＶＤＤに接続した抵抗素子Ｒ１と、前記ノードＢを入力として、ノードＣ２に反転出力するインバータ１０と、ゲート端子を前記ノードＣ２に接続し、ソース端子を、一端を電源電位ＶＤＤに接続した電流源４の他端に接続し、ドレイン端子を前記ノードＡに接続したＭＰ２と、ゲート端子を前記ノードＣ２に接続し、ソース端子を、一端をＧＮＤ電位に接続した電流源５の他端と接続し、ドレイン端子を前記ノードＡに接続したＭＮ２と、一端を前記ノードＡに接続し、他端を前記ノードＣに接続した容量素子７と、を備える。

ＰＭＯＳトランジスタＭＰ１は、入力がノードＡに接続されたコンパレータ回路を構成していおり、ノードＡの電位がＭＰ１固有の閾値電圧ＶＴＨ（ＭＰ１）より高ければＯＦＦし、ノードＢに基準電圧ＧＮＤが出力され、また、閾値電圧ＶＴＨ（ＭＰ１）より低ければＯＮし、ノードＢに電源電圧ＶＤＤが出力される。

ＮＭＯＳトランジスタＭＮ１は、ソース端子に前記Ｒ１の抵抗値に反比例した電流を流す電流源１１を接続しており、ゲート端子に接続されたノードＢの電位がＭＮ１固有の閾値電圧ＶＴＨ（ＭＮ１）よりも高ければＯＮし、ここで、電源電圧をＶＤＤとし、充電電流をＩＣ１とすると、ノードＣに（ＶＬ２＝ＶＤＤ−Ｒ１×（ＩＲ１−ＩＣ１））となるローレベル（ＶＬ２）を出力し、また、閾値電圧ＶＴＨ（ＭＮ１）よりも低ければＯＦＦし、ここで、放電電流をＩＣ２とすると、ノードＣに（ＶＨ２＝ＶＤＤ−Ｒ１×ＩＣ２）となるハイレベル（ＶＨ２）を出力する。

いま、ＩＣ１＝ＩＣ２＜＜ＩＲ１となるように電流値を選べば、ノードＣに出力される電圧振幅は、ＶＨ２−ＶＬ２＝Ｒ１×ＩＲ１で表され、ＩＲ１はＲ１に反比例する様に制御されるため、Ｒ１の電源電圧および温度変動の影響を受けない一定の電圧振幅が得られる。

一方、インバータ１０は、ノードＢの電圧レベルを、ノードＣ２に反転出力するため、ノードＣがハイレベル（ＶＨ２）のときにはノードＣ２にＶＤＤを出力しており、ノードＣがローレベル（ＶＬ２）のときにはノードＣ２にＧＮＤを出力している。

ＭＰ２およびＭＮ２は、充放電電流を切り替えるスイッチを構成しており、ノードＣ２がＶＤＤの場合にＭＰ２はＯＦＦし、ＭＮ２はＯＮするため、前記容量素子７の一端が接続されたノードＡの電位は放電電流ＩＣ２によって放電され、ノードＣ２がＧＮＤの場合は、ＭＰ２がＯＮし、ＭＮ２がＯＦＦするため、ノードＡの電位は充電電流ＩＣ１によって充電される。

図４は、発振回路１の電流源の構成例を示す回路図である。

前記電流源は、オペアンプＯＰＡと、電源電圧・温度の影響を受けない一定の基準電圧ＶＲＥＦと、電源電圧・温度の影響を受けない抵抗素子ＲＲＥＦ１と、図５の抵抗素子Ｒ１と比精度がとれるよう配置した抵抗素子ＲＲＥＦ２と、ＰＭＯＳトランジスタＰＭで構成されたカレントミラー回路と、ＮＭＯＳトランジスタＮＭで構成されたカレントミラー回路、を備える。

ＭＰ２０は、ソース端子を電源電圧に接続し、ドレイン端子をＲＲＥＦ１に接続する。ＯＰＡ１は、ＲＲＥＦ１の端子電圧がＶＲＥＦ１と等しくなる様にＭＰ２０のゲート電圧を制御し、ＭＰ２０にはＶＲＥＦ１／ＲＲＥＦ１となる電流が流れる。ＭＰ２１およびＭＰ２２は、ＭＰ２０とゲート端子を共通に接続したカレントミラー回路を構成しており、ＭＰ２２は電源電圧・温度の影響を受けない充電電流源４として用いる。また、ＭＮ２０、Ｍ２１およびＭＮ２２もカレントミラー回路を構成しており、ＭＮ２０はＭＰ２１から受けた電流をミラーし、ＭＮ２１およびＭ２２を放電電流源５および電流源２として用いる。

同様の構成にて、ＭＮ２４はＶＲＥＦ２／ＲＲＥＦ２となる、ＲＲＥＦ２に反比例した電流源として用いる。

本形態によれば、簡易な回路構成にて、電源電圧および温度の影響を受けない発振回路にて、貫通電流を制限することができる。

（最小構成にチャージ電流キャンセルによる抵抗温度依存低減効果）
本実施例の発振回路１の構成について、図５を用いて説明する。

図５は、本実施例の発振回路１の構成例を示す回路図である。

本実施例は、前記実施例２で示した回路図に対して、ＭＮ１のソース端子に、さらに電流源２１を接続したものである。その他の構成は、既に説明した図３に示された同一の符号を付された構成と、同一の機能を有するので、それらの説明は省略する。

ここで、電流源２１の電流値は、充電電流源４の電流値（ＩＣ１）と、放電電流源５の電流値（ＩＣ２）の和に設定する。このとき、ノードＣに出力されるローレベル電圧（ＶＬ２）は、ＶＬ２＝ＶＤＤ−Ｒ１×（ＩＲ１＋ＩＣ１＋ＩＣ２−ＩＣ２）となり、一方ハイレベル電圧（ＶＨ２）はＶＨ２＝ＶＤＤ−Ｒ１×ＩＣ１となる。したがって、ノードＣの電圧振幅は、（ＶＨ２−ＶＬ２）＝Ｒ１×ＩＲ１となり、充放電電流ＩＣ１およびＩＣ２の影響を打ち消すことができる。

本形態によれば、ノードＣにおける充放電電流の影響を打ち消すことで、電圧リミッタ回路の消費電流を低減し、また、電圧振幅の精度が向上する。

（最小構成に出力インピーダンス低減効果）
本実施例の発振回路１の構成について、図６を用いて説明する。

図６は、本実施例の発振回路１の構成例を示す回路図である。

本実施例は、前記実施例２で示した回路図に対して、ＭＮ３と電流源３１で構成されるソースフォロワ回路を追加したものである。その他の構成は、既に説明した図３に示された同一の符号を付された構成と、同一の機能を有するので、それらの説明は省略する。

前述した図３の回路は、Ｒ１と、ＭＮ１と、電流源１１と、から成る電圧リミット回路の、ノードＣから見た出力抵抗は、電流源の出力抵抗がＲ１に比べ十分大きいとすると、Ｒ１であるため、ノードＣの電圧遷移速度は、Ｒ１と容量素子７の積である時定数によって制限される。特に電流源１１の電流を絞る場合に、一定の電圧振幅を確保するためにはＲ１の抵抗値を大きくせざるをえないため、速度が低下し、比較的高い発振周波数を得ることが困難となる。

図６の回路は、ＭＮ３と電流源３１から成る電圧リミット回路出力の、ノードＣから見た出力抵抗は、ソースフォロワ回路の特性から、ＭＮ３のトランスコンダクタンスをｇｍ（ＭＮ３）とすると、出力抵抗＝１／ｇｍ（ＭＮ３）で主に決まり、また、ノードＣの電位は、ノードＤの電位から決まる。ｇｍ（ＭＮ３）はＭＯＳのアスペクト比で変更可能なため、同じ電圧振幅、電流値に対して、抵抗よりも出力抵抗値を下げることができる。したがって、図３の回路と比較して、発振周波数を上げることができる。

本形態によれば、ソースフォロワ回路により、ノードＣの電圧波形を急峻にし、比較的高い発振周波数を得られる。

（最小構成に出力インピーダンス低減＋電流キャンセル効果）
本実施例の発振回路１の構成について、図７を用いて説明する。

図７は、本実施例の発振回路１の構成例を示す回路図である。

本実施例は、前記実施例４で示した回路図に対して、ＭＰ３とＭＮ４で構成されるスイッチと、インバータ３３を追加したものである。その他の構成は、既に説明した図６に示された同一の符号を付された構成と、同一の機能を有するので、それらの説明は省略する。

インバータ３３は、ノードＣ２の電圧レベルを反転出力するために追加したものである。したがって、ノードＣ２がローレベルのとき、ＭＰ２およびＭＮ４がＯＮし、ＭＮ２およびＭＰ３がＯＦＦするため、充電電流ＩＣ１は、ＭＰ２を通じて容量素子７に流れ込み、さらにＭＮ４を通して放電電流源５に流れ込む経路をとる。他方、ノードＣ２がハイレベルのときは、ＭＰ３およびＭＮ２がＯＮし、ＭＰ２およびＭＮ４がＯＦＦするため、放電電流ＩＣ２は、ＭＮ２を通じて容量素子７から電流を引き込み、さらにＭＰ３を通して充電電流源４から引き込む経路をとる。このとき、ＩＣ１＝ＩＣ２と設定すれば、ＭＮ３のソース端子に流れ込む充放電電流の影響を打ち消すことができる。

本形態によれば、ソースフォロワ回路により電圧波形を急峻にした上で、さらに電圧振幅の精度を向上させることができる。

（充電シングルの差動構成、閾値電圧差や経路間遅延なし効果＋速度向上）
本実施例の発振回路１の構成について、図８〜９を用いて説明する。

図８は、本実施例の発振回路１の構成例を示すブロック図である。

前記発振回路１は、ノードＡの電圧と任意の閾値とを比較し、結果を、ノードＢ１およびノードＢ２に差動電圧を出力する、電流源２によって電流制限されたコンパレータ回路５２と、ノードＢ１およびＢ２の差動電圧を受けて、電源電圧・温度によらず一定の電圧振幅でノードＣ１を駆動し、また、ノードＣ１およびノードＣ２に差動電圧を出力する電圧リミット回路５３と、ノードＣ１およびノードＣ２の差動電圧を受けて、ノードＡに電流出力するシングル出力の充放電電流切替回路５１と、を備える。

図９は、図８の構成例を示す回路図である。

充放電電流切替回路５１は、ＰＭＯＳトランジスタＭＰ５０〜ＭＮ５１および、ＮＭＯＳトランジスタＭＮ５０〜ＭＮ５１と、温度・電源電圧の影響を受けない電流源５と、を備え、ここで、ノードＣ１の電位をＶＣ１とし、ノードＣ２の電位をＶＣ２とし、ノードＣ１−Ｃ２間の差動電圧をＶＣ＿ＤＩＦＦ＝（ＶＣ１−ＶＣ２）とすれば、ＶＣ＿ＤＩＦＦ＞０であれば、ＭＮ５０がＯＮし、ＭＮ５１がＯＦＦし、ＭＮ５１がＯＦＦしたことにより、カレントミラーを構成するＭＰ５１とＭＰ５０もＯＦＦし、ノードＡを電流源５の電流により放電する。また、ＶＣ＿ＤＩＦＦ＜０であれば、ＭＮ５０がＯＦＦし、ＭＮ５１がＯＮし、ＭＮ５１がＯＮしたことによりＭＰ５１とＭＰ５０がＭＮ５１に流れる電流をＭＰ５０にミラーし、ノードＡをミラー電流で充電する。

コンパレータ回路５２は、抵抗Ｒ５０〜Ｒ５１と、ＮＭＯＳトランジスタＭＮ５２〜ＭＮ５３と、電流源２と、で構成される差動対と、電圧源ＶＴＨ５０を備え、ここで、ノードＢ１の電位をＶＢ１とし、ノードＢ２の電位をＶＢ２とし、ノードＢ１−Ｂ２間の差動電圧を（ＶＢ＿ＤＩＦＦ）＝（ＶＢ１−ＶＢ２）とすれば、ノードＡの電圧がＶＴＨ５０よりも高ければ、ＶＢ＿ＤＩＦＦ＜０を出力し、ノードＡの電圧がＶＴＨ５０よりも低ければ、ＶＢ＿ＤＩＦＦ＞０を出力する。また、消費電流は電流源２で制限されるため、電源電圧によらず常に電流源２で設定した電流消費となり、大きな貫通電流は流れない。

電圧リミット回路５３は、抵抗Ｒ５２〜Ｒ５３と、ＮＭＯＳトランジスタＭＮ５４〜ＭＮ５５と、前記抵抗Ｒ５２〜Ｒ５３に反比例した電流ＩＲ１を流す電流源１１と、前記充電および放電電流の和となる電流源２１と、を備え、ＶＢ＿ＤＩＦＦ＜０であればＶＣ＿ＤＩＦＦ＞０となり、ＶＢ＿ＤＩＦＦ＞０であればＶＣ＿ＤＩＦＦ＜０となる。特に、ノードＣ１の電圧振幅は、前記実施例３と同様の効果により、（Ｒ５２×ＩＲ１）であり、Ｒ５２とＩＲ１で決まる一定の電圧振幅となる。

ところで、特許文献１に記載された回路や、前記した図３の様なシングル入出力の回路構成にて、電源電圧の影響を無くすためにノードＣの電圧を小振幅に固定した場合、図３に示したＭＰ２、ＭＮ２を切り替えるほどの電圧振幅が得られないため、インバータ１０によるバッファリングが必要となる。この場合、ノードＢ→Ｃ→Ａ→Ｂとなる帰還経路１と、ノードＢ→Ｃ２→Ａ→Ｂとなる帰還経路２の２つの経路によって、発振動作が行われることになるが、経路の違いによる経路間遅延時間差はもとより、図中のインバータ１０の電圧閾値と、ＭＮ１の電圧閾値の差によって信号切り替わりのタイミングが異なるため、各経路間の遅延時間や、閾値電圧を調整する必要がある。

そこで、充放電電流切替回路５１と、電圧リミット回路５３を差動入力とすることで、スイッチング動作に必要な電圧振幅は、シングル入力と比べ小さくて済むため、電圧リミット回路の出力を直接充放電切替回路に入力でき、閾値電圧差による経路間遅延を考慮する必要が無くなる。また、コンパレータ回路の出力電圧も小振幅で良いため、比較的小振幅の電圧入力により、出力をＶＤＤ−ＧＮＤまでフルに振る場合と比べて高速化できる。

本形態によれば、閾値電圧差による経路間の遅延時間を無くすことができるため、設計が簡易となり、また、小振幅信号伝送により高い発振周波数を得られる。

なお、図９に示したコンパレータ回路５２の回路構成は一例であり、抵抗Ｒ５０〜Ｒ５１は、トランジスタを使用した能動負荷を含むことができる。また、電圧リミット回路の充放電電流の打ち消し方法としては、前記実施例３〜５のいずれも含むことができる。また、充放電電流切替回路５１の能動負荷ＭＰ５０およびＭＰ５１は、電流源負荷も含むことができる。

（全差動構成。ノイズ除去能力ＵＰ効果）
本実施例の発振回路１の構成について、図１０〜１１を用いて説明する。

図１０は、本実施例の発振回路１の構成例を示すブロック図である。

本実施例は、前記実施例６で示した図８に対して、シングル出力の充放電電流切替回路５１を、全差動入出力の充放電電流切替回路６１に置き換え、シングル入力のコンパレータ回路５２を全差動入出力のコンパレータ回路６２に置き換え、さらに容量素子６４を追加したものである。その他の構成は、既に説明した図８に示された同一の符号を付された構成と、同一の機能を有するので、それらの説明は省略する。

図１１は、図１０の構成例を示す回路図である。

充放電電流切替回路６１は、電源電圧・温度によらず一定の電流を流す電流源６５および６６と、前記ＭＮ５１と、ＭＮ５０と、電流源５と、を備え、ここで、電流源６５および６６の電流値を、電流源５の電流値（ＩＣ１）の１／２とすれば、ＶＣ＿ＤＩＦＦ＜０であれば、ＭＮ５０がＯＦＦし、ＭＮ５１がＯＮし、容量素子７の一端であるノードＡ１を、（ＩＣ／２）の一定電流で充電し、容量素子６４の一端であるノードＡ２を、（ＩＣ−ＩＣ／２）＝ＩＣ／２の一定電流で放電する。また、ＶＣ＿ＤＩＦＦ＞０であれば、ＭＮ５０がＯＮし、ＭＮ５１がＯＦＦし、ノードＡ１を（ＩＣ−ＩＣ／２）＝ＩＣ／２の一定電流で放電し、ノードＡ２をＩＣ／２の一定電流で充電する。

容量素子６４は、容量素子７と同一の容量値を持つ。

コンパレータ回路６２は、図９のコンパレータ回路５２から電圧源ＶＴＨ５０を除去したもので、ＭＮ５３のゲート端子を電圧源ＶＴＨ５０の代わりにノードＡ２に接続しており、ノードＡ１の電位をＶＡ１とし、ノードＡ２の電位をＡ２とし、ノードＡ１−Ａ２間の差動電圧をＶＡ＿ＤＩＦＦ＝（ＶＡ１−ＶＡ２）とすれば、ＶＡ＿ＤＩＦＦ＜０であれば、ＶＢ＿ＤＩＦＦ＞０を出力し、ＶＡ＿ＤＩＦＦ＞０であれば、ＶＢ＿ＤＩＦＦ＜０を出力する。

電圧リミット回路６３は、抵抗Ｒ５２およびＲ５３の抵抗値をＲ５２＝Ｒ５３＝ＲＤとし、電流源１１の電流値をＩＲ１とし、ノードＣ１の電位をＶＣ１とし、ノードＣ２の電位をＶＣ２とし、ノードＣ１−Ｃ２間の差動電圧をＶＣ＿ＤＩＦＦ＝（ＶＣ１−ＶＣ２）とすれば、実施例３と同様の効果により、ＶＢ＿ＤＩＦＦ＜０であれば、ＶＣ＿ＤＩＦＦ＝ＲＤ×ＩＲ１となる一定の電圧を出力し、ＶＢ＿ＤＩＦＦ＞０であれば、ＶＣ＿ＤＩＦＦ＝−ＲＤ×ＩＲ１となる一定の電圧を出力する。

本形態によれば、帰還ループを全て差動信号で伝達することから、外来ノイズに対して、高い耐性を得られる。

なお、図１１に示したコンパレータ回路６２の回路構成は一例であり、抵抗Ｒ５０〜Ｒ５１は、トランジスタを使用した能動負荷を含むことができる。また、電圧リミット回路の充放電電流の打ち消し方法としては、前記実施例３〜５のいずれも含むことができる。

（本発明の発振回路をシステムに組み込む場合）
本実施例の、発振回路１を含む集積回路の構成について、図１２〜１３を用いて説明する。

図１２は、集積回路の構成例を示すブロック図である。

前記集積回路は、バッテリ電圧が入力され、内部回路の電源電圧を制御するレギュレータ回路と、レギュレータ回路の出力電圧によって動作する内部回路および前記発振回路１と、を備える。

図１３は、集積回路の別の構成例を示すブロック図である。

前記集積回路は、バッテリ電圧が入力され、内部回路の電源電圧を制御するレギュレータ回路と、レギュレータ回路の出力電圧によって動作する内部回路と、バッテリ電圧が入力され動作を行う前記発振回路１と、を備える。

前記発振回路１は、発振周波数の精度は基準電圧および基準電流によって主に決定され、消費電流は電流源の電流値によって制限されるため、回路外部から見た特性は、図１２と図１３のいずれも同等である。

したがって、前記発振回路１によれば、レギュレータ回路に比較的精度が求められず、また、無くても良い。特に図１３の構成例においては、レギュレータ回路が、正常な電圧出力できない場合でも動作するバックアップ用クロックとしても用いることができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。

１…コンパレータ回路、
２、４、５、１１、２１、３１、６５、６６…電流源、
３…電圧リミット回路、
６…スイッチ回路、
７、６４…容量素子、
１０…インバータ回路、
５１…充放電電流切替回路、
５２…差動出力コンパレータ回路、
５３…全差動入出力電圧リミット回路、
ＭＮ１〜３、ＭＮ２０〜２４、ＭＮ５０〜５５…ＮＭＯＳトランジスタ、
ＭＰ１〜３、ＭＰ２０〜２４、ＭＰ５０〜５１…ＰＭＯＳトランジスタ、
ＯＰＡ１〜２…反転増幅器、
Ｒ１、Ｒ５０〜５３、ＲＲＥＦ１〜２…抵抗素子、
ＶＲＥＦ１〜２…基準電圧
ＶＴＨ５０…電圧源

Claims (8)

1. 容量素子の充放電を利用して発振する発振回路において、
   前記容量素子の一端の電圧を閾値電圧と比較した結果を出力する、電流源で消費電流が制限されたコンパレータ回路と、
   前記コンパレータ回路から出力される電圧に応じて、電源電圧および温度の影響を受けずに一定の電圧振幅により前記容量素子の他端を駆動する、電圧リミット回路と、
   電源電圧および温度の影響を受けない一定の電流を、前記コンパレータから出力される電圧に応じて前記容量素子の一端に流入し、または前記容量素子の一端から流出する定電流源と、
   を有することを特徴とする発振回路。
2. 前記コンパレータは、
   ソースを接地し、ドレインを電流源負荷に接続したトランジスタと、
   を有し、
   前記電圧リミット回路は、
   ソースに前記電流源の一端を接続し、ドレインに抵抗負荷を接続したトランジスタと、
   他端を接地し、前記抵抗負荷に反比例する電流を流す前記電流源と、
   を有することを特徴とする請求項１に記載の発振回路。
3. 前記電圧リミット回路は、
   前記抵抗負荷に反比例する電流を流す前記電流源と並列に接続し、前記容量素子に流入、および流出する電流の和を流す電流源と、
   を有することを特徴とする請求項１から請求項２に記載の発振回路。
4. 前記電圧リミット回路は、
   前記抵抗素子の一端および前記トランジスタのドレインを入力とし、前記容量素子の他端を出力とするソースフォロワ回路と、
   を有することを特徴とする請求項１から請求項２に記載の発振回路。
5. 前記容量素子の一端に流入または流出する定電流源回路は、
   一端を電源に接地し、他端をＰＭＯＳトランジスタ１のソースと接続した電流源１と、一端をグランドに接地し、他端をＮＭＯＳトランジスタ１のソースと接続した電流源２と、ソースを前記電流源１と接続し、ドレインを前記容量素子の一端とＮＭＯＳトランジスタ１のドレインと接続する前記ＰＭＯＳトランジスタ１と、ソースを前記電流源２の他端に接続し、ゲートを前記ＰＭＯＳトランジスタ１のゲートと接続し、前記電圧リミット回路の出力極性と同相のスイッチ電圧が入力される前記ＮＭＯＳトランジスタ１と、ソースを前記電流源１の他端と接続し、ドレインを前記容量素子の他端とＮＭＯＳトランジスタ２のドレインと接続するＰＭＯＳトランジスタ２と、ソースを前記電流源２の他端と接続し、ゲートを前記ＰＭＯＳトランジスタ２のゲートと接続し、前記電圧リミット回路の出力極性と逆相のスイッチ電圧が入力される前記ＮＭＯＳトランジスタ２と、
   を有することを特徴とする請求項１から請求項２に記載の発振回路。
6. 前記コンパレータ回路は、容量素子の一端の電圧を検出する一つの入力端子と、差動の出力端子と、を有し、
   前記電圧リミット回路は、差動の入力端子と差動の出力端子と、を有し、
   前記容量素子の一端に流入または流出する定電流源回路は、差動の入力端子と、一つの電流出力端子と、
   を有することを特徴とする請求項３から請求項６に記載の発振回路。
7. 前記コンパレータ回路は、差動の入力端子と、差動の出力端子と、を有し、
   前記電圧リミット回路は、差動の入力端子と、差動の出力端子と、を有し、
   前記容量素子の一端に流入または流出する定電流源回路は、差動の入力端子と、差動の出力端子と、を有し、
   前記容量素子は、一端を前記電圧リミット回路の差動の出力端子とそれぞれ接続し、他端を、前記差動の出力端子と同極性となる前記コンパレータ回路の差動の入力端子とそれぞれ接続した、対となる２つの容量素子と、
   を有することを特徴とする請求項３から請求項６に記載の発振回路。
8. 前記発振回路は、
   バッテリ電圧で駆動される集積回路に適用され、発振回路の電源電圧にレギュレータ回路を用いても用いなくても良い、
   ことを特徴とする請求項１から請求項７に記載の発振回路。