JP2009038799A - 発振回路および電子機器 - Google Patents

Abstract

【課題】発振回路の周波数を広範囲で精度良く制御する方法を提供する。また、標準集積
回路生産プロセスに対して有利な回路を提供する。
【解決手段】本発明の回路は第１極性を有する第１電流および第２電流と、第１極性と反
対の第２極性を有する第３電流を受信するキャパシタを含む。回路はバイアス入力を受信
する第１回路と、粗制御入力を受信する第２回路と、微制御入力を受信する第３回路をさ
らに含む。第１回路はさらにバイアス入力に応答して第１電流を提供する。第２回路はさ
らに、第２電流が一般的にゼロから第１電流の大きさの倍数までの大きさを有し、粗制御
入力に応答して第２電流を提供する。第３回路はさらに、キャパシタが微制御入力で決定
されたしきい値電圧を超える電圧を有する時に第３電流を提供する。
【選択図】図２

Description

本発明は例えば、電圧周波数発振器の分野に関し、より具体的には本発明の実施例は粗
同調、微同調、および中央同調を有する可変周波数発振器のための回路およびシステム、
とそれを使用する方法に関する発明である。

一般的に可変周波数発振器（ＶＦＯ）が生成する発振信号は、外部からの制御信号で制
御することができる。制御信号は、電圧制御発振器（ＶＣＯ）のための可変電圧、可変電
流、または数値のデジタル制御または数値制御発振器（ＮＣＯ）のためのデジタル値を含
んでいる。ＶＦＯのゲインは、一般的に図１（ａ）で示されるようなゲインカーブを有す
る。このゲインカーブは入力制御振幅を発振周波数に関係している。

図１（ａ）は三つの異なる製造プロセスでの発振器に対するゲインカーブを示す。ＣＭ
ＯＳプロセスでは、プロセスのばらつきは多種多様なパラメータによって発生する。回路
動作の視点から見れば、特性のばらつきに寄与する最も重要なパラメータは、トランジス
タスレショルドと、トランスコンダクタンスと、寄生キャパシタンスである。図１（ａ）
の三つのカーブは、同じ発振器のデザインに対して、周波数の速いプロセスと、普通のプ
ロセスと、遅いプロセスにおけるゲインカーブを表している。遅いプロセスコーナー（例
えば、ゲインカーブ１０１を有するＶＦＯを生み出すプロセス）は、低トランスコンダク
タンス（ｇ_m）および高寄生キャパシタンスの高スレショルドトランジスタを有すること
がある。ゲインカーブ１０２は製造プロセスの名目中央を表す。速いプロセスコーナー（
例えば、ゲインカーブ１０３を有するＶＦＯを生み出すプロセス）は、低スレショルドで
、高ゲインで、低寄生キャパシタンスのトランジスタを有することがある。

図１（ａ）は、発振器があるプロセス変化における容認できない周波数出力特性を有す
る可能性があることを示す。名目中央周波数１１０は発振器の仮説アプリケーションのタ
ーゲット周波数を表す。図１（ａ）において、遅いゲインカーブ１０１のどんな点でもタ
ーゲット周波数を交差しないので、遅いゲインカーブ１０１を有する発振器は名目中央周
波数１１０が達せられないことが示される。従って、この仮説アプリケーションにおいて
、一般的に遅いプロセスコーナーで生産されるチップは使用できない。

米国特許出願公開第２００６／０２３８２６１号明細書

図１（ｂ）は、すべての製造プロセス変化においても使用できる仮説の発振器のより好
ましいゲインカーブの集合を示す。このような仮説の発振器において、勾配（ゲイン）の
みが変化するように、名目中央周波数１１０’が三つのカーブのすべてに対して類似する
ことがある。一般的にこのような発振器が位相ロックループに使用される場合には、低い
ジッタと高い安定性がアプリケーションに対する最低のゲイン勾配で得られる。従って、
このようにプロセス変化を補正できる可変周波数発振器を生産することが好ましい。製造
コストを削減するために、このような可変周波数発信器を標準集積回路プロセスを使って
生産することはさらに好ましい。

プロセス変化の問題は特に標準集積回路プロセスに従って生産される要素のみを含む発
振器に当てはまる。例えばインダクター、水晶、ＳＡＷ共振器などのような同調共振器を
含むＶＦＯは一般的にプロセス変化において周波数がそれほど変動しない。しかし、この
ノンスタンダードまたは「オフチップ」共振器は製造コストが高くなる場合がある。従っ
て、実質的にＶＦＯの全体がオンチップで生産できるように、標準集積回路プロセスを使
ってプロセス変化を補正できる可変周波数発信器を生産することが一層好ましい。

可変発振器（特にリング型発振器）のゲインと中央周波数をプロセス変化に対して補正
するための回路および方法が好ましいことが明らかである。さらに、デジタル論理がアナ
ログ機能ほどダイ領域を必要としない傾向のある現代のＣＭＯＳプロセスにおいて、デジ
タル回路がアナログ回路より好ましい。さらに、可変発振器が位相ロックループのアプリ
ケーションに使用される時にゲインカーブの勾配の低下（例えば制御信号における同等の
変動のために周波数変化を低下すること）が好ましい。補正回路と方法は多数多様なプロ
セス変化に対して可変発振器の使用性を保存しながらこのような勾配の低下を可能にする
ことを必要とする。

本発明の実施例は可変発振器出力を生成するための回路、システムおよび方法に関する
。回路は一般的に第１極性を有する第１電流および第２電流と、第１極性に反対している
第２極性を有する第３電流を受け取るように構成されたキャパシタを含む。回路はバイア
ス入力を受け取るように構成された第１回路と、粗制御入力を受け取るように構成された
第２回路と、微制御入力を受け取るように構成された第３回路をさらに含む。第１回路（
つまりバイアス回路）はさらにバイアス入力に応答して第１電流を提供するように構成さ
れている。第２回路（つまり粗制御回路）はさらに、第２電流が一般的にゼロから第１電
流の大きさの倍数までの大きさを有するように、粗制御入力に応答して第２電流を提供す
るように構成されている。第３回路（つまり微制御回路）はさらに、キャパシタが微制御
入力で決定されたしきい値電圧を超える電圧を有する時に第３電流を提供するように構成
されている。好適な実施例において、第１極性（つまり充電電流の極性）は負であり第２
極性（つまり放電電流の極性）は正である。

もう一つ別の実施例において、微制御回路は微制御入力に応答してしきい値電圧を生成
するように構成されたしきい値電圧生成器と、キャパシタの電圧をしきい値電圧と比較し
て比較出力を生成するように構成された比較回路と、比較出力に応答して第３電流を提供
するように構成された放電回路とを含む。さらなる実施例において、回路は比較出力に応
答して発振器出力を生成するように構成された出力回路を含む。

一つの模式的な実施例において、比較回路は差動アンプを含む。例えば、差動アンプは
第１電界効果型トランジスタおよび第２電界効果型トランジスタを含んでも構わず、第１
電界効果型トランジスタのゲートはしきい値電圧に結合され、第２電界効果型トランジス
タのゲートはキャパシタに結合され、第１電界効果型トランジスタおよび第２電界効果型
トランジスタのソースノードはバイアス入力またはその微分（例えば贈幅バイアス電流）
に結合される。しきい値電圧生成器は微制御入力と入力基準電圧（たとえばもう一つ別の
差動アンプとの電圧）との間の差に応答してしきい値電圧を生成するように構成されても
構わない。

一つの模式的な実施例において、粗制御回路は粗制御入力と入力基準電圧との間の差に
応答して第２電流を生成するように構成されたさらならもう一つ別の差動アンプを含む。
例えば、この差動アンプは第１電界効果型トランジスタおよび第２電界効果型トランジス
タを含んでも構わず、第１電界効果型トランジスタのゲートは入力基準電圧に結合され、
第２電界効果型トランジスタのゲートノードは粗制御入力に結合され、第１電界効果型ト
ランジスタおよび第２電界効果型トランジスタのソースノードはバイアス入力またはその
微分に結合される。第２電界効果型トランジスタのドレインノードは第２電流を生成する
ようにキャパシタに結合されても構わない。

もう一つ別の実施例において、回路は基準電圧入力と、プロセス、電圧、および／また
は温度における変化を補正するために基準電圧を調整するように構成された基準電圧調整
回路とを含む。

システムは、一般的にここで開示している発明概念の一つ以上を実装する回路を含むま
たは方法を実施するシステムを含む。例えば、本発明による集積回路装置は上に説明した
可変発振器回路を含んでも構わない。集積回路装置はさらにバイアス入力を生成するよう
に構成された電流源を含んでも構わない。ある好適な実施例において、電流源はプロセス
、電圧、および／または温度における変化を補正するためにバイアス入力を調整するよう
に構成される。

本発明によって周期信号を生成するための方法は、キャパシタに第１電流を注入するこ
とによって周期信号を生成し、キャパシタの電荷があるしきい値より高い時にキャパシタ
を放電するステップと、ゼロから第１電流の大きさの倍数までの大きさを有する第２電流
をキャパシタに注入することによって周期信号を粗調整するステップと、しきい値を調整
することによって周期信号を微調整するステップとを含む。一つの模式的な実施例におい
て、第１電流および第２電流は負極性を有しても構わず、正電荷を有する第３電流を印加
することによってキャパシタが放電されても構わない。

周期信号を微調整するステップは微制御入力に応答してしきい値を判定することを含ん
でも構わない。もう一つ別の実施例において、方法は比較出力を生成するためにキャパシ
タの電荷をしきい値と比較することと、比較出力に応答してキャパシタを放電することと
、を含んでも構わない。さらなる実施例において、方法は比較出力に応答して発振器出力
を生成することを含んでも構わない。

一つの模式的な実施例において、比較するステップはしきい値に従ってしきい値電圧を
生成することと、差動アンプ回路の第１電界効果型トランジスタのゲートノードにしきい
値電圧を印加することと、差動アンプ回路の第２電界効果型トランジスタのゲートノード
にキャパシタの電圧を印加することと、第１電界効果型トランジスタおよび第２電界効果
型トランジスタのソースノードにバイアス入力またはその微分を印加することとを含む。
しきい値電圧を生成することは微制御入力を入力基準電圧と比較することを含んでも構わ
ない。

もう一つ別の実施例において、方法は粗制御入力を入力基準電圧と比較することによっ
て第２電流を生成することを含む。例えば、周期信号を粗調整することは差動アンプの第
１電界効果型トランジスタのゲートノードに入力基準電圧を印加することと、差動アンプ
の第２電界効果型トランジスタのゲートノードに粗制御入力を印加することと、第１電界
効果型トランジスタおよび第２電界効果型トランジスタのソースノードにバイアス入力ま
たはその微分を印加することと、を含んでも構わない。さらなる実施例において、周期信
号を粗調整するステップはさらに前記第２電界効果型トランジスタのドレインノードを前
記キャパシタに印加することを含む。

好適な実施例において、方法はバイアス入力に従って第１電流を生成することを含む。
方法はまた、プロセス変化を補正するためにバイアス入力を調整することを含んでも構わ
ない。周期信号の中央周波数は一般的に第１電流を調整すること（つまり、バイアス入力
を調整すること）によって調整できる。

本発明の発振回路は、第１極性を有する第１電流および第２電流と、前記第１極性と反
対の極性の第２局制を有する第３電流を受信するキャパシタと、バイアス入力を受信し、
前記バイアス入力に基づいて前記第１電流を生成し、前記第１電流を前記キャパシタの一
端に供給する第１の回路と、第１制御信号を受信し、前記第１制御信号に基づいて前記第
２電流を生成し、前記第２電流を前記キャパシタの一端に供給する第２の回路と、第２制
御信号を受信し、前記第２制御信号に基づいてしきい値電圧を決定し、前記キャパシタの
一端の電圧が前記しきい値電圧を超えたときに、第３電流を前記キャパシタの一端に供給
する第３の回路と、を含む。

本発明の発振回路において、前記第１極性は負であり前記第２極性は正であってもよい
。

本発明の発振回路において、前記第３の回路は、前記第２制御信号に基づいて、前記し
きい値電圧を生成するしきい値電圧生成回路と、前記キャパシタの一端の電圧と前記しき
い値電圧とを比較し、比較出力を生成する比較回路と、前記比較出力に基づいて前記第３
電流を生成する放電回路と、を含んでいてもよい。

本発明の発振回路は、前記比較出力の反転信号を生成し、発振回路から出力する出力回
路をさらに含んでいてもよい。

本発明の発振回路において、前記比較回路は、第１差動アンプを含み、前記差動アンプ
は、第１トランジスタと第２トランジスタとを含み、前記第１トランジスタのゲートは、
しきい値電圧生成回路に接続され、前記第２トランジスタのゲートは、前記キャパシタの
一端に接続され、前記第１トランジスタのソースおよび前記第２トランジスタのソースは
、前記バイアス入力または前記バイアス入力の微分が供給されるように構成されていても
よい。

本発明の発振回路において、前記しきい値電圧生成回路は、前記第２制御信号と入力基
準電圧との差に基づいて前記しきい値電圧を生成してもよい。

本発明の発振回路において、前記第２の回路は、第２差動アンプを含み、前記第２差動
アンプは、第３トランジスタと第４トランジスタとを含み、前記第３トランジスタのゲー
トには、入力基準電圧が印加され、前記第４トランジスタのゲートには、前記第１制御信
号が入力され、前記第３トランジスタのソースおよび前記第４トランジスタのソースには
、前記バイアス入力または前記バイアス入力の微分が供給され、前記第４トランジスタの
ドレインは、前記キャパシタの一端に接続され、前記第１制御信号と入力基準電圧との差
に基づいて、前記第２電流を生成してもよい。

本発明の発振回路において、前記第１電流の大きさ及び前記バイアス電流が前記キャパ
シタの一端に単位時間に供給する第１極性の電荷量を決定し、前記第２電流の大きさが、
前記しきい値電圧を決定することで、発振回路の出力が第１の論理状態である第１の期間
の長さを決定し、前記第３電流の大きさが、前記キャパシタの一端に単位時間に供給する
第２極性の電荷量を決定することで、発振回路の出力が第２の論理状態である第２の期間
の長さを決定してもよい。

本発明の発振回路は、電子機器に用いることができる。

本発明の電子機器は、前記バイアス入力を生成する電源を含み、前記電源は、電圧およ
び温度の少なくともいずれか一方に基づく発振回路の特性変化を補正するために、前記バ
イアス入力の大きさを調整することができる。

本発明は有利に、微制御入力を使って低ゲインを達成すると同時に粗制御入力を使って
広い範囲に亘る可変発振器出力を生成することを提供する。本発明はまた、プロセス、温
度、および／または電圧（ＰＶＴ）変化を補正するためにバイアス入力が調整され得るの
で標準集積回路生産プロセスに対して有利に適切である。

本発明のこれらの又その他の有利は、以下に述べる好適な実施例の詳細な説明から容易
に明らかになる。

以下、本発明の実施形態を図面に基づいて説明する。

発明の好適な実施例について詳細な説明がされ、その例が添付の図面に示されている。
発明が好適な実施例に関して説明されているが、説明が発明をこの実施例に限る意思がな
いことは理解すべきである。却って、発明は添付した請求項で定義される発明の精神と範
囲内に含まれる変形、変更および均等のものを含む意思がある。さらに、本発明の以下の
詳細の説明において、本発明の綿密な理解を提供するために数多くの具体的な詳細が述べ
られている。しかし、当業者にはこの具体的な詳細がなくても本発明が実施できることが
明らかであろう。他の場合において、本発明の態様を不要に不明にしないようによく知ら
れている方法、手順、要素および回路が詳細に説明されていない。

さらに、便宜と簡単のために、「クロック」、「時間」、「レート」、「周期」および
「周波数」の用語はここで一般的に互換的に使用されているが、一般的に技術分野で理解
する意味として使われている。また、便宜と簡単のために、「に接続」、「に結合」、「
と結合」、および「と通信して」の用語（これらの用語はまた、その用語の使用に対する
文脈が明確にそうでないことをしめさない限りに、接続されている、結合されている、お
よび／または通信している要素の間の直接および／または間接の関係を示している）も互
換的に使用することがあるが、この用語も一般的に技術分野で理解する意味として使われ
ている。また、「接続」は直接接続されているだけでなく、電気的に配線等を介して接続
されている場合も含む。「電源電圧」は広義には定電圧源である。

発明は、その多様な態様において、模式的な実施例に関してさらなる詳細において以下
に説明される。

可変周波数発信器の模式的ブロック図
図２（ａ）が、可変周波数発信器（以降、ＶＦＯという）２００のブロック図である。
ＶＦＯ２００は、可変発振器出力２０４を生成するための回路である。また、図２（ｂ）
は、可変周波数発信器（以降、ＶＦＯという）２００’のブロック図である。ＶＦＯ２０
０’は、可変発振器出力２０４を生成するための回路である。

ＶＦＯ２００は、第１電流としてのバイアス電流２３１および第２電流としての粗制御
電流２４１を受信するチャージングキャパシタ２２０を含む。第１電流としてのバイアス
電流２３１および第２電流としての粗制御電流２４１は第１極性を有する。チャージング
キャパシタ２２０は、さらに第３電流としての放電電流２５１を受信し、第３電流として
の放電電流２５１は第１極性と反対の第２極性を有する。つまり、第１電流としてのバイ
アス電流２３１及び第２電流としての粗制御電流２４１が正電位のときは、第３電流が負
電位であり、第１電流としてのバイアス電流２３１及び第２電流としての粗制御電流２４
１が負電位のときは、第３電流が正電位となる。従って、チャージングキャパシタに第１
極性の第１電流としてのバイアス電流２３１と第２電流としての粗制御電流２４１を供給
することで、チャージングキャパシタが充電される。そして、チャージングキャパシタに
第３電流としての放電電流２５１を供給することで、第１電流としてのバイアス電流２３
１と第２電流としての粗制御電流２４１によって蓄積されたチャージングキャパシタの電
荷が放電される。

ＶＦＯ２００は、さらに、バイアス回路２３０と、第１制御回路又は第１の回路として
の粗制御回路２４０と、第２制御回路又は第２の回路としての微制御回路２５０を含む。
バイアス回路２３０はバイアス入力２０１（つまり、バイアス電流）を受信し、バイアス
入力２０１の値に基づいて、第１電流としてのバイアス電流２３１を生成する。

第１制御回路としての粗制御回路２４０は、第１制御信号としての粗制御入力２０２を
受信する。さらに、粗制御回路２４０は、粗制御入力２０２に基づいて第２電流としての
粗制御電流２４１を生成する。粗制御回路２４０は可変であり、第２電流としての粗制御
電流２４１の大きさがゼロから第１電流としてのバイアス電流２３１の大きさの倍数まで
の大きさに変化するように制御される。

第２制御回路としての微制御回路２５０は、第２制御信号としての微制御入力２０３を
受信する。さらに、微制御回路２５０は、チャージングキャパシタ２２０の一方の端子の
電圧が、微制御入力２０３で決定されたしきい値電圧を超える電圧を有する時に、第３電
流としての放電電流２５１をチャージングキャパシタ２２０へ供給する。本実施例におい
て、第１極性は負であり第２極性は正である。つまり、第１電流としてのバイアス電流２
３１及び第２電流としての粗制御電流２４１は負電位であり、第３電流としての放電電流
２５１は正電位である。

第１電流としてのバイアス電流２３１と第２電流としての粗制御電流２４１の大きさは
、チャージングキャパシタ２２０が充電されるレートを決定する。チャージングキャパシ
タ２２０が充電されるレートとは、単位時間あたりにチャージングキャパシタ２２０に蓄
積される電荷量又は単位電荷量がチャージングキャパシタ２２０に蓄積されるのに要する
時間である。また、微制御回路２５０によって、チャージングキャパシタ２２０が放電す
る電圧が決定され、決定された電位にチャージングキャパシタが達すると第３電流として
の放電電流２５１が供給される。従って、バイアス入力２０１に基づいてバイアス回路２
３０から出力される第１電流としてのバイアス電流２３１と、バイアス回路からの出力と
粗制御入力２０２に制御される第２電流としての粗制御電流２４１と、微制御入力２０３
に制御される微制御回路２５０のしきい値電圧との組み合わせによって、ＶＦＯ２００の
発振周波数が決定される。本実施例において、出力回路２６０は微制御回路２５０の出力
に基づいて、可変発振器出力２０４を生成する。

図２（ｂ）において、第１制御回路又は第１の回路としての微制御回路２５０’は、し
きい値電圧生成回路としてのしきい値電圧生成器２７０と、比較回路としてのしきい値比
較回路２８０と、放電回路２９０とを含む。図２（ｂ）の微制御回路２５０’は、図２（
ａ）の微制御回路２５０に対応する。しきい値電圧生成器２７０は、微制御入力２０３に
基づいてしきい値電圧２７１を生成する。しきい値電圧生成器２７０は、微制御入力２０
３と入力基準電圧２０５に基づいて、特に、微制御入力２０３と入力基準電圧２０５の差
に基づいてしきい値電圧２７１を生成するようにしても良い。しきい値比較回路２８０は
、チャージングキャパシタ２２０のしきい値比較回路２８０に接続された側の電圧としき
い値電圧２７１とを比較し、その比較結果に基づいて比較出力２８１を生成する。放電回
路２９０は、しきい値比較回路２８０が生成した比較出力２８１に基づいて、第３電流と
しての放電電流２５１を生成する。出力回路２６０は、微制御回路２５０’の出力（つま
り、比較出力２８１）に基づいて可変発振器出力２０４を生成する。

可変周波数発信器の模式的回路図
図３は、本発明によるＶＦＯ３００の回路図である。ＶＦＯ３００は図２（ａ）及び図
２（ｂ）を用いて説明したように、バイアス回路３３０と、キャパシタとしてのチャージ
ングキャパシタ３２０と、粗制御回路３４０と、微制御回路と、出力回路３６０とを含む
。微制御回路は、しきい値電圧生成回路としてのしきい値電圧生成器３７０と、しきい値
比較回路３８０と、放電回路３９０とを含む。

（１）チャージングキャパシタ
チャージングキャパシタ３２０は、図２（ａ）および図２（ｂ）のチャージングキャパ
シタ２２０に対応する。チャージングキャパシタ３２０は、第１キャパシタ３２１と第２
キャパシタを含む。第１キャパシタ３２１の一端は粗制御回路３４０、しきい値比較回路
３８０および放電回路３９０に接続されている。粗制御回路３４０から第１キャパシタ３
２１の一端に第１極性の電流が供給されて第１キャパシタ３２１は充電され、しきい値比
較回路３８０によって第１キャパシタ３２１の一端の電圧が監視され、一端の電圧がしき
い値電圧を超えると、放電回路３９０から第１極性と反対の第２極性の電流が供給されて
第１キャパシタ３２１は放電される。第１キャパシタ３２１の他端は電源電圧Ｖｄｄおよ
び第２キャパシタの一端に接続されている。第２キャパシタの一端は、第１キャパシタの
他端および電源電圧Ｖｄｄに接続され、第２キャパシタの他端は接地電位に接続されてい
る。本実施例において、充電のために第１キャパシタの一端に供給される電流の極性は負
であり、放電のために第１キャパシタの一端に供給される電流の極性は正である。別の実
施形態として、充電のために第１キャパシタ３２１の一端に供給される電流の極性を負に
することもできる。別の実施形態では、第１キャパシタ３２１の他端および第２キャパシ
タの一端は接地電位に接続される。

（２）バイアス回路
バイアス回路３３０は、図２（ａ）および図２（ｂ）のバイアス回路２３０に対応して
いる。バイアス回路３３０は複数のトランジスタ３３２からトランジスタ３３９を含み、
複数のトランジスタ３３２からトランジスタ３３９の各々は、ゲートにバイアス入力３０
１が印加され、ドレインノードは接地電位に接続されている。トランジスタ３３２からト
ランジスタ３３９までは、ソースノードから、バイアス入力３０１の電流の大きさに比例
した大きさのバイアス電流をＶＦＯの回路ブロックに供給する。従って、ＶＦＯ３００の
動作中に温度などの環境変化によって、トランジスタしきい値やトランスコンダクタンス
や寄生容量などが変化した場合に、バイアス入力３０１の電流を調整することによって補
正でき、それに従ってＶＦＯ３００のさまざまな回路ブロックに提供されるバイアス電流
が調整される。

トランジスタ３３２とトランジスタ３３３のソースノードはしきい値電圧生成器３７０
に接続され、トランジスタ３３２とトランジスタ３３３はしきい値電圧生成器３７０にバ
イアス電流を供給する。トランジスタ３３４，３３７，３３８のソースノードはしきい値
比較回路３８０に接続され、トランジスタ３３４，３３７，３３８はしきい値比較回路３
８０にバイアス電流を供給する。トランジスタ３３５のソースノードはチャージングキャ
パシタ３２０の第１キャパシタ３２１の一端に接続され、トランジスタ３３５は第１キャ
パシタ３２１の一端に電流を供給する。トランジスタ３３６のソースノードは粗制御回路
３４０に接続され、トランジスタ３３６は粗制御回路３４０にバイアス電流を供給する。
トランジスタ３３９のソースノードは放電回路３９０に接続され、トランジスタ３３６は
放電回路３９０にバイアス電流を供給する。さらに、バイアス回路３３０はトランジスタ
３３５を介してバイアス入力３０１に基づいて生成される充電電流３３１を第１キャパシ
タ３２１の一端に提供する。複数のトランジスタ３３２からトランジスタ３３９は、全て
同じ性能に設計してもよいし、供給すべきバイアス電流の大きさに合わせて異なる設計に
してもよい。

（３）粗制御回路
粗制御回路３４０は、図２（ａ）および図２（ｂ）の粗制御回路２４０に対応する。粗
制御回路３４０は、差動アンプを含み、粗制御入力３０２と入力基準電圧３０５の差に基
づいて第２電流としての粗制御電流３４１を第１キャパシタ３２１に供給する。この差動
アンプは、第１電界効果型トランジスタ３４２と第２電界効果型トランジスタ３４３を含
む。本実施形態において、第１電界効果型トランジスタ３４２および第２電界効果型トラ
ンジスタ３４３はｎ型電界効果型トランジスタである。第１電界効果型トランジスタ３４
２のゲートは入力基準電圧３０５の入力端子に接続され、第１電界効果型トランジスタ３
４２のゲートには入力基準電圧３０５が供給される。第２電界効果型トランジスタ３４３
のゲートは、粗制御入力３０２の入力端子に接続され、第２電界効果型トランジスタ３４
３のゲートには粗制御入力３０２が供給される。第１電界効果型トランジスタ３４２と第
２電界効果型トランジスタ３４３の両方のソースノードは、バイアス回路３３０のトラン
ジスタ３３６に接続され、バイアス入力３０１から出るバイアス電流が供給される。第１
電界効果型トランジスタ３４２のドレインノードは、電源電圧Ｖｄｄを印加する端子に接
続され、第１電界効果型トランジスタ３４２のドレインノードには、電源電圧Ｖｄｄが印
加される。第２電界効果型トランジスタ３４３のドレインノードは、チャージングキャパ
シタ３２０の第１キャパシタ３２１の一端に接続され、第２電界効果型トランジスタ３４
３から第２電流としての粗制御電流３４１（粗制御充電電流）を第１キャパシタ３２１に
供給し、第１キャパシタ３２１を充電する。

従って、充電電流３３１と第２電流としての粗制御電流３４１（粗制御充電電流）の大
きさは、第１キャパシタ３２１が充電されるレートを決定する。例えば、粗制御入力３０
２の電圧が増加すると、ｎ型電界効果型トランジスタである第２電界効果型トランジスタ
３４３のゲート電極に印加される電圧が増加するので、バイアス回路３３０のトランジス
タ３３６から第１キャパシタ３２１に供給される電流が増大し、粗制御電流３４１が増大
する。従って、粗制御入力３０２の電圧が増加すると、単位時間に第１キャパシタ３２１
に供給される電荷の量が増大するため、第１キャパシタ３２１はより速く充電され、第１
キャパシタ３２１の一端は、より速くしきい値電圧に到達する。よって、発振周波数が速
くなる。逆に、粗制御入力３０２の電圧が減少すると、第１電界効果型トランジスタ３４
２のゲート電極に印加される電圧が低くなり、バイアス回路３３０のトランジスタ３３６
から第１キャパシタ３２１に供給される電流が減少し、粗制御電流３４１が減少する。従
って、粗制御入力３０２の電圧が減少すると、キャパシタの充電レートが遅くなり、キャ
パシタの可変電位側の端子がしきい値電圧に到達までに時間がかかる。よって、粗制御入
力３０２の電圧が減少すると、発振周波数が遅くなる。従って、粗制御入力３０２の電圧
に対する変化は値の比較的に広い範囲において発振器出力の周波数を変化させることがで
きる。

（４）しきい値生成器
しきい値電圧生成器３７０は、図２（ｂ）のしきい値電圧生成器２７０に対応する。し
きい値電圧生成器３７０は、微制御入力３０３と入力基準電圧３０５の差に基づいて、し
きい値電圧３７１を生成する。しきい値電圧生成器３７０は、第１電界効果型トランジス
タ３７２と第２電界効果型トランジスタ３７３によって構成される差動アンプを含む。本
実施形態において、第１電界効果型トランジスタ３７２および第２電界効果型トランジス
タ３７３はｎ型電界効果型トランジスタである。第１電界効果型トランジスタ３７２のゲ
ートは微制御入力３０３の入力端子に接続され、第１電界効果型トランジスタ３７２のゲ
ートには微制御入力３０３が供給される。第２電界効果型トランジスタ３７３のゲートは
、入力基準電圧３０５の端子に接続され、第２電界効果型トランジスタ３７３のゲートに
は、入力基準電圧３０５が供給される。第１電界効果型トランジスタ３７２と第２電界効
果型トランジスタ３７３の両方のソースノードは、バイアス回路３３０のトランジスタ３
３２に接続され、第１電界効果型トランジスタ３７２と第２電界効果型トランジスタ３７
３の両方のソースノードには、バイアス入力３０１に基づいてトランジスタ３３２によっ
て生成されたバイアス電流が供給される。第２電界効果型トランジスタ３７３のドレイン
ノードには、電源電圧Ｖｄｄが供給され、第１電界効果型トランジスタ３７２のドレイン
ノードからは、微制御入力３０３と入力基準電圧３０５の差に基づいた信号が出力される
。

さらに、しきい値電圧生成器３７０は、第３電界効果型トランジスタ３７４および第４
電界効果型トランジスタ３７５を含む。本実施例において、第３電界効果型トランジスタ
３７４および第４電界効果型トランジスタ３７５は、ｐ型電界効果型トランジスタである
。第１電界効果型トランジスタ３７２のドレインノードには、第３電界効果型トランジス
タ３７４のドレインが接続されている。第３電界効果型トランジスタ３７４のゲートは、
第３電界効果型トランジスタ３７４のドレイン及び第４電界効果型トランジスタ３７５の
ゲートに接続され、第３電界効果型トランジスタ３７４のソースは、電源電圧Ｖｄｄに接
続されている。第４電界効果型トランジスタ３７５のソースも、電源電圧Ｖｄｄに接続さ
れている。第４電界効果型トランジスタ３７５を流れる電流の大きさは、第１電界効果型
トランジスタ３７２を流れる電流の大きさに比例する。

しきい値電圧生成器３７０は、さらに、第５電界効果型トランジスタ３７６を有する。
第５電界効果型トランジスタ３７６のソースは、電源電圧Ｖｄｄに接続されている。第５
電界効果型トランジスタ３７６のドレインは、第４電界効果型トランジスタ３７５のドレ
インおよびバイアス回路３３０のトランジスタ３３３のソースに接続に接続され、第５電
界効果型トランジスタ３７６のゲートは、第５電界効果型トランジスタ３７６のドレイン
に接続されている。さらに、第５電界効果型トランジスタ３７６のドレインは、しきい値
電圧生成器３７０の出力に接続されている。

しきい値電圧生成器３７０は、第１キャパシタ３２１での電圧と比較するために微制御
入力３０３を適切なしきい値電圧３７１にマッピングする。従って、微制御入力３０３を
調整することによって、しきい値電圧生成器３７０の出力するしきい値電圧３７１が調整
され、しきい値電圧生成器３７０は発振器出力３０４の周波数のゲインを微調整する。微
制御入力３０３は、粗制御入力３０２よりも、発振回路の周波数を狭い範囲でしか調整で
きないが、その狭い範囲の中で粗制御入力３０２よりも高い精度で調整することができる
。例えば、微制御入力３０３が増加した場合、第１電界効果型トランジスタ３７２を流れ
る電流が増大し、第１電界効果型トランジスタ３７２と直列に接続されている第３電界効
果型トランジスタ３７４を流れる電流も増大する。さらに、第３電界効果型トランジスタ
３７４とカレントミラーを形成する第４電界効果型トランジスタ３７５を流れる電流も増
大し、第５電界効果型トランジスタ３７６のゲート電極の電位が下がり、しきい値電圧３
７１は小さくなる。従って、発振器出力３０４の周波数は高くなる。逆に、微制御入力３
０３が減少した場合は、しきい値電圧３７１は大きくなり、発振器出力３０４の周波数は
低くなる。

（５）比較回路
しきい値比較回路３８０は、図２（ｂ）のしきい値比較回路２８０に対応する。しきい
値比較回路３８０は、第１電界効果型トランジスタ３８２と第２電界効果型トランジスタ
３８３を含む差動アンプを含む。本実施例において、第１電界効果型トランジスタ３８２
および第２電界効果型トランジスタ３８３はｎ型電界効果型トランジスタである。第１電
界効果型トランジスタ３８２のゲートはしきい値電圧生成器３７０の出力に接続され、第
１電界効果型トランジスタ３８２のゲートにはしきい値電圧３７１が供給される。一方、
第２電界効果型トランジスタ３８３のゲートは、チャージングキャパシタ３２０の第１キ
ャパシタ３２１に結合され、第２電界効果型トランジスタ３８３のゲートには、第１キャ
パシタ３２１の一端の電圧が供給される。第１電界効果型トランジスタ３８２と第２電界
効果型トランジスタ３８３の両方のソースノードはトランジスタ３３４に接続され、第１
電界効果型トランジスタ３８２と第２電界効果型トランジスタ３８３のソースノードには
トランジスタ３３４によってバイアス入力２０１から出力されるバイアス電流が供給され
る。従って、第１電界効果型トランジスタ３８２のドレインノードおよび第２電界効果型
トランジスタ３８３のドレインノードからは、しきい値電圧３７１と第１キャパシタ３２
１の一端の電圧との差に基づいた出力信号が出力され、その出力信号によってしきい値電
圧３７１と第１キャパシタ３２１の一端の電圧とのどちらが大きいかを判定できる。

トランジスタ３８４とトランジスタ３８５は、第１電界効果型トランジスタ３８２と第
２電界効果型トランジスタ３８３のスイッチング特性を速めるための電流源として機能す
る。トランジスタ３８４とトランジスタ３８５のソースノードは、電源電圧Ｖｄｄとトラ
ンジスタ３８６のソースノードに接続され、トランジスタ３８５のドレインノードは、第
２電界効果型トランジスタ３８３のドレインノードとトランジスタ３８６のゲートに接続
され、トランジスタ３８４のドレインノードは、第１電界効果型トランジスタ３８２のド
レインに接続され、トランジスタ３８４とトランジスタ３８５のゲートは、互いに接続さ
れ、トランジスタ３８４とトランジスタ３８５のゲートは、トランジスタ３８４のドレイ
ンノードにも接続されている。本実施例において、トランジスタ３８４とトランジスタ３
８５はｐ型電界効果型トランジスタである。

トランジスタ３８６は、ゲートがトランジスタ３８５のドレインと第２電界効果型トラ
ンジスタ３８３のドレインとに接続され、ソースが電源電圧Ｖｄｄに接続され、ドレイン
はインバータ３８７の入力に接続されている。さらに、トランジスタ３８６のドレインは
、バイアス回路３３０のトランジスタ３３７に接続され、ドレインには、バイアス入力３
０１に基づいてトランジスタ３３７によって生成されたバイアス電流が供給される。本実
施例において、トランジスタ３８６はｐ型電界効果型トランジスタである。

インバータ３８７は、電源電圧Ｖｄｄとバイアス回路３３０のトランジスタ３３８に接
続されおり、トランジスタ３８６のドレインが入力に接続されている。従って、インバー
タ３８７は、トランジスタ３８６のドレインから出力される信号の反転信号を比較出力信
号３８１として出力する。本実施例において、トランジスタ３８６は、ｐ型電界効果型ト
ランジスタである。従って、第１キャパシタ３２１の電圧がしきい値電圧３７１に到達し
たときに、第２電界効果型トランジスタ３８３は速やかにオフになり、トランジスタ３８
５のドレインがハイにプルできる。従って、ｐ型電界効果型トランジスタであるトランジ
スタ３８６はオフになり、インバータ３８７は正の比較出力信号３８１を生成する。逆に
、第１キャパシタ３２１の電圧がしきい値電圧３７１に達していない場合は、インバータ
３８７は負の比較出力信号３８１を生成する。

（６）放電回路
放電回路３９０は、図２（ｂ）の放電回路２９０に対応する。放電回路３９０は、比較
出力信号３８１に基づいて放電電流３９１を生成する。放電回路３９０は、インバータ３
９２及びトランジスタ３９３を含む。本実施例で、トランジスタ３９３は、ｐ型電界効果
型トランジスタである。インバータ３９２の入力には比較出力信号３８１が供給され、イ
ンバータ３９２の出力は、トランジスタ３９３のゲートに供給される。トランジスタ３９
３のソースノードは電源電圧Ｖｄｄに接続され、ドレインノードはチャージングキャパシ
タ３２０の第１キャパシタ３２１に接続されている。よって、比較出力信号３８１がハイ
の場合（つまり、第１キャパシタ３２１の電圧がしきい値電圧３７１を超えた時）には、
インバータ３９２からローが出力され、トランジスタ３９３のゲートがローに設定される
。トランジスタ３９３は、ｐ型電界効果型トランジスタであるから、ゲートにローが供給
されるとトランジスタ３９３はオンになり、第１キャパシタ３２１に放電電流３９１が供
給され、第１キャパシタ３２１に蓄積されている電荷が放電される。本実施例においては
、粗制御電流３４１および充電電流３３１が負の極性を有するため、第１キャパシタ３２
１の電圧がしきい値電圧３７１より低くなったときに、正電荷を有する放電電流３９１を
供給する。別の実施形態として、粗制御電流３４１および充電電流３３１が正の極性を有
する場合は、第１キャパシタ３２１の電圧がしきい値電圧３７１より高くなったときに、
負電荷を有する放電電流３９１を供給する。

（７）出力回路
出力回路３６０は、図２（ａ）および図２（ｂ）の出力回路２６０に対応する。出力回
路３６０は、インバータを含む。インバータは、電源電圧Ｖｄｄと接地電位に接続され、
発振器出力３０４として比較出力信号３８１を反転した信号を生成する。

（８）効果
本発明によるＶＦＯは、中央周波数制御だけでなく、粗ゲイン制御と微ゲイン制御を有
するので、十分な柔軟性がある。例えば、ＶＦＯは、粗制御を用いて広い周波数範囲にお
いて調整できると同時に、微制御を用いることで狭い周波数範囲の調整を行うことができ
る。さらに、バイアス入力を調整することで、ＶＦＯの処理変化を補正することができる
。従って、本発明によるＶＦＯは性能を達成しながら、精密部品を省略でき、標準集積回
路プロセスを使う生産方法でＶＦＯを製造できる可能性がある。

従って、一つの模式的な実施例において発明は上に説明したＶＦＯ回路の一つ以上を含
む集積回路装置に関する。集積回路装置はバイアス入力を生成するように構成された電源
を含んでも構わない。好適な実施例において、電源はプロセス変化を補正するためにバイ
アス入力を調整するように構成されている。

模式的方法
図４は、本発明による可変発振器出力を生成するための方法のフローチャート４００で
ある。

ステップＳ４１０において、ＶＦＯはバイアス入力を受信し、ステップＳ４１１におい
て、バイアス入力に基づいて第１極性を有する第１電流（つまり、第１負充電電流）を生
成する。

ステップＳ４２０において、ＶＦＯは粗制御入力を受信し、ステップＳ４２１において
、粗制御入力に基づいて第１極性を有する第２電流（つまり、第２負充電電流）を生成す
る。ここで、ステップＳ４２０及びステップＳ４２１は、ステップＳ４１０及びステップ
Ｓ４１１と実質的に同時に行われ、ステップＳ４１０及びステップＳ４１１を実行しなが
らステップＳ４２０及びステップＳ４２１が実行される。

ステップＳ４４０で、第１電流および第２電流がチャージングキャパシタに印加され、
それによって時間の経過に伴ってキャパシタへの電圧を増加する。第２電流は、可変電流
であって、その大きさは、ゼロから第１電流の大きさの倍数までの大きさを有する。

ステップＳ４３０において、ＶＦＯは微制御入力を受信し、ステップＳ４３１において
、微制御入力に基づいてしきい値電圧を生成する。ここで、ステップＳ４３０及びステッ
プＳ４３１は、ステップＳ４１０及びステップＳ４１１と実質的に同時に行われ、ステッ
プＳ４１０及びステップＳ４１１を実行しながらステップＳ４３０及びステップＳ４３１
が実行される。さらに、ステップＳ４３０及びステップＳ４３１は、ステップＳ４２０及
びステップＳ４２１と実質的に同時に行われ、ステップＳ４２０及びステップＳ４２１を
実行しながらステップＳ４３０及びステップＳ４３１が実行しても構わない。

ステップＳ４５０において、ステップＳ４４０において充電されたチャージングキャパ
シタの電圧をステップＳ４３１で生成されたしきい値電圧と比較する。キャパシタの電圧
がしきい値電圧に達していない間（図４のＮｏ）、キャパシタには、ステップＳ４４０に
おいて、第１極性の第１充電電流および第１極性の第２充電電流が供給され続ける。キャ
パシタの電圧がしきい値電圧を超えた時（図４のＹｅｓ）、ステップＳ４５０は第１極性
と反対の極性である第２極性を有する第２電流（つまり、正の放電電流）を生成し、ステ
ップＳ４６０でキャパシタに放電電流を供給する。また、キャパシタの電圧はしきい値電
圧を超えた後に、ステップＳ４７０は出力クロックをサイクルすることができる。つまり
、キャパシタが放電される時にＶＦＯの出力クロックをローに設定して、キャパシタが再
充電されている間に再びＶＦＯの出力クロックをハイに設定し、放電期間と再充電期間で
１周期のクロックを生成することができる。放電期間において放電した電荷を、チャージ
ングキャパシタと別に設けられたキャパシタで保持し、再充電期間において再充電に用い
る電荷に再利用してもよい。

しきい値電圧を生成するステップＳ４３１はさらに微制御入力を入力基準電圧と比較す
るステップ（つまり、差動アンプ回路を使用するステップ）を含むことができる。キャパ
シタの電圧をしきい値電圧と比較するステップＳ４５０は差動アンプ回路の第１電界効果
型トランジスタのゲートノードにしきい値電圧を印加するステップと、差動アンプ回路の
第２電界効果型トランジスタのゲートノードにキャパシタの電圧を印加するステップと、
第１電界効果型トランジスタおよび第２電界効果型トランジスタのソースノードにバイア
ス入力またはバイアス入力の微分を印加するステップとを含むこともできる。

第２電流を生成するステップＳ４２１は粗制御入力を入力基準電圧と比較するステップ
を含むことができる。ステップＳ４３１で用いた差動アンプと別の差動アンプを用いて粗
制御入力を入力基準電圧と比較する。例えば、別の差動アンプは、第１電界効果型トラン
ジスタと第２電界効果型トランジスタを含む。別の差動アンプの第１電界効果型トランジ
スタのゲートノードに入力基準電圧を印加し、第２電界効果型トランジスタのゲートノー
ドに粗制御入力を印加し、第１電界効果型トランジスタおよび第２電界効果型トランジス
タのソースノードにバイアス入力またはその微分を印加することによって第２電流を生成
する。そして、生成された第２電流を、さらに第２電界効果型トランジスタのドレインノ
ードをキャパシタに印加することを含むことができる。

また、ステップＳ４１０のために、バイアス入力を生成するステップを含んでも構わな
い。バイアス入力の生成において、プロセス変化を補正するためにバイアス入力を調整す
ることもできる。また、バイアス入力を調整することによって可変発振器出力の中央周波
数を調整するステップ、および粗制御入力を調整することによって発振器出力の周波数を
粗調整するステップ、および／または微制御入力を調整することによって発振器出力の周
波数を微調整するステップ、を含んでも構わない。

本発明の方法によれば、微制御入力を使って精度の高い周波数のゲインを達成すると同
時に、粗制御入力を使って広範囲の周波数にわたる可変発振器出力を生成することができ
る。本発明はまた、プロセス変化を補正するためにバイアス入力が調整できるので、標準
集積回路生産プロセスに好適である。

出力信号の波形
図５（ａ）は、本発明によるＶＦＯの模式的なパルス出力を示している。図５（ａ）は
、図２（ａ）と図２（ｂ）の可変発振器出力２０４、図３の発振器出力３０４および／ま
たは図４のステップＳ４７０の結果を表している。

しきい値比較回路３８０の機能および比較をするステップＳ４５０に対応するしきい値
比較は、チャージングキャパシタの電荷（例えば、チャージングキャパシタの可変電位側
の電圧）としきい値（つまり、しきい値電圧）との比較結果に基づいて比較出力を生成す
ることができる。比較出力信号に基づいて、出力信号と放電電流の両方を生成できる。

キャパシタの充電を行っている第１の期間の間に、つまり、比較回路および／またはス
テップはキャパシタの電荷がしきい値電圧を超えたと判定する前、比較出力信号は第１比
較状態となり、比較出力信号に基づいてＶＦＯの出力は第１の論理状態を有する第１出力
状態になる。キャパシタの電荷が電荷がしきい値電圧に達すると、第２の期間に移行し、
比較信号は第２比較状態（補足的状態）に切り換わる。これにより、第１の期間で蓄積さ
れたキャパシタに保持された電荷が放電されるとともに、ＶＦＯの出力は第２の論理状態
を有する第２出力状態になる。キャパシタの電荷が放電され、キャパシタの可変電位側の
電圧が所定の電位に達すると、キャパシタの電荷の放電が終了し、再び第１の期間が始ま
り、ＶＦＯから第１の論理状態の信号が出力されキャパシタへの充電が開始される。その
後は、同様にして、第１の期間と第２の期間のサイクルが繰り返される。本実施例では、
第１の期間において、比較出力は「ロー」であり、ＶＦＯの出力は図５（ａ）に示される
ように「ハイ」（約２Ｖ）の状態となる。第２の期間において、比較出力は「ハイ」であ
り、ＶＦＯの出力は図５（ａ）に示されるように「ロー」（約０Ｖ）の状態となる。別の
実施形態として、比較出力とＶＦＯの出力は反転して、キャパシタを充電する第１の期間
で比較出力が「ハイ」、ＶＦＯの出力が「ロー」の状態となり、キャパシタを放電する第
２の期間で比較出力が「ロー」、ＶＦＯの出力が「ハイ」の状態となるようにしても構わ
ない。

出力信号の発振周波数は、キャパシタが充電されるレート、キャパシタが放電されるし
きい値と、両方によって決まる。本発明によるＶＦＯのキャパシタが充電されるレートは
キャパシタに印加される第１電流と第２電流の大きさで決まる。第１電流は入力バイアス
電流の微分として生成され、入力バイアス電流はプロセス変化を補正するために調整でき
る。第２電流は、粗制御入力電圧に基づいて生成される。従って、第１電流と第２電流の
大きさによって、第１の期間の長さが決定される。また、発振周波数は、キャパシタが所
定の電位まで放電されるまでに要する時間も影響する場合がある。キャパシタが充電され
るレートとは、キャパシタが単位電荷量を蓄積するのに要する時間であり、キャパシタが
放電されるしきい値とは、キャパシタへの充電から放電へ切り換えるときのキャパシタの
電圧値である。また、キャパシタに蓄積された電荷が放出されるのに要する時間も出力信
号の発振周波数に影響を及ぼす場合がある。電荷放出に要する時間は、キャパシタが単位
時間あたりに放電する電荷量と、キャパシタが放電を開始するしきい値電圧とキャパシタ
が放電を終了する電圧とに依存する。放電期間の長さによって、第２の期間の長さが決定
される。本実施形態において、第１電流と第２電流の和の絶対値は、第３電流（放電電流
）の絶対値より小さい。また、第１の期間（図５（ａ）の信号が「ハイ」でキャパシタに
充電を行っている期間）は、第２の期間（図５（ａ）の信号が「ロー」でキャパシタが放
電を行っている期間）より長い。

制御信号と周波数の関係
図５（ｂ）において、本発明によるＶＦＯの粗制御電圧に対する同調カーブが示される
。粗制御入力電圧が増加すると、キャパシタに印加される第２電流が増加する。図３の回
路図を参照して説明すると、粗制御入力３０２の電圧が増加すると、第１電界効果型トラ
ンジスタ３４２のゲート電極に印加される電圧が増加し、バイアス回路３３０から供給さ
れる電流が増大し、第２電流としての粗制御電流３４１が増大する。従って、粗制御入力
電圧が増加すると、キャパシタはより速く充電され、より速くしきい値電圧に到達する。

図５（ｂ）は出力周波数と粗制御電圧の間の模式的な関係を示す。一般的に粗制御電圧
には粗制御電圧と出力周波数の間の関係がほぼ線形であるような範囲がある。この例にお
いて、粗制御電圧の線形範囲は約０．５０Ｖから約０．８０Ｖまでである。この粗制御電
圧範囲を亘って、出力周波数は約１００ｋＨｚから約８００ｋＨｚまでの約７００ｋＨｚ
の範囲で変動する。粗制御入力は、キャパシタに供給する電流量を制御し、単位時間あた
りに蓄積される電荷量を制御することによって、出力周波数を制御する。

図５（ｃ）において、本発明によるＶＦＯの微制御電圧に対する同調カーブが示される
。微制御電圧は、キャパシタが放電され出力信号がサイクルされるしきい値電圧を制御す
る。微制御入力が増加すると、しきい値電圧が変化する。しきい値電圧の変化により、し
きい値電圧に到達するためにキャパシタに蓄積する電荷量が変化する。従って、キャパシ
タの電圧がしきい値電圧に到達するまでに要する時間が増大したり減少したりする。それ
によって出力周波数を変化させることができる。

図５（ｂ）の粗制御電圧と同様に、図５（ｃ）の微制御電圧には微制御電圧と出力周波
数の間の関係がほぼ線形であるような範囲がある。本実施例において、約０．５Ｖから約
０．８Ｖまでに微制御入力と出力周波数の間の関係はほぼ線形である。この微制御電圧範
囲を亘って、出力周波数はほぼ４ｋＨｚの範囲で変動することがある。本実施例において
は、微制御電圧と出力周波数の関係がほぼ線形となる微制御電圧の範囲は、粗制御電圧と
出力周波数の関係がほぼ線形となる粗制御電圧の範囲と略同一である。例えば、これらの
線形範囲を、ＶＦＯを駆動するときの粗制御電圧および微制御電圧として用いることがで
きる。粗制御電圧の変動に基づく発振周波数の変化より、微制御電圧の変動に基づく発振
周波数の変化は小さい。本実施例では、粗制御電圧による周波数の変動は微制御電圧によ
る周波数の変動より発振周波数を十倍以上変化させることがある。

電子機器
本発明の発振回路は、受信器などの半導体装置に用いることができる。例えば、アンテ
ナから時刻情報を含む変調信号を電波信号で受信し、変調信号を発振回路から出力される
信号を使って復調する。さらに、その半導体装置は、電波時計などの電子機器に用いるこ
とができる。

結論／概要
従って、本発明は可変発振器出力を生成するための回路、システム、および方法を提供
する。本発明は粗制御入力を使って広い範囲を亘る可変発振器出力を生成することを有利
に提供すると同時に、微制御入力を使って低ゲインを達成する。本発明はまた、プロセス
変化を補正するためにバイアス入力が調整され得るので標準集積回路生産プロセスに対し
て有利に適切である。

本発明の具体的な実施例の上記の説明は例解および説明のつもりで提供されている。徹
底的であるつもりでもなく、発明を開示した正確な形に限定するつもりでもなく、もちろ
ん上記の開示を考慮してさまざまな修正と変更が可能である。実施例は、発明およびその
実用の適用の原理を最適に説明するために選ばれ説明されてきて、それは当業者に考えて
いる特定の使用に適するさまざまな修正を有する発明とさまざまな実施例を最適に使用さ
せるためであった。発明の範囲がここで添付した請求項とその同等の物で定義されるつも
りである。

（ａ）は、仮説可変発振器のプロセス変化に対するゲインカーブを示すグラフ、（ｂ）は、仮説可変発振器のプロセス変化に対する好ましいゲインカーブを示すグラフ。 （ａ）は、本発明による模式的な可変周波数発信器（ＶＦＯ）のブロック図、（ｂ）は、本発明によるもう一つ別の模式的なＶＦＯのブロック図。 本発明による模式的なＶＦＯの回路図。 本発明による模式的な方法のフローチャート。 （ａ）は、本発明による回路の出力信号のグラフ、（ｂ）は、本発明による回路における粗制御信号に対する周波数応答のグラフ、（ｃ）は、本発明による回路における微制御信号に対する周波数応答のグラフ。

符号の説明

２００，２００’，３００…ＶＦＯ、２０１，３０１…バイアス入力、２０２…第１制
御信号としての粗制御入力、２０３…第２制御信号としての微制御入力、２０４…可変発
振器出力、２０５，３０５…入力基準電圧、２２０…チャージングキャパシタ、２３０，
３３０…バイアス回路、２３１…第１電流としてのバイアス電流、２４０…第１制御回路
又は第１の回路としての粗制御回路、２４１，３４１…第２電流としての粗制御電流、２
５０’…第１制御回路又は第１の回路としての微制御回路、２５０…第２制御回路又は第
２の回路としての微制御回路、２５１…第３電流としての放電電流、２６０，３６０…出
力回路、２７０，３７０…しきい値電圧生成回路としてのしきい値電圧生成器、２７１，
３７１…しきい値電圧、２８０…比較回路としてのしきい値比較回路、２８１…比較出力
、２９０，３９０…放電回路、３０２…粗制御入力、３０３…微制御入力、３０４…発振
器出力、３２０…キャパシタとしてのチャージングキャパシタ、３２１…第１キャパシタ
、３３１…充電電流、３３２〜３３９，３８４〜３８６，３９３…トランジスタ、３４０
…粗制御回路、３４２，３７２，３８２…第１電界効果型トランジスタ、３４３，３７３
，３８３…第２電界効果型トランジスタ、３７４…第３電界効果型トランジスタ、３７５
…第４電界効果型トランジスタ、３７６…第５電界効果型トランジスタ、３８０…しきい
値比較回路、３８１…比較出力信号、３８７，３９２…インバータ、３９１…放電電流、
４００…フローチャート、Ｖｄｄ…電源電圧。

Claims (10)

1. 第１極性を有する第１電流および第２電流と、前記第１極性と反対の極性の第２局制を
   有する第３電流を受信するキャパシタと、
   バイアス入力を受信し、前記バイアス入力に基づいて前記第１電流を生成し、前記第１
   電流を前記キャパシタの一端に供給する第１の回路と、
   第１制御信号を受信し、前記第１制御信号に基づいて前記第２電流を生成し、前記第２
   電流を前記キャパシタの一端に供給する第２の回路と、
   第２制御信号を受信し、前記第２制御信号に基づいてしきい値電圧を決定し、前記キャ
   パシタの一端の電圧が前記しきい値電圧を超えたときに、第３電流を前記キャパシタの一
   端に供給する第３の回路と、を含むことを特徴とする発振回路。
2. 前記第１極性は負であり前記第２極性は正であることを特徴とする請求項１に記載の発
   振回路。
3. 前記第３の回路は、
   前記第２制御信号に基づいて、前記しきい値電圧を生成するしきい値電圧生成回路と、
   前記キャパシタの一端の電圧と前記しきい値電圧とを比較し、比較出力を生成する比較
   回路と、
   前記比較出力に基づいて前記第３電流を生成する放電回路と、を含むことを特徴とする
   請求項１又は請求項２に記載の発振回路。
4. 前記比較出力の反転信号を生成し、発振回路から出力する出力回路をさらに含むことを
   特徴とする請求項３に記載の発振回路。
5. 前記比較回路は、第１差動アンプを含み、
   前記差動アンプは、第１トランジスタと第２トランジスタとを含み、
   前記第１トランジスタのゲートは、しきい値電圧生成回路に接続され、
   前記第２トランジスタのゲートは、前記キャパシタの一端に接続され、
   前記第１トランジスタのソースおよび前記第２トランジスタのソースは、前記バイアス
   入力または前記バイアス入力の微分が供給されることを特徴とする請求項３又は請求項４
   に記載の発振回路。
6. 前記しきい値電圧生成回路は、
   前記第２制御信号と入力基準電圧との差に基づいて前記しきい値電圧を生成することを
   特徴とする請求項３に記載の発振回路。
7. 前記第２の回路は、第２差動アンプを含み、
   前記第２差動アンプは、第３トランジスタと第４トランジスタとを含み、
   前記第３トランジスタのゲートには、入力基準電圧が印加され、
   前記第４トランジスタのゲートには、前記第１制御信号が入力され、
   前記第３トランジスタのソースおよび前記第４トランジスタのソースには、前記バイア
   ス入力または前記バイアス入力の微分が供給され、
   前記第４トランジスタのドレインは、前記キャパシタの一端に接続され、
   前記第１制御信号と入力基準電圧との差に基づいて、前記第２電流を生成することを特
   徴とする請求項１乃至請求項５のいずれか一項に記載の発振回路。
8. 前記第１電流の大きさ及び前記バイアス電流が前記キャパシタの一端に単位時間に供給
   する第１極性の電荷量を決定し、前記第２電流の大きさが、前記しきい値電圧を決定する
   ことで、発振回路の出力が第１の論理状態である第１の期間の長さを決定し、
   前記第３電流の大きさが、前記キャパシタの一端に単位時間に供給する第２極性の電荷
   量を決定することで、発振回路の出力が第２の論理状態である第２の期間の長さを決定す
   ることを特徴とする請求項１乃至請求項７のいずれか一項に記載の発振回路。
9. 請求項１乃至請求項８のいずれか一項に記載の発振回路を含むことを特徴とする電子機
   器。
10. 前記バイアス入力を生成する電源を含み、
    前記電源は、電圧および温度の少なくともいずれか一方に基づく発振回路の特性変化を
    補正するために、前記バイアス入力の大きさを調整することを特徴とする請求項９に記載
    の電子機器。

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