KR20210049234A - 전하 펌프 회로 - Google Patents

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KR20210049234A
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Abstract

본 발명의 일 실시예에 따른 전하 펌프 회로는, 바이어스 전류를 기초로 기준 전류를 생성하고, 출력 노드에 흐르는 전류에 따라 기준 전류를 보정한 충전 전류를 출력 노드로 소싱하는 풀업 전류원, 풀업 신호에 따라 풀업 전류원과 출력 노드를 연결하는 제1 구동 스위치, 기준 전류에 대응하는 방전 전류를 출력 노드로부터 싱킹하는 풀다운 전류원, 풀다운 신호에 따라 출력 노드와 풀다운 전류원을 연결하는 제2 구동 스위치, 및 풀업 신호의 반전 신호에 따라 풀업 전류원 및 제1 구동 스위치 간의 접점과 출력 노드를 연결하고, 풀다운 신호의 반전 신호에 따라 제2 구동 스위치 및 풀다운 전류원 간의 접점과 출력 노드를 연결하는 피드백부를 포함한다.

Description

전하 펌프 회로{CHARGE PUMP CIRCUIT}
본 발명은 전하 펌프 회로에 관한 것으로, 보다 상세하게는 위상 오프셋을 감소시키는 전하 펌프 회로에 관한 것이다.
일반적으로 위상 고정 루프(PLL; Phase Locked Loop)는 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 갖는 신호를 발생시키는 주파수 귀환(feedback)형 회로이다. 위상 고정 루프는 기준 신호와 발진 신호 간의 위상차를 검출하고, 검출된 위상차에 따른 풀업 또는 풀다운 신호에 의해 발진 신호가 원하는 주파수로 되도록 위상을 동기 시키는 회로이다. 이러한 위상 고정 루프 회로는 메모리 장치와 같은 반도체 집적회로, 주파수 합성회로나 데이터 프로세싱 회로의 클럭 복원 회로 등에 많이 사용된다.
도 1은 일반적인 위상 고정 루프를 나타내는 블록도이다.
도 1을 참조하면, 위상 고정 루프(100)는 위상 주파수 검출기(PFD; Phase Frequency Detector)(110), 전하 펌프 회로(CP; Charge Pump)(120), 루프 필터(LPF; loop filter)(130), 전압 제어 발진기(VCO; voltage controlled oscillator)(140) 및 분주기(DIVIDER)(150)를 포함한다.
위상 주파수 검출기(110)는 기준 신호(Fref)와 피드백 신호(Fdiv)를 입력 받아 두 신호의 위상과 주파수를 비교하고, 비교 결과에 대응하는 풀업(pull-up) 신호(UP) 또는 풀다운(pull-down) 신호(DN)를 출력한다. 여기에서, 위상 주파수 검출기(110)는 기준 신호(Fref)의 위상이 피드백 신호(Fdiv)의 위상보다 앞설 때 풀업 신호(UP)를 발생하고, 기준 신호(Fref)의 위상이 피드백 신호(Fdiv)의 위상보다 뒤쳐질 때 풀다운 신호(DN)를 발생할 수 있다.
전하 펌프 회로(120)는 위상 주파수 검출기(110)의 풀업 신호(UP) 또는 풀다운 신호(DN)를 입력 받고, 풀업 신호(UP) 또는 풀다운 신호(DN)에 응답하여 루프 필터(130)로 전하를 충전(charge)하거나, 루프 필터(130)에 충전된 전하를 방전(discharge) 한다.
루프 필터(130)는 저역 통과 필터(low pass filter) 구조로 구현되며, 루프 동작 중에 발생하는 고주파 성분을 필터링하고, 커패시터를 이용하여 축적된 전하량 변화를 통해 전압 제어 발진기(140)에 전압을 인가한다.
전압 제어 발진기(140)는 루프 필터(130)로부터 출력된 전압에 응답하여 기준 신호(Fref)에 동기하는 발진 신호(Fout)를 생성하고, 이를 외부에 제공한다. 분주기(150)는 발진 신호(Fout)을 일정 분주비로 분주하여 피드백 신호(Fdiv)를 생성하고, 위상 주파수 검출기(110)에 제공한다.
도 2는 도 1에 도시된 전하 펌프 회로를 도시한 회로도이다.
도 2를 참조하면, 전하 펌프 회로(120)는 바이어스 전류 발생부(210), 풀업 전류원(220), 제1 구동 스위치(230), 풀다운 전류원(240), 제2 구동 스위치(250)를 포함한다. 바이어스 전류 발생부(210)는 바이어스 전류(Ibias)를 발생한다. 바이어스 전류 발생부(210)는 바이어스 전류(Ibias)를 생성하는 바이어스 전류원(212) 및 바이어스 전류원(212)을 접지시키는 NMOS 트랜지스터(M1)를 포함한다.
풀업 전류원(220)은 바이어스 전류(Ibias)를 기초로 기준 전류(Iref)를 생성하고, 기준 전류(Iref)에 따라 출력 노드(N1)에 충전 전류(Iup)를 소싱(sourcing)한다. 풀업 전류원(220)은 전류 미러(current mirror)를 구성하는 PMOS 트랜지스터(M2, M3)를 포함한다.
제1 구동 스위치(230)는 전원전압(VDD) 노드과 출력 노드(N1) 사이에 연결되고, 풀업 신호(UP)에 응답하여 스위칭 동작한다. 제1 구동 스위치(230)는 PMOS 트랜지스터(M4)를 포함할 수 있다.
풀다운 전류원(240)은 바이어스 전류(Ibias)를 기초로 기준 전류(Iref)를 생성하고, 기준 전류(Iref)에 따라 출력 노드(N1)로부터 방전 전류(Idn)를 싱킹(sinking)한다. 풀다운 전류원(240)은 전류 미러(current mirror)를 구성하는 NMOS 트랜지스터(M5, M6)를 포함한다.
제2 구동 스위치(250)는 출력 노드(N1)와 접지전압(GND) 노드 사이에 연결되고, 풀다운 신호(DN)에 응답하여 스위칭 동작한다. 제2 구동 스위치(250)는 NMOS 트랜지스터(M7)를 포함할 수 있다.
상기한 전하 펌프 회로(120)는 전류원으로 동작하는 PMOS 트랜지스터(M3) 및 NMOS 트랜지스터(M7)의 채널 길이 변조(Channel length modulation) 현상에 의해 충전 전류(Iup)와 방전 전류(Idn) 간의 부정합(mismatch)이 발생할 수 있다.
또한, 풀업 전류원(220)과 제1 구동 스위치(230) 간의 접점(X)에 존재하는 기생 커패시턴스 및 풀다운 전류원(240)과 제2 구동 스위치(250) 간의 접점(Y)에 존재하는 기생 커패시턴스에 의해 전하 공유(charge sharing) 현상이 발생할 수 있다.
구체적으로, 제1 구동 스위치(230)가 턴 오프 상태에서 턴 온 상태로 전환될 때, 접점(X)의 전압 레벨이 전원전압(VDD)에서 출력 전압(Vcpout)으로 변하면서 순간적인 전압 차이가 발생한다. 또한, 제2 구동 스위치(250)가 턴 오프 상태에서 턴 온 상태로 전환될 때, 접점(Y)의 전압 레벨이 출력 전압(Vcpout)에서 접지전압(GND)으로 변하면서 순간적인 전압 차이가 발생한다. 이러한 전압 차이로 인해 기생 캐패시턴스로부터 전하가 주입되어 전하 공유 현상이 발생하고, 피킹 전류(peaking current)가 야기된다.
이와 같은 채널 길이 변조 현상과 전하 공유 현상이 발생할 경우 위상 오프셋(offset)을 유발시키고, 이러한 위상 오프셋은 전압 제어 발진기(140)의 입력에 의도하지 않은 전압 변화를 초래한다. 전압 제어 발진기(140)의 입력 전압에 대한 주기적인 변화는 기준 스퓨리어스(Reference Spurious)를 발생시켜 위상 고정 루프(100)의 잡음 특성을 약화시킬 수 있다.
본 발명의 일 실시예는 채널 변조 현상에 의한 충전 및 방전 전류 간의 부정합을 개선하고, 전하 공유 현상에 의한 피킹 전류를 감소시켜 위상 고정 루프의 잡음 특성을 개선시킬 수 있는 전하 펌프 회로를 제공한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 전하 펌프 회로는, 바이어스 전류를 기초로 기준 전류를 생성하고, 출력 노드에 흐르는 전류에 따라 상기 기준 전류를 보정한 충전 전류를 상기 출력 노드로 소싱하는 풀업 전류원; 풀업 신호에 따라 상기 풀업 전류원과 상기 출력 노드를 연결하는 제1 구동 스위치; 상기 기준 전류에 대응하는 방전 전류를 상기 출력 노드로부터 싱킹하는 풀다운 전류원; 풀다운 신호에 따라 상기 출력 노드와 상기 풀다운 전류원을 연결하는 제2 구동 스위치; 및 상기 풀업 신호의 반전 신호에 따라 상기 풀업 전류원 및 상기 제1 구동 스위치 간의 접점과 상기 출력 노드를 연결하고, 상기 풀다운 신호의 반전 신호에 따라 상기 제2 구동 스위치 및 상기 풀다운 전류원 간의 접점과 상기 출력 노드를 연결하는 피드백부를 포함한다.
일 실시예에 있어서, 상기 풀업 전류원은 상기 기준전류를 상기 출력 노드에 흐르는 상기 방전 전류와 동일한 크기로 보정하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 풀업 전류원은 전원전압 노드와 기준전압 노드 사이에 연결되고, 드레인 단자와 게이트 단자가 서로 연결된 제1 PMOS 트랜지스터; 상기 전원전압 노드와 상기 출력 노드 사이에 연결되고, 상기 제1 트랜지스터의 게이트 단자에 연결된 게이트 단자를 포함하는 제2 PMOS 트랜지스터; 및 상기 기준전압 노드에 연결된 비반전 입력 단자, 상기 출력 노드에 연결된 반전 입력 단자 및 상기 제1 트랜지스터의 게이트 단자에 연결된 출력 단자를 포함하는 연산 증폭기를 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 풀다운 전류원은 상기 기준전압 노드와 접지전압 노드 사이에 연결되고, 드레인 단자와 게이트 단자가 서로 연결된 제1 NMOS 트랜지스터; 및 상기 출력 노드와 상기 기준전압 노드 사이에 연결되고, 상기 제3 트랜지스터의 게이트 단자에 연결된 게이트 단자를 포함하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 파워 다운 신호에 따라 상기 제1 PMOS 트랜지스터의 드레인 단자와 상기 기준전압 노드를 연결하는 제1 매칭 스위치; 및 상기 파워 다운 신호의 반전 신호에 따라 상기 기준전압 노드와 상기 제1 NMOS 트랜지스터의 드레인 단자를 연결하는 제2 매칭 스위치를 더 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 제1 및 제2 매칭 스위치는 턴 온 상태를 유지하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 제1 매칭 스위치는 PMOS 트랜지스터이고, 상기 제2 매칭 스위치는 NMOS 트랜지스터인 것을 특징으로 한다.
일 실시예에 있어서, 상기 피드백부는 상기 출력 노드에 연결된 비반전 입력 단자 및 출력 단자에 연결된 반전 입력 단자를 포함하는 연산 증폭기; 상기 풀업 신호의 반전신호에 따라 상기 풀업 전류원 및 상기 제1 구동 스위치 간의 접점과 상기 연산 증폭기의 출력 단자 사이를 연결하는 제1 피드백 스위치; 및 상기 풀다운 신호의 반전신호에 따라 상기 제2 구동 스위치 및 상기 풀다운 전류원 간의 접점과 상기 연산 증폭기의 출력 단자 사이를 연결하는 제2 피드백 스위치를 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 제1 피드백 스위치는 PMOS 트랜지스터이고, 상기 제2 피드백 스위치는 NMOS 트랜지스터인 것을 특징으로 한다.
일 실시예에 있어서, 상기 제1 구동 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 구동 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 기준 전류를 방전 전류와 일치되도록 보정함으로써 채널 변조 현상에 의한 충전 및 방전 전류 간의 부정합을 개선하고, 구동 스위치의 턴 오프 시 구동 스위치 양단 간의 전압을 동일하게 보정함으로써 전하 공유 현상에 의한 피킹 전류를 감소시켜 위상 고정 루프의 잡음 특성을 개선시킬 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 일반적인 위상 고정 루프를 나타내는 블록도이다.
도 2는 도 1에 도시된 전하 펌프 회로를 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 4는 도 3에 도시된 전하 펌프 회로를 도시한 회로도이다.
도 5는 도 3에 도시된 전하 펌프 회로로부터 출력되는 충전 전류와 방전 전류 간의 일치도를 나타내는 그래프이다.
도 6은 도 3에 도시된 전하 펌프 회로로부터 출력되는 충전 전류와 방전 전류에 대한 피킹 전류를 나타내는 그래프이다.
도 7은 도 3에 도시된 전하 펌프 회로로부터 출력되는 전하의 양을 나타내는 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. “및/또는” 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 3을 참조하면, 위상 고정 루프(300)는 위상 주파수 검출기(PFD)(310), 전하 펌프 회로(CP)(320), 루프 필터(LPF)(330), 전압 제어 발진기(VCO)(340) 및 분주기(350)를 포함한다.
위상 주파수 검출기(310)는 기준 신호(Fref)와 피드백 신호(Fdiv)를 입력 받아 두 신호를 비교하고, 비교 결과에 대응하는 풀업 신호(UP), 풀업 신호의 반전 신호(UPB), 풀다운 신호(DN) 및 풀다운 신호의 반전 신호(DNB)를 선택적으로 출력한다.
위상 주파수 검출기(310)는 기준 신호(Fref)의 위상이 피드백 신호(Fdiv)의 위상보다 앞설 때 풀업 신호(UP)를 발생하고, 기준 신호(Fref)의 위상이 피드백 신호(Fdiv)의 위상보다 뒤쳐질 때 풀다운 신호(DN)를 발생할 수 있다.
전하 펌프 회로(320)는 위상 주파수 검출기(310)로부터 풀업 신호(UP), 풀업 신호의 반전 신호(UPB), 풀다운 신호(DN) 및 풀다운 신호의 반전 신호(DNB)를 입력 받고, 외부로부터 파워 다운 신호(PD) 및 파워 다운 신호의 반전 신호(PDB)를 입력 받는다.
여기에서, 파워 다운 신호(PD)는 위상 고정 루프를 포함하는 시스템을 제어하는 신호로서, 시스템 동작 시 로우 레벨을 유지하는 신호이다. 전하 펌프 회로(320)는 풀업 신호(UP) 또는 풀다운 신호(DN)에 응답하여 루프 필터(330)로 전하를 충전(charge)하거나, 루프 필터(330)에 충전된 전하를 방전(discharge) 한다.
루프 필터(330)는 저역 통과 필터(low pass filter) 구조로 구현되며, 루프 동작 중에 발생하는 고주파 성분을 필터링하고, 커패시터를 이용하여 축적된 전하량 변화를 통해 전압 제어 발진기(340)에 전압을 인가한다.
전압 제어 발진기(340)는 루프 필터(330)로부터 출력된 전압에 응답하여 기준 신호(Fref)에 동기하는 발진 신호(Fout)를 생성하고, 이를 외부에 제공한다. 분주기(350)는 발진 신호(Fout)을 일정 분주비로 분주하여 피드백 신호(Fdiv)를 생성하고, 위상 주파수 검출기(310)로 피드백한다.
도 4는 도 3에 도시된 전하 펌프 회로를 도시한 회로도이다.
도 4를 참조하면, 전하 펌프 회로(320)는 바이어스 전류 발생부(410), 풀업 전류원(420), 제1 구동 스위치(430), 풀다운 전류원(440), 제2 구동 스위치(450), 피드백부(460), 제1 매칭 스위치(470) 및 제2 매칭 스위치(480)를 포함한다.
바이어스 전류 발생부(410)는 바이어스 전류(Ibias)를 발생시킨다. 여기에서, 바이어스 전류 발생부(410)는 바이어스 전류원(412) 및 제1 NMOS 트랜지스터(M11)를 포함한다.
바이어스 전류원(412)은 일정 크기의 바이어스 전류(Ibias)를 생성한다. 제1 NMOS 트랜지스터(M11)는 바이어스 전류원(412)으로부터 인가되는 바이어스 전류(Ibias)를 접지시킨다. 제1 NMOS 트랜지스터(M11)는 바이어스 전류원(412)에 연결된 드레인 단자, 접지전압(GND) 노드에 연결된 소스 단자 및 드레인 단자에 연결된 게이트 단자를 포함한다.
풀업 전류원(420)은 바이어스 전류(Ibias)를 기초로 기준 전류(Iref)를 생성하고, 출력 노드(N11)에 흐르는 전류에 따라 기준 전류(Iref)를 보정하여 충전 전류(Iup)를 생성한다. 풀업 전류원(420)은 출력 노드(N11)로 충전 전류(Iup)를 소싱(sourcing)한다. 여기에서, 풀업 전류원(420)은 기준 전류(Iref)를 출력 노드(N11)에 흐르는 전류와 동일하게 보정할 수 있다.
이를 위해, 풀업 전류원(420)은 제1 PMOS 트랜지스터(M12), 제2 PMOS 트랜지스터(M13) 및 제1 연산 증폭기(AMP1)를 포함한다. 여기에서, 제1 PMOS 트랜지스터(M12)는 기준 전압(Vref) 노드와 출력 노드(N11) 사이에 연결되고, 제2 PMOS 트랜지스터(M13)와 전류 미러(current mirror) 구조를 형성한다. 제1 및 제2 PMOS 트랜지스터(M12, M13)는 서로 동일한 파라미터 값을 갖도록 형성될 수 있다.
제1 PMOS 트랜지스터(M12)는 전원전압(VDD) 노드에 연결된 소스 단자, 제1 매칭 스위치(470)에 연결된 드레인 단자 및 제2 PMOS 트랜지스터(M13)의 게이트 단자에 연결된 게이트 단자를 포함한다. 제1 PMOS 트랜지스터(M12)는 기준 전압(Vref) 노드와 보정 전압(Vref') 노드 사이에 다이오드 접속되고, 보정된 기준 전류(Iref')를 복사하여 제2 PMOS 트랜지스터(M13)에 전달한다.
제2 PMOS 트랜지스터(M13)는 전원전압(VDD) 노드와 출력 노드(N11) 사이에 연결되고, 보정된 기준 전류(Iref')에 대응하는 충전 전류(Iup)를 출력 노드(N11)로 출력한다. 제2 PMOS 트랜지스터(M13)는 전원전압(VDD) 노드에 연결된 소스 단자, 제1 구동 스위치(430)에 연결된 드레인 단자 및 제1 PMOS 트랜지스터(M12)의 게이트 단자에 연결된 게이트 단자를 포함한다.
제1 연산 증폭기(AMP1)는 기준전압(Vref)과 출력노드(N11)의 전압(Vcpout) 간의 오차를 연산하여 보정 전압(Vref')을 출력한다. 제1 연산 증폭기(AMP1)는 기준전압(Vref) 노드에 연결된 비반전 입력 단자(+) 및 출력 노드(N11)에 연결된 반전 입력 단자(-) 및 제1 PMOS 트랜지스터(M12)의 게이트 단자에 연결된 출력 단자를 포함한다.
제1 구동 스위치(430)는 풀업 신호(UP)에 따라 풀업 전류원(420)과 출력 노드(N11)를 연결한다. 제1 구동 스위치(430)는 제3 PMOS 트랜지스터(M14)를 포함한다. 제3 PMOS 트랜지스터(M14)는 제2 PMOS 트랜지스터(M13)의 드레인 단자에 연결된 소스 단자, 출력 노드(N11)에 연결된 드레인 단자 및 풀업 신호(UP)가 입력되는 게이트 단자를 포함한다.
풀다운 전류원(440)은 바이어스 전류(Ibias)를 기초로 기준 전류(Iref)를 생성하고, 기준 전류(Iref)에 대응하는 방전 전류(Idn)를 출력 노드(N11)로부터 싱킹(sinking)한다. 풀다운 전류원(440)은 제2 NMOS 트랜지스터(M15) 및 제3 NMOS 트랜지스터(M16)를 포함한다.
제2 NMOS 트랜지스터(M15)는 기준 전압(Vref) 노드와 접지전압(GND) 노드 사이에 연결되고, 제3 NMOS 트랜지스터(M16)와 전류 미러(current mirror) 구조를 형성한다. 제2 및 제3 NMOS 트랜지스터(M15, M16)는 서로 동일한 파라미터 값을 갖도록 형성될 수 있다. 제2 NMOS 트랜지스터(M15)는 제1 및 제3 NMOS 트랜지스터(M11, M16)의 게이트 단자에 연결된 게이트 단자, 제2 매칭 스위치(470)에 연결된 드레인 단자 및 접지전압(GND) 노드에 연결된 소스 단자를 포함한다.
제3 NMOS 트랜지스터(M16)는 제2 구동 스위치(450)에 연결된 드레인 단자, 접지전압(GND) 노드에 연결된 소스 단자 및 제2 NMOS 트랜지스터(M15)의 게이트 단자에 연결된 게이트 단자를 포함한다.
제2 구동 스위치(450)는 풀다운 신호(DN)에 따라 출력 노드(N11)와 풀다운 전류원(440)을 연결한다. 여기에서, 제2 구동 스위치(450)는 제4 NMOS 트랜지스터(M17)를 포함한다. 제4 NMOS 트랜지스터(M17)는 출력 노드(N11)에 연결된 드레인 단자, 제3 NMOS 트랜지스터(M15)의 드레인 단자에 연결된 소스 단자 및 풀다운 신호(DN)가 인가되는 게이트 단자를 포함한다.
피드백부(460)는 풀업 신호의 반전신호(UPB)에 따라 풀업 전류원(420) 및 제1 구동 스위치(430) 간의 접점(N12)과 출력 노드(N11)를 연결하고, 풀다운 신호의 반전신호(DNB)에 따라 제2 구동 스위치(450)와 풀다운 전류원(440) 간의 접점(N13)과 출력 노드(N11)를 연결한다.
피드백부(460)는 제2 연산 증폭기(AMP2), 제1 및 제2 피드백 스위치(462, 464)를 포함한다. 여기에서, 제2 연산 증폭기(AMP2)는 비반전 입력 단자(+)가 출력 노드(N11)에 연결되고, 반전 입력 단자(-)가 출력 단자에 연결된다. 즉, 제2 연산 증폭기(AMP2)는 전압 팔로워(voltage follower)로 동작하여 출력 노드(N11)의 전압(Vcpout)과 동일한 전압을 출력한다.
제1 피드백 스위치(462)는 풀업 신호의 반전신호(UPB)에 따라 풀업 전류원(420) 및 제1 구동 스위치(430) 간의 접점(N12)과 출력 노드(N11)를 연결한다. 제1 피드백 스위치(462)는 제4 PMOS 트랜지스터(M18)를 포함한다. 제4 PMOS 트랜지스터(M18)는 제2 연산 증폭기(AMP2)의 출력 단자에 연결된 드레인 단자, 풀업 전류원(420) 및 제1 구동 스위치(430) 간의 접점(N12)에 연결된 소스 단자 및 풀업 신호의 반전신호(UPB)가 인가되는 게이트 단자를 포함한다.
제2 피드백 스위치(464)는 풀다운 신호의 반전신호(DNB)에 따라 제2 구동 스위치(450)와 풀다운 전류원(440) 간의 접점(N13)과 출력 노드(N11)를 연결한다. 제2 피드백 스위치(464)는 제5 NMOS 트랜지스터(M19)를 포함한다. 제5 NMOS 트랜지스터(M19)는 제2 연산 증폭기(AMP2)의 출력 단자에 연결된 드레인 단자, 제2 구동 스위치(450)와 풀다운 전류원(440) 간의 접점(N13)에 연결된 소스 단자 및 풀다운 신호의 반전신호(DNB)가 인가되는 게이트 단자를 포함한다.
제1 매칭 스위치(470)는 파워 다운 신호(PD)에 따라 제1 PMOS 트랜지스터(M11)와 기준전압(Vref) 노드를 연결한다. 제1 매칭 스위치(470)는 제5 PMOS 트랜지스터(M20)를 포함한다. 제5 PMOS 트랜지스터(M20)는 제1 PMOS 트랜지스터(M11)의 드레인 단자에 연결된 소스 단자, 기준전압(Vref) 노드에 연결된 드레인 단자 및 파워 다운 신호(PD)가 인가되는 게이트 단자를 포함한다.
제1 매칭 스위치(470)는 턴 온 상태를 유지하며, 제1 구동 스위치(430)의 전압 강하와 매칭(matching)시키기 위해 제1 구동 스위치(430)와 동일한 파라미터 값으로 형성될 수 있다.
제2 매칭 스위치(480)는 파워 다운 신호의 반전신호(PDB)에 따라 기준전압(Vref) 노드와 제2 NMOS 트랜지스터(M15)를 연결한다. 여기에서, 제2 매칭 스위치(480)는 제6 NMOS 트랜지스터(M21)를 포함한다. 제6 NMOS 트랜지스터(M21)는 기준전압(Vref) 노드에 연결된 드레인 단자, 제2 NMOS 트랜지스터(M15)의 드레인 단자에 연결된 소스 단자 및 파워 다운 신호의 반전신호(PDB)가 인가되는 게이트 단자를 포함한다.
제2 매칭 스위치(480)는 턴 온 상태를 유지하며, 제2 구동 스위치(450)의 전압 강하와 매칭시키기 위해 제2 구동 스위치(430)와 동일한 파라미터 값으로 형성될 수 있다.
상기한 구성을 갖는 본 발명의 일 실시예에 따른 전하 펌프 회로(320)는 제1 연산증폭기(AMP1)를 통해 기준전압(Vref)을 출력노드(N11)의 전압(Vcput)과 동일한 보정전압(Vref')으로 보정한다. 즉, 기준전류(Iref)를 방전 전류(Idn)와 동일하게 보정한다. 충전 전류(Iup)는 기준전류(Iref)를 복사한 전류이므로, 결국 충전 전류(In)와 방전 전류(Idn)가 일치될 수 있다. 따라서, 채널 길이 변조 현상에 의한 충전 전류(Iup) 및 방전 전류(Idn) 간의 불일치 현상을 방지할 수 있다.
또한, 제1 구동 스위치(430)가 턴 오프될 때 제2 연산 증폭기(AMP2) 및 제1 피드백 스위치(462)를 통해 풀업 전류원(420) 및 제1 구동 스위치(430) 간의 접점(N12)에 출력 노드(N11)의 전압(Vcpout)을 인가한다. 즉, 제2 PMOS 트랜지스터(M13)의 드레인 단자의 전압을 전원전압(VDD)이 아닌 출력 노드(N11)의 전압(Vcpout)과 동일하게 설정함으로써 제1 구동 스위치(430)가 턴 온될 때 전하 공유 현상에 의해 피킹 전류가 흐르는 현상을 방지할 수 있다.
마찬가지로, 제2 구동 스위치(450)가 턴 오프될 때 제2 연산 증폭기(AMP2) 및 제2 피드백 스위치(464)를 통해 제2 구동 스위치(450)와 풀다운 전류원(440) 간의 접점(N13)에 출력 노드(N11)의 전압(Vcpout)을 인가한다. 즉, 제3 NMOS 트랜지스터(M16)의 드레인 단자의 전압을 접지전압(GND)이 아닌 출력 노드(N11)의 전압(Vcpout)과 동일하게 설정함으로써 제2 구동 스위치(450)가 턴 온될 때 전하 공유 현상에 의해 피킹 전류가 흐르는 현상을 방지할 수 있다.
도 5는 도 3에 도시된 전하 펌프 회로로부터 출력되는 충전 전류와 방전 전류 간의 일치도를 나타내는 그래프이다.
도 5에서, (b) 및 (c)에 도시된 바와 같이, 전하 펌프 회로(320)로부터 출력되는 충전 전류(Iup)와 방전 전류(Idn)는 1V의 전원전압(VDD) 기준으로 약 0.2~0.8V 구간에서 일치하는 것을 볼 수 있다.
즉, 충전 전류(Iup)와 방전 전류(Idn) 간의 불일치도가 0.1% 미만으로써, (a)와 같은 채널 변조 현상에 의한 충전 전류(Iup)와 방전 전류(Idn) 간의 불일치 현상이 개선된 것을 알 수 있다. 또한, 충전 전류(Iup)와 방전 전류(Idn) 간에 넓은 전류 매칭 범위를 가지기 때문에 전압 제어 발진기(310)의 전압 제어 가용 범위를 증가시킬 수 있다.
도 6은 도 3에 도시된 전하 펌프 회로로부터 출력되는 충전 전류와 방전 전류에 대한 피킹 전류를 나타내는 그래프이다.
도 6에서, 전하 펌프 회로(320)의 기준 전류(Iref)가 40μA, 기준 신호(Fref)의 주파수가 100MHz, 출력 전압(Vcpout)이 0.5V일 때, 충전 전류(Iup)의 피킹 전류는 220μA로 나타나고, 방전 전류(Idn)의 피킹 전류는 110μA로 나타나는 것을 볼 수 있다. 즉, 위상 오프셋이 약 0.4fF으로 이상적인 값인 0fF에 근접하게 나타나는 것을 알 수 있다.
도 7은 도 3에 도시된 전하 펌프 회로로부터 출력되는 전하의 양을 나타내는 그래프이다.
도 7에서, 위상 주파수 검출기(310)로 입력되는 기준 신호(Fref)와 피드백 신호(Fdiv) 간의 위상 차이가 0일 때, 전하 펌프 회로(320)로부터 출력되는 전하량이 거의 0에 근접한 약 0.4fF임을 볼 수 있다. 즉, 전하 펌프(320)의 위상 오프셋을 감소시켜 위상 고정 루프의 잡음 특성을 개선할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300: 위상 고정 루프
110, 310: 위상 주파수 검출기
120, 320: 전하 펌프 회로
130, 330: 루프 필터
140, 340: 전압 제어 발진기
150, 350: 분주기

Claims (10)

  1. 바이어스 전류를 기초로 기준 전류를 생성하고, 출력 노드에 흐르는 전류에 따라 상기 기준 전류를 보정한 충전 전류를 상기 출력 노드로 소싱하는 풀업 전류원;
    풀업 신호에 따라 상기 풀업 전류원과 상기 출력 노드를 연결하는 제1 구동 스위치;
    상기 기준 전류에 대응하는 방전 전류를 상기 출력 노드로부터 싱킹하는 풀다운 전류원;
    풀다운 신호에 따라 상기 출력 노드와 상기 풀다운 전류원을 연결하는 제2 구동 스위치; 및
    상기 풀업 신호의 반전 신호에 따라 상기 풀업 전류원 및 상기 제1 구동 스위치 간의 접점과 상기 출력 노드를 연결하고, 상기 풀다운 신호의 반전 신호에 따라 상기 제2 구동 스위치 및 상기 풀다운 전류원 간의 접점과 상기 출력 노드를 연결하는 피드백부를 포함하는 전하 펌프 회로.
  2. 제1항에 있어서, 상기 풀업 전류원은
    상기 기준전류를 상기 출력 노드에 흐르는 상기 방전 전류와 동일한 크기로 보정하는 것을 특징으로 하는 전하 펌프 회로.
  3. 제2항에 있어서, 상기 풀업 전류원은
    전원전압 노드와 기준전압 노드 사이에 연결되고, 드레인 단자와 게이트 단자가 서로 연결된 제1 PMOS 트랜지스터;
    상기 전원전압 노드와 상기 출력 노드 사이에 연결되고, 상기 제1 트랜지스터의 게이트 단자에 연결된 게이트 단자를 포함하는 제2 PMOS 트랜지스터; 및
    상기 기준전압 노드에 연결된 비반전 입력 단자, 상기 출력 노드에 연결된 반전 입력 단자 및 상기 제1 트랜지스터의 게이트 단자에 연결된 출력 단자를 포함하는 연산 증폭기를 포함하는 것을 특징으로 하는 전하 펌프 회로.
  4. 제3항에 있어서, 상기 풀다운 전류원은
    상기 기준전압 노드와 접지전압 노드 사이에 연결되고, 드레인 단자와 게이트 단자가 서로 연결된 제1 NMOS 트랜지스터; 및
    상기 출력 노드와 상기 기준전압 노드 사이에 연결되고, 상기 제3 트랜지스터의 게이트 단자에 연결된 게이트 단자를 포함하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전하 펌프 회로.
  5. 제4항에 있어서,
    파워 다운 신호에 따라 상기 제1 PMOS 트랜지스터의 드레인 단자와 상기 기준전압 노드를 연결하는 제1 매칭 스위치; 및
    상기 파워 다운 신호의 반전 신호에 따라 상기 기준전압 노드와 상기 제1 NMOS 트랜지스터의 드레인 단자를 연결하는 제2 매칭 스위치를 더 포함하는 것을 특징으로 하는 전하 펌프 회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 매칭 스위치는 턴 온 상태를 유지하는 것을 특징으로 하는 전하 펌프 회로.
  7. 제5항에 있어서,
    상기 제1 매칭 스위치는 PMOS 트랜지스터이고, 상기 제2 매칭 스위치는 NMOS 트랜지스터인 것을 특징으로 하는 전하 펌프 회로.
  8. 제1항에 있어서, 상기 피드백부는
    상기 출력 노드에 연결된 비반전 입력 단자 및 출력 단자에 연결된 반전 입력 단자를 포함하는 연산 증폭기;
    상기 풀업 신호의 반전신호에 따라 상기 풀업 전류원 및 상기 제1 구동 스위치 간의 접점과 상기 연산 증폭기의 출력 단자 사이를 연결하는 제1 피드백 스위치; 및
    상기 풀다운 신호의 반전신호에 따라 상기 제2 구동 스위치 및 상기 풀다운 전류원 간의 접점과 상기 연산 증폭기의 출력 단자 사이를 연결하는 제2 피드백 스위치를 포함하는 것을 특징으로 하는 전하 펌프 회로.
  9. 제8항에 있어서,
    상기 제1 피드백 스위치는 PMOS 트랜지스터이고, 상기 제2 피드백 스위치는 NMOS 트랜지스터인 것을 특징으로 하는 전하 펌프 회로.
  10. 제1항에 있어서,
    상기 제1 구동 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 구동 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전하 펌프 회로.
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