CN110061739B - 一种对工艺引起mos电容栅极漏电不敏感的pll电路 - Google Patents
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Abstract
本发明公开了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法，旨在为高性能时钟系统提供高精度低抖动的时钟信号。该结构主要包括鉴频鉴相器（PFD）、电流可编程电荷泵、双通路LPF、压控振荡器（VCO）、VC初始化模块、检测模块和反馈分频器（DIV）等；本发明主要适用于时钟芯片、零延迟时钟缓冲芯片等。
Description
技术领域
本发明主要涉及高精度时钟系统设计领域，特别涉及一种对工艺引起MOS电容栅极漏电不敏感的PLL电路。
背景技术
近年来，锁相环（Phase-Locked Loop，PLL）电路被经常用作时钟产生电路，实现输出信号的振荡频率和基准信号相位同步，如图1所示，该电路主要包括鉴频鉴相器PFD、电荷泵CP、滤波器LPF、压控振荡器VCO以及反馈分频器DIV。PFD检测反馈时钟FD_CLK和参考时钟RFF_CLK之间的相位关系，并生成用于控制电荷泵CP对低通滤波器LPF充放电的UP信号和DN信号，调节滤波器LPF的输出电压VC，最终实现VCO振荡频率的调节。VCO振荡输出时钟信号CLK_OUT作为PLL电路的输出。在传统的设计中，滤波器的滤波电容一般采用MOS管器件实现，如图2所示。将MOS管N1和N2的栅极分别接电阻R1的两端，该滤波器结构在PLL工作过程中MOS管N1和N2的栅极会出现经过栅电容漏电的现象，使得PLL在锁定后会出现SPUR较大的问题，主要是由于栅极漏电积累到一定程度引起VC较大偏差，致使PFD出现脉宽较大的UP/DN信号，使得PLL输出时钟出现较大的跳变。
为了解决上述技术问题，本发明提出了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路，该PLL电路主要包括鉴频鉴相器PFD、电流可编程电荷泵、双通路滤波器、检测模块、VC初始模块、压控振荡器VCO和反馈分频器DIV，如图3所示。PLL上电时，VC初始化模块会对双通路滤波器进行VP/VN差分电压初始化，使得压控振荡器快速起振并输出全频率范围的中心频率，PFD检测到反馈时钟FD_CLK和参考时钟REF_CLK之间的相位关系，产生实现电荷泵对双通路滤波器进行充放电的UP（UP_N）/DN（DN_N）信号，其中为了避免锁频过程中和锁定后MOS电容N1/N2，N3/N4对滤波器输出电压进行漏电，检测模块实时监测VP/VN的共模电平，并根据实际检测结果进行电荷泵电流调节，实现共模电平的校正，避免MOS管N1~N4漏电引起的输出时钟抖动和SPUR较大的现象。
发明内容
本发明要解决的问题在于：针对现有技术存在的问题，本发明提供了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路。该电路能够实现检测双通路滤波器的差分输出电压VP/VN的共模电平，当MOS电容N1~N4的栅级到地电容漏电引起VP/VN的共模电平降低时，检测模块可以快速检测并调节电流可编程电荷泵的充放电电流，实现VP/VN共模电平的快速提高，避免由于漏电引起的频率抖动现象。
为实现上述技术问题，本发明提出的解决方案为：一种对工艺引起MOS电容栅极漏电不敏感的PLL电路，其特征在于：鉴频鉴相器PFD、电流可编程电荷泵、双通路滤波器LPF、VC初始化模块、检测模块、压控振荡器VCO和反馈分频器DIV；所述鉴频鉴相器的输入端接收参考时钟REF_CLK和所述反馈分频器的输出的反馈时钟FD_CLK，所述鉴频鉴相器的输出端分别输出四路信号UP、UP_N、DN、DN_N到所述电流可编程电荷泵的四个输入端，所述电流可编程电荷泵分别输出两路信号ICP1、ICP2到所述双通路滤波器LPF的两个输入端，所述双通路滤波器LPF的输出端输出电压信号VC到所述压控振荡器的输入端，所述压控振荡器的输出端输出时钟信号CLK_OUT,所述压控振荡器的输出端还与反馈分频器的输入端连接；所述VC初始化模块的两个输出端分别与所述双通路滤波器LPF的节点VPP和VNN连接；节点VPP和VNN分别产生电压信号VP和VN；所述检测模块的两个输入端分别与所述双通路滤波器LPF的节点VPP和VNN连接；所述检测模块的输出端与所述电流可编程电荷泵的第五个输入端连接；其中，所述电流可编程电荷泵包括：PMOS晶体管MP0，MP1，MP2，MP3，MP4和NMOS晶体管MN1，MN2，MN3，MN4，MN5，MN6；PMOS晶体管MP0，MP1，MP4的源极连接电源端，PMOS晶体管MP0，MP1，MP4 的栅极连接所述检测模块的输出信号IOUT，PMOS晶体管MP0的漏极连接NMOS 晶体管MN2的漏极；NMOS晶体管MN2的源极接地，NMOS晶体管MN2的栅极连接NMOS晶体管MN1的栅极，NMOS晶体管MN1的源极接地，NMOS晶体管MN1的漏极连接NMOS晶体管MN1的栅极并连接电流信号Ibias；PMOS晶体管MP1的漏极连接PMOS晶体管MP2的源极，PMOS晶体管MP2的栅极连接鉴频鉴相器的输出信号UP，PMOS晶体管MP2的漏极连接NMOS 晶体管MN4的漏极并作为电流可编程电荷泵的一个输出端输出信号ICP2到双通路滤波器LPF；NMOS晶体管MN4的栅极连接鉴频鉴相器的输出信号DN，NMOS晶体管MN4的源极连接NMOS晶体管MN5的漏极，NMOS晶体管MN5的源极接地；NMOS晶体管MN5的栅极连接到NMOS晶体管MN1的栅极；PMOS晶体管MP4的漏极连接到PMOS晶体管MP3的源极，PMOS晶体管MP3的栅极连接建平鉴相器的输出信号UP_N；PMOS晶体管MP3的漏极连接到NMOS 晶体管MN6的漏极并作为电流可编程电荷泵的另一个输出端输出信号ICP1到双通路滤波器LPF；NMOS晶体管MN6的栅极连接鉴频鉴相器的输出信号DN_N，NMOS晶体管MN6的源极连接到NMOS晶体管MN5的漏极，NMOS晶体管MN5的的源极接地；NMOS晶体管MN5的栅极连接到NMOS晶体管MN1的栅极；所述双通路滤波器LPF包括：晶体管N1，N2，N3 和N4；晶体管N1的源极和漏极接地，晶体管N1的栅极连接电流可编程电荷泵的输出信号ICP1；晶体管N2的源极和漏极接地，晶体管N2的栅极经电阻R1连接到电流可编程电荷泵的输出信号ICP1；晶体管N2和电阻R1的连接点为节点VPP；晶体管N3的源极和漏极接地，晶体管N3的栅极连接电流可编程电荷泵的输出信号ICP2；晶体管N4的源极和漏极接地，晶体管N4的栅极经电阻R2连接到电流可编程电荷泵的输出信号ICP2；晶体管N4和电阻R2的连接点为节点VNN；所述检测模块包括：共模反馈和比较器；所述共模反馈包括两个输入端和一个输出端，其输入端分别连接到节点VPP和节点VNN；其输出端连接到所述比较器的一个输出端，所述比较器的另一个输出端连接参考电压信号VREF，比较器的输出端输出信号IOUT到电流可编程电荷泵的第五个输入端。
所述的PLL电路，其特征在于：双通路LPF的电路结构对称，其内部节点电压VP/VN为差分信号，输入到检测模块的差分输入端；其中只有一路LPF的输出电压作为VC信号提供给压控振荡器实现振荡频率的调节。
所述的PLL电路，其特征在于：双通路滤波器LPF的滤波电容采用NMOS管实现，此时检测模块一般检测到共模电平降低；或者，双通路滤波器LPF的滤波电容采用PMOS管实现，此时检测模块检测到共模电平提高。
一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法，应用到如权利要求1-3中任一项所述的PLL电路中，其特征在于：在PLL上电时，VC初始化模块快速对双通路滤波器LPF进行初始化，使得VCO能够快速振到其频率范围的中间频点；在PLL开始工作时，PFD检测参考时钟REF_CLK和反馈时钟FD_CLK的频率关系产生相应的UP（UP_N）/ DN（DN_N）信号，实现对电流可编程电荷泵的充放电调节，产生两路方向相反、大小相同的两路电流对双通路滤波器LPF进行充放电，快速调节VC电压；在PLL锁频过程中，电流可编程电荷泵对双通路滤波器LPF的充放电使得VP/VN差分对电压开始进行反向变化，当上述差分对电压超过某一阈值时其对应的MOS电容开始通过其栅电容开始放电，导致对应的LPF输出电压开始降低；此时检测模块对VP/VN差分对电压进行共模电平检测，当差分对VP/VN的共模电平低于目标电压，则检测模块对电流可编程电荷泵的电流进行增大调节，继而实现差分对的共模电平提高；当差分对VP/VN的共模电平高于目标电压，则检测模块对电流可编程电荷泵的电流进行减小调节，实现差分对的共模电平降低；当共模电平与目标电压相等时，检测模块的输出IOUT不灌电流也不源电流，电荷泵电流不变，最终实现PLL环路锁定；在PLL锁定后工作过程中，由于MOS电容的栅极漏电导致VC电压降低，使得VCO频率偏离目标频率，此时检测模块对VP/VN差分对电压进行共模电平检测，对电荷泵进行源电流输出，实现对电流可编程电荷泵的电流进行增大调节，实现差分对的共模电平提高；保证输出时钟频率的稳定性。
所述的实现方法，其特征在于：检测模块实现对双通路滤波器LPF的VP/VN差分对电压的共模电平进行检测，当共模电平低于目标电压，则检测模块的输出IOUT对电荷泵进行源电流输出，实现对电流可编程电荷泵的电流进行增大调节，继而实现差分对的共模电平提高；当共模电平高于目标电压，则检测模块的输出IOUT对电荷泵进行灌电流输入，实现对电流可编程电荷泵的电流进行减小调节，继而实现差分对的共模电平降低；当共模电平与目标电压相等时，检测模块的输出IOUT不灌电流也不源电流，电荷泵电流不变。
与现有技术相比，本发明的优点在于：
1、相对于传统的采用MOS管作滤波器LPF电容的PLL结构，其对工艺引起的VC漏电能够通过调节电荷泵电流进行快速补偿，实现PLL输出时钟频率的低抖动高精度特性；
2、相对于传统的采用MIM/MOM电容作为滤波器LPF电容的PLL结构，其减少了在工艺制造过程掩膜层数的需求，降低了制造成本。
附图说明
图1是传统PLL电路结构示意图；
图2是传统PLL电路结构对应的电荷泵和滤波器实现方案示意图；
图3是本发明提出的一种对工艺引起MOS电容栅极漏电不敏感的PLL电路示意图；
图4是本发明提出的一种对工艺引起MOS电容栅极漏电的补偿实现示意图。
实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
参见图1所示，传统PLL的实现方式，其主要采用包括鉴频鉴相器（PFD）、电荷泵（CP）、二阶低通滤波器、压控振荡器（VCO）和反馈分频器（DIV）。
结合图1所示，传统的PLL结构中电荷泵（CP）和低通滤波器（LPF）的实现方案如图2所示，其输入信号为UP/DN，通过调节电荷泵单个周期内对LPF充放电的时间来实现VC电压的调节，VC电压输入到压控振荡器产生对应的频率调节；
结合图2给出的传统电荷泵和滤波器的实现方案及其存在的对栅电容漏电敏感缺陷，图3描述了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路，其具体实施方式为：
当PLL上电后，VC初始化模块（105）快速对双通路LPF进行初始化，使得VCO能够快速振到其频率范围的中间频点，PFD模块基于输入的反馈时钟FD_CLK和参考时钟REF_CLK之间的相位差关系，输出用于控制电流可编程电荷泵对双通路滤波器进行充放电的UP（UP_N）/DN（DN_N）信号，这些信号的脉宽表征了两路输入时钟的相位差关系。当反馈时钟FD_CLK超前参考时钟REF_CLK时，DN/UP输出高电平，通过CP对双通路滤波器的第一路进行放电，对第二路进行充电，继而VC电压降低，同时降低VCO振荡频率；当反馈时钟FD_CLK滞后参考时钟REF_CLK时，DN/UP输出低电平，通过CP对双通路滤波器的第一路进行充电，对第二路进行放电，继而VC电压升高，同时增大VCO振荡频率；经过多次VCO输出时钟频率校正，最终实现PLL环路锁频。
当PLL环路锁定后，参考时钟REF_CLK和反馈时钟FD_CLK相位基本接近，输出的UP/DN信号基本不对CP进行充放电，此时VC电压基本稳定；不过检测模块一直在对双通路滤波器的输出电压VP/VN进行检测。当差分对的共模电平低于目标电压，则检测模块的输出IOUT对电荷泵进行源电流输出，实现对电流可编程电荷泵的电流进行增大调节，继而实现差分对的共模电平提高；当共模电平高于目标电压，则检测模块的输出IOUT对电荷泵进行灌电流输入，实现对电流可编程电荷泵的电流进行减小调节，继而实现差分对的共模电平降低；当共模电平与目标电压相等时，检测模块的输出IOUT不灌电流也不源电流，电荷泵电流不变。
基于上述改进方案，本发明提出的PLL电路对工艺引起的MOS电容漏电不敏感，大大优化此结构的输出时钟抖动性能，降低了输出时钟的SPUR值。
以上各模块的示意图和实现是指具有该功能的所有实现方案。以上各图所示的电路仅为示例，将器件简单地替换所引起的电路变化亦属于本发明的保护范围，本发明的保护范围应以权力要求书为准。
Claims (5)
1.一种对工艺引起MOS电容栅极漏电不敏感的PLL电路，其特征在于：所述PLL电路包括：鉴频鉴相器PFD、电流可编程电荷泵、双通路滤波器LPF、VC初始化模块、检测模块、压控振荡器VCO和反馈分频器DIV；所述鉴频鉴相器的输入端接收参考时钟REF_CLK和所述反馈分频器的输出的反馈时钟FD_CLK，所述鉴频鉴相器的输出端分别输出四路信号UP、UP_N、DN、DN_N到所述电流可编程电荷泵的四个输入端，所述电流可编程电荷泵分别输出两路信号ICP1、ICP2到所述双通路滤波器LPF的两个输入端，所述双通路滤波器LPF的输出端输出电压信号VC到所述压控振荡器的输入端，所述压控振荡器的输出端输出时钟信号CLK_OUT,所述压控振荡器的输出端还与反馈分频器的输入端连接；所述VC初始化模块的两个输出端分别与所述双通路滤波器LPF的节点VPP和VNN连接；节点VPP和VNN分别产生电压信号VP和VN；所述检测模块的两个输入端分别与所述双通路滤波器LPF的节点VPP和VNN连接；所述检测模块的输出端与所述电流可编程电荷泵的第五个输入端连接；其中，所述电流可编程电荷泵包括：PMOS晶体管MP0，MP1，MP2，MP3，MP4和NMOS晶体管MN1，MN2，MN3，MN4，MN5，MN6；PMOS晶体管MP0，MP1，MP4的源极连接电源端，PMOS晶体管MP0，MP1，MP4 的栅极连接所述检测模块的输出信号IOUT，PMOS晶体管MP0的漏极连接NMOS 晶体管MN2的漏极；NMOS晶体管MN2的源极接地，NMOS晶体管MN2的栅极连接NMOS晶体管MN1的栅极，NMOS晶体管MN1的源极接地，NMOS晶体管MN1的漏极连接NMOS晶体管MN1的栅极并连接电流信号Ibias；PMOS晶体管MP1的漏极连接PMOS晶体管MP2的源极，PMOS晶体管MP2的栅极连接鉴频鉴相器的输出信号UP，PMOS晶体管MP2的漏极连接NMOS 晶体管MN4的漏极并作为电流可编程电荷泵的一个输出端输出信号ICP2到双通路滤波器LPF；NMOS晶体管MN4的栅极连接鉴频鉴相器的输出信号DN，NMOS晶体管MN4的源极连接NMOS晶体管MN5的漏极，NMOS晶体管MN5的源极接地；NMOS晶体管MN5的栅极连接到NMOS晶体管MN1的栅极；PMOS晶体管MP4的漏极连接到PMOS晶体管MP3的源极，PMOS晶体管MP3的栅极连接建平鉴相器的输出信号UP_N；PMOS晶体管MP3的漏极连接到NMOS 晶体管MN6的漏极并作为电流可编程电荷泵的另一个输出端输出信号ICP1到双通路滤波器LPF；NMOS晶体管MN6的栅极连接鉴频鉴相器的输出信号DN_N，NMOS晶体管MN6的源极连接到NMOS晶体管MN5的漏极，NMOS晶体管MN5的的源极接地；NMOS晶体管MN5的栅极连接到NMOS晶体管MN1的栅极；所述双通路滤波器LPF包括：晶体管N1，N2，N3 和N4；晶体管N1的源极和漏极接地，晶体管N1的栅极连接电流可编程电荷泵的输出信号ICP1；晶体管N2的源极和漏极接地，晶体管N2的栅极经电阻R1连接到电流可编程电荷泵的输出信号ICP1；晶体管N2和电阻R1的连接点为节点VPP；晶体管N3的源极和漏极接地，晶体管N3的栅极连接电流可编程电荷泵的输出信号ICP2；晶体管N4的源极和漏极接地，晶体管N4的栅极经电阻R2连接到电流可编程电荷泵的输出信号ICP2；晶体管N4和电阻R2的连接点为节点VNN；所述检测模块包括：共模反馈和比较器；所述共模反馈包括两个输入端和一个输出端，其输入端分别连接到节点VPP和节点VNN；其输出端连接到所述比较器的一个输出端，所述比较器的另一个输出端连接参考电压信号VREF，比较器的输出端输出信号IOUT到电流可编程电荷泵的第五个输入端。
2.如权利要求1所述的PLL电路，其特征在于：双通路LPF的电路结构对称，其内部节点电压VP/VN为差分信号，输入到检测模块的差分输入端；其中只有一路LPF的输出电压作为VC信号提供给压控振荡器实现振荡频率的调节。
3.如权利要求1所述的PLL电路，其特征在于：双通路滤波器LPF的滤波电容采用NMOS管实现，此时检测模块检测到共模电平降低；或者，双通路滤波器LPF的滤波电容采用PMOS管实现，此时检测模块检测到共模电平提高。
4.一种对工艺引起MOS电容栅极漏电不敏感的PLL电路的实现方法，应用到如权利要求1-3中任一项所述的PLL电路中，其特征在于：在PLL上电时，VC初始化模块快速对双通路滤波器LPF进行初始化，使得VCO能够快速振到其频率范围的中间频点；在PLL开始工作时，PFD检测参考时钟REF_CLK和反馈时钟FD_CLK的频率关系产生相应的UP/ DN信号或UP_N/ DN_N信号，实现对电流可编程电荷泵的充放电调节，产生两路方向相反、大小相同的两路电流对双通路滤波器LPF进行充放电，快速调节VC电压；在PLL锁频过程中，电流可编程电荷泵对双通路滤波器LPF的充放电使得VP/VN差分对电压开始进行反向变化，当上述差分对电压超过某一阈值时其对应的MOS电容开始通过其栅电容开始放电，导致对应的LPF输出电压开始降低；此时检测模块对VP/VN差分对电压进行共模电平检测，当差分对VP/VN的共模电平低于目标电压，则检测模块对电流可编程电荷泵的电流进行增大调节，继而实现差分对的共模电平提高；当差分对VP/VN的共模电平高于目标电压，则检测模块对电流可编程电荷泵的电流进行减小调节，实现差分对的共模电平降低；当共模电平与目标电压相等时，检测模块的输出IOUT不灌电流也不源电流，电荷泵电流不变，最终实现PLL环路锁定；在PLL锁定后工作过程中，由于MOS电容的栅极漏电导致VC电压降低，使得VCO频率偏离目标频率，此时检测模块对VP/VN差分对电压进行共模电平检测，对电荷泵进行源电流输出，实现对电流可编程电荷泵的电流进行增大调节，实现差分对的共模电平提高；保证输出时钟频率的稳定性。
5.如权利要求4所述的实现方法，其特征在于：检测模块实现对双通路滤波器LPF的VP/VN差分对电压的共模电平进行检测，当共模电平低于目标电压，则检测模块的输出IOUT对电荷泵进行源电流输出，实现对电流可编程电荷泵的电流进行增大调节，继而实现差分对的共模电平提高；当共模电平高于目标电压，则检测模块的输出IOUT对电荷泵进行灌电流输入，实现对电流可编程电荷泵的电流进行减小调节，继而实现差分对的共模电平降低；当共模电平与目标电压相等时，检测模块的输出IOUT不灌电流也不源电流，电荷泵电流不变。
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- 2019-05-20 CN CN201910417809.7A patent/CN110061739B/zh active Active
Patent Citations (5)
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