JP2015073246A - 発振回路 - Google Patents

Abstract

【課題】高速起動と低消費電流の特性を兼ね備え、発振信号のデューティ比の劣化やパルスの欠損を防止しながら発振安定状態に遷移させる。【解決手段】ローパスフィルタ１７は、クロックＣＬＫのデューティ比を検出する。規定電流生成回路１９は、発振安定状態での規定電流Ｉrefを生成する。差分電流生成回路２０は、基準デューティ比と検出デューティ比との差分に応じた差分電流を生成する。加算回路２１は、規定電流Ｉrefに差分電流Ｉdifを加えて駆動電流Ｉoscを生成し、その駆動電流Ｉoscを反転回路１４に流す。起動時において、基準デューティ比と検出デューティ比との差分が小さくなるほど反転回路１４に流す駆動電流Ｉoscが連続的に減少する。駆動電流が滑らかに減少するので、デューティ比の急変や発振パルスの欠損を防止できる。【選択図】図１

Description

本発明は、振動子が接続されて用いられる発振回路に関する。

モバイルＰＣや携帯電話機などの携帯端末装置は、メインバッテリが外れた状態でも時間管理、レジスタの保持などを行う必要がある。そのため、携帯端末装置は、コイン電池、スーパーキャパシタなどの小型の補助バッテリを使用する場合がある。しかし、補助バッテリの容量は限られているので、携帯端末装置の消費電流を極力低減しなければならない。さらに、動作時間を短くするためシステムを高速に起動するには、携帯端末装置が備える発振回路が電源の供給を受けてから安定したクロックを出力するまでに要する発振安定時間を短縮する必要がある。

水晶振動子、セラミック振動子などの振動子が接続されて用いられる発振回路の発振安定時間は、振動子の等価定数、振動子に接続される外付け部品（キャパシタ、抵抗）、発振回路のゲインなどにより定まる。これらの要素のうち振動子の等価定数は、発振周波数および振動子の種類ごとに決まっており、外付け部品は、発振周波数の微調整や励振レベルの抑制のために予め決められている。従って、発振安定時間は、発振回路のゲインによってのみ制御可能となる。

発振回路のゲインは、発振回路に流す駆動電流が大きいほど高くなる。しかし、発振安定時間を短縮するために発振回路の駆動電流を大きくすると、消費電流も増大する。すなわち、発振安定時間の短縮と消費電流の低減とは相反する特性となる。これに対し、特許文献１には、電源線間に接続されたＣＭＯＳ型発振ゲート、高電位側電源線とＣＭＯＳ型発振ゲートの出力端子との間に接続されたＰＭＯＳトランジスタ、およびＰＭＯＳトランジスタのゲート電圧を制御するスイッチトキャパシタ回路を備えた発振回路が示されている。

この発振回路は、発振開始当初はＰＭＯＳトランジスタに十分なゲート電圧を与え、当該ＰＭＯＳトランジスタのインピーダンスを下げた状態にする。その後、ＣＭＯＳ型発振ゲートから発振パルスが出力されるごとに、ＰＭＯＳトランジスタのゲート電圧を段階的に下げてＰＭＯＳトランジスタのインピーダンスを高め、ＣＭＯＳ型発振ゲートを用いた発振安定状態に移行させる。

特開２００６−１０１３８５号公報

上述した発振回路のスイッチトキャパシタ回路は、ＰＭＯＳトランジスタのゲート電圧を段階的すなわち離散的に変化させる。発振回路を高速に起動するため、スイッチトキャパシタ回路のキャパシタ容量値を変更し、発振パルスごとのゲート電圧のステップ幅を大きく設定すると、クロック信号のデューティ比の劣化やパルスの欠損が生じ易くなる。これを避けるためにゲート電圧のステップ幅を小さくすると、起動時間が遅くなる。

本発明は上記事情に鑑みてなされたもので、その目的は、高速起動と低消費電流の特性を兼ね備え、さらに発振信号のデューティ比の劣化やパルスの欠損を防止しながら発振安定状態に遷移させることが可能な発振回路を提供することにある。

請求項１に記載した発振回路は、入出力間に振動子が接続される反転回路と、この反転回路の入出力間に接続された帰還抵抗と、反転回路から出力される発振信号のデューティ比を検出するデューティ比検出回路と、起動時において基準デューティ比と検出デューティ比との差分が小さくなるほど反転回路に流す駆動電流を連続的に減少させる電流制御回路とを備えている。

この構成によれば、デューティ比つまり発振状態に基づくフィードバック制御が行われるので、反転回路に流す駆動電流を適正に制御でき、短時間で確実に発振を安定化することができる。発振の初期段階では発振信号のデューティ比が小さいので駆動電流が大きくなり、発振の安定段階では発振信号のデューティ比が基準デューティ比に等しくなるので駆動電流が減少する。これにより、高速起動と低消費電流の特性が得られる。このフィードバック制御において、電流制御回路は駆動電流を連続的に減少させるので、駆動電流が滑らかに変化する。その結果、デューティ比の急変などのデューティ比の劣化および発振パルスの欠損を防止しながら発振安定状態に遷移させることができる。

請求項２に記載した手段によれば、電流制御回路は、発振安定状態での規定電流を生成する規定電流生成回路と、基準デューティ比と検出デューティ比との差分に応じた差分電流を生成する差分電流生成回路と、規定電流に差分電流を加えて駆動電流を生成し、その駆動電流を反転回路に流す加算回路とを備えている。この構成によれば、発振の開始時に差分電流が大きくなって駆動電流が増大し、発振が成長するに従って差分電流が小さくなって駆動電流が減少する。そして、検出デューティ比が基準デューティ比に等しくなる発振安定状態に達すると、駆動電流は規定電流に等しくなる。従って、その規定電流を、発振安定状態を維持可能な電流範囲内で小さく設定することにより、消費電流を抑えながら安定した発振状態を維持できる。

請求項３に記載した手段によれば、差分電流生成回路は、基準デューティ比に対応した基準電圧および検出デューティ比に対応した検出電圧を入力とする差動対と、当該差動対に一定の電流を流す定電流源とを備えた差動増幅回路から構成されている。差動増幅回路は、検出デューティ比が基準デューティ比よりも大きくなるほど増大する第１差動電流と、検出デューティ比が基準デューティ比よりも小さくなるほど増大する第２差動電流を出力する。加算回路は、規定電流に対し、第２差動電流を加え、第１差動電流を減じることにより駆動電流を生成する。この構成によれば、（第２差動電流−第１差動電流）が上述した差分電流となる。

請求項４に記載した手段によれば、差分電流生成回路は、検出デューティ比に応じた大きさの第１電流を出力する第１電流出力回路と、一定の電流を出力する定電流源と、定電流から第１電流を減じることにより得られる第２電流を出力する第２電流出力回路とを備えている。加算回路は、規定電流に対し、第２電流を加え、第１電流を減じることにより駆動電流を生成する。この構成によれば、（第２差動電流−第１差動電流）が上述した差分電流となる。

請求項５に記載した手段によれば、反転回路は、Ｎチャネル型の第１ＭＯＳトランジスタから構成されている。電流制御回路は、電源線間に第１ＭＯＳトランジスタと直列に接続されたＰチャネル型の第２ＭＯＳトランジスタのゲートに、駆動電流に対応したゲート電圧を与える。この構成によれば、反転回路に流れる駆動電流を制御できる。

請求項６に記載した手段によれば、反転回路は、Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタとの直列回路から構成されたＣＭＯＳ回路である。電流制御回路は、この直列回路に駆動電流を流す。この構成によれば、ＣＭＯＳ型の反転回路に流れる駆動電流を制御できる。

請求項７に記載した手段によれば、デューティ比検出回路は、発振信号を入力とするローパスフィルタから構成されている。この構成によれば、デューティ比検出回路は、発振信号のパルスを平均化処理して、発振信号のデューティ比に応じて連続的に変化するアナログ信号を出力する。その結果、駆動電流を連続的に滑らかに変化させることができる。

請求項８に記載した手段によれば、監視回路は、検出デューティ比が基準デューティ比以下に設定された所定のしきい値に達したことを検出すると、電流制御回路による駆動電流の減少制御を停止して当該減少した後の駆動電流に維持する。これにより、発振安定状態において駆動電流の減少制御に使われる消費電流を低減することができる。

第１の実施形態を示す発振回路の概略構成図 発振回路の具体的な回路構成図 起動時の波形図 クロックのデューティ比と駆動電流との関係を示す図 第２の実施形態を示す図２相当図 第３の実施形態を示す図２相当図 図４相当図 第４の実施形態を示す発振回路の概略構成図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
第１の実施形態について図１から図４を参照しながら説明する。図１に示すＩＣ１１は、例えばモバイル機器や携帯電話機などの電池駆動が可能な携帯端末装置に用いられるもので、クロックＣＬＫ（発振信号）を生成する発振回路１２を備えている。ＩＣ１１の外部において端子ＸＩＮと端子ＸＯＵＴとの間には、水晶振動子１３と抵抗Ｒ１が直列に接続されている。水晶振動子１３の両端子とグランドとの間には、それぞれキャパシタＣ１、Ｃ２が接続されている。キャパシタＣ１、Ｃ２は発振周波数を調整するために用いられ、抵抗Ｒ１は励振レベルを抑制するために用いられる。

ＩＣ１１内の発振回路１２は、端子ＸＩＮ、ＸＯＵＴ間に接続された反転回路１４、反転回路１４の入出力端子間に接続された帰還抵抗Ｒ２、反転回路１４の出力信号を入力してクロックＣＬＫを出力する反転バッファ１５、１６、ローパスフィルタ１７および電流制御回路１８から構成されている。ローパスフィルタ１７は、反転バッファ１６から出力されるクロックＣＬＫのデューティ比を検出するデューティ比検出回路である。

電流制御回路１８は、発振回路１２の起動時において、基準デューティ比と検出デューティ比との差分が小さくなるほど、反転回路１４に流す駆動電流Ｉoscを連続的に減少させる。電流制御回路１８は、規定電流Ｉrefを生成する規定電流生成回路１９、基準デューティ比と検出デューティ比との差分に応じた差分電流Ｉdifを生成する差分電流生成回路２０、および規定電流Ｉrefと差分電流Ｉdifとを加算した駆動電流Ｉoscを反転回路１４に流す加算回路２１から構成されている。

図２は、上述した発振回路１２の具体的な回路構成を示している。簡単化のため、以下に述べる各カレントミラー回路のミラー比は１とする。発振回路１２は、電源線２２とグランドを通して供給される電源電圧ＶDDにより動作する。反転回路１４は、Ｎチャネル型の第１ＭＯＳトランジスタＱ１から構成されており、そのゲート、ドレインはそれぞれ端子ＸＩＮ、端子ＸＯＵＴに接続されている。帰還抵抗Ｒ２は、トランジスタＱ１のゲート、ドレイン間に接続されている。

反転バッファ１５は、電源線２２とグランドとの間に直列に接続されたＰチャネル型のＭＯＳトランジスタＱ２とＮチャネル型のＭＯＳトランジスタＱ３とから構成されている。トランジスタＱ２のゲートには後述するバイアス電圧が与えられる。反転バッファ１６はシュミットトリガ入力を備えている。ローパスフィルタ１７は、抵抗Ｒ３とキャパシタＣ３とからなる一次フィルタである。より高次のアナログフィルタを用いてもよい。

差分電流生成回路２０は、Ｐチャネル型のＭＯＳトランジスタＱ４、Ｑ５からなる差動対２３、差動対２３に定電流を流す定電流源２４、トランジスタＱ４に流れる第１差動電流Ｉ１を折り返してソース形式で出力する出力回路２５、およびトランジスタＱ５に流れる第２差動電流Ｉ２を折り返してシンク形式で出力する出力回路２６から構成された差動増幅回路である。トランジスタＱ４のゲートには基準デューティ比に対応した基準電圧Ｖｒが入力されており、トランジスタＱ５のゲートにはローパスフィルタ１７から出力される検出電圧Ｖｄが入力されている。基準デューティ比は５０％に設定されており、基準電圧Ｖｒは分圧抵抗Ｒ４、Ｒ５によってＶDD／２に設定されている。

出力回路２５は、Ｎチャネル型のＭＯＳトランジスタＱ６、Ｑ７からなるカレントミラー回路およびＰチャネル型のＭＯＳトランジスタＱ８、Ｑ９からなるカレントミラー回路により構成されている。出力回路２６は、Ｎチャネル型のＭＯＳトランジスタＱ１０、Ｑ１１からなるカレントミラー回路により構成されている。

規定電流生成回路１９は、Ｎチャネル型のＭＯＳトランジスタＱ１２と抵抗Ｒ６との直列回路、オペアンプ２７、Ｐチャネル型のＭＯＳトランジスタＱ１３、Ｑ１４からなるカレントミラー回路、およびＮチャネル型のＭＯＳトランジスタＱ１５、Ｑ１６からなるカレントミラー回路から構成されている。オペアンプ２７は、抵抗Ｒ６の電圧と規定電圧Ｖrefとが等しくなるようにトランジスタＱ１２のゲート電圧を制御して規定電流Ｉrefを生成する。規定電流Ｉrefは、２つのカレントミラーを通してシンク形式で出力される。

加算回路２１は、Ｐチャネル型のＭＯＳトランジスタＱ１７、Ｑ１８からなるカレントミラー回路により構成されている。トランジスタＱ１７のドレインとゲートが接続されたノードＮａには、上述したトランジスタＱ９、Ｑ１１、Ｑ１６の各ドレインが接続されている。トランジスタＱ１８は第２ＭＯＳトランジスタに相当し、そのドレインはトランジスタＱ１のドレインに接続されている。

この接続構成により、反転回路１４に流れる駆動電流Ｉoscは（１）式、（２）式により表すことができる。Ｉ２−Ｉ１が図１に示す差分電流Ｉdifである。なお、トランジスタＱ２のゲートにもノードＮａのバイアス電圧が与えられている。
Ｉosc＝Ｉref＋（Ｉ２−Ｉ１）＝Ｉref＋Ｉdif …（１）
Ｉ１＋Ｉ２＝一定（定電流源２４の出力電流） …（２）

次に、図３および図４を参照しながら本実施形態の作用を説明する。ＩＣ１１に電源電圧ＶDDが供給されると、発振停止状態にある発振回路１２が起動する。起動開始時における水晶振動子１３の端子ＸＩＮ、ＸＯＵＴの電圧はＬレベル（０Ｖ）であり、トランジスタＱ１はオフしている。そのため、クロックＣＬＫおよびローパスフィルタ１７から出力される検出電圧ＶｄはＬレベルである。

水晶振動子１３にはキャパシタＣ１、Ｃ２が接続されている他、水晶振動子１３の内部にはグランドに対する寄生容量、基板のパターンとグランドとの間の寄生容量、パッケージのグランドに対する寄生容量などが存在している。駆動電流Ｉoscは、帰還抵抗Ｒ２を通してキャパシタＣ１、Ｃ２および寄生容量を充電する。端子ＸＩＮの電圧がトランジスタＱ１のしきい値電圧まで上昇すると、パルスが出力され始めて発振が始まる。

この発振が始まるまでの期間、検出電圧Ｖｄは０Ｖであり、基準電圧ＶｒはＶDD／２である。このため、差動対２３に流れる第１差動電流Ｉ１はゼロであり、第２差動電流Ｉ２は定電流源２４の出力電流に等しくなる。（１）式より、駆動電流Ｉoscは規定電流ＩrefよりもＩ２だけ大きくなる。従って、キャパシタＣ１、Ｃ２と寄生容量を充電する電流が大きくなり、パルスが出力され始めるまでの時間が短くなる。

図３（ａ）は、発振回路１２の起動波形である。比較例として示す図３（ｂ）は、ローパスフィルタ１７および電流制御回路１８を備えていない従来構成の発振回路の起動波形である。期間Ｔ１が、パルスが出力され始めるまでの時間である。本実施形態の発振回路１２は、従来構成の発振回路と比較して、パルスが出力され始めるまでの時間が大幅に短縮されていることが分かる。

その後、発振パルスは継続して発生し、反転バッファ１５、１６により二値レベルを持つクロックＣＬＫに波形整形される。ローパスフィルタ１７は、クロックＣＬＫの直流変換を行い、クロックＣＬＫのデューティ比に応じた検出電圧Ｖｄを出力する。検出デューティ比が５０％のとき、検出電圧ＶｄはＶDD／２に等しくなる。

差分電流生成回路２０は、基準デューティ比に対応した基準電圧Ｖｒと検出デューティ比に応じた検出電圧Ｖｄを入力とする差動増幅回路である。トランジスタＱ４に流れる第１差動電流Ｉ１は、検出電圧Ｖｄが基準電圧Ｖｒよりも大きくなるほど、すなわち検出デューティ比が基準デューティ比よりも大きくなるほど増大する。一方、トランジスタＱ５に流れる第２差動電流Ｉ２は、検出電圧Ｖｄが基準電圧Ｖｒよりも小さくなるほど、すなわち検出デューティ比が基準デューティ比よりも小さくなるほど増大する。

図３（ａ）の期間Ｔ２に示すように、発振が開始した直後は、クロックＣＬＫの振幅およびデューティ比が小さい。その後、発振が成長するに従って、振幅およびデューティ比が大きくなりやがて安定する。すなわち、発振が開始した直後は、検出デューティ比＜基準デューティ比（検出電圧Ｖｄ＜基準電圧Ｖｒ）となり第２差動電流Ｉ２＞第１差動電流Ｉ１となる。そのため、（１）式より差分電流Ｉdif（＝Ｉ２−Ｉ１）が大きくなり、駆動電流Ｉoscは規定電流Ｉrefよりも大きくなる。その結果、反転回路１４（トランジスタＱ１）のゲインが高くなり、発振が成長する速度が速くなる。

発振が成長してクロックＣＬＫのデューティ比が増えるに従い、クロックパルスを平均化した検出電圧Ｖｄが連続的に増加する。すなわち、検出デューティ比が増えると、図４に示すように駆動電流Ｉoscが連続的に滑らかに減少する。その結果、反転回路１４（トランジスタＱ１）のゲインが低下し、発振が成長する速度および消費電流が抑えられる。やがて、発振が安定して検出デューティ比が基準デューティ比（５０％）に達すると、検出電圧Ｖｄが基準電圧Ｖｒに等しくなり、第１差動電流Ｉ１と第２差動電流Ｉ２が等しくなるので、駆動電流Ｉoscは規定電流Ｉrefに等しくなる。

規定電流Ｉrefは、安定した発振状態を維持するために必要なゲインを確保できる電流であって且つ発振回路１２の消費電流が低減する最適値に設定されている。検出デューティ比が基準デューティ比を超えると、第２差動電流Ｉ２＜第１差動電流Ｉ１となるので、駆動電流Ｉoscは規定電流Ｉrefよりも小さくなる。このようなフィードバック制御の結果、図３（ａ）に示す発振安定時間Ｔ１＋Ｔ２が経過した後の発振安定状態において、検出デューティ比は基準デューティ比に等しく制御される。図３（ｂ）に示す従来構成の発振安定時間Ｔ１＋Ｔ２と比較して、大幅に短縮されていることが分かる。

以上説明したように、本実施形態の発振回路１２は、クロックＣＬＫのデューティ比つまり発振状態に基づく駆動電流Ｉoscのフィードバック制御を行うので、反転回路１４に流す駆動電流Ｉoscを適正に制御でき、短時間で確実に発振を安定化させることができる。すなわち、発振の初期段階では、クロックＣＬＫのデューティ比が小さいので駆動電流Ｉoscが大きくなり、反転回路１４のゲインが高まって発振の成長が促進される。発振の安定段階では、クロックＣＬＫのデューティ比が基準デューティ比に等しく制御されるので、駆動電流Ｉoscが減少する。これにより、高速起動特性と低消費電流特性の両立が図られ、モバイル機器や電池駆動システム機器に好適となる。

発振回路１２は、ローパスフィルタ１７を用いてクロックＣＬＫのデューティ比を平均化（直流化）し、そのアナログ値によるフィードバック制御により駆動電流Ｉoscを連続的に滑らかに減少させる。その結果、駆動電流を段階的に変化させる従来構成と異なり、デューティ比の急変などのデューティ比の劣化および発振パルスの欠損を防止しながら発振安定状態に遷移させることができる。

クロックＣＬＫのデューティ比が５０％に保持されるようにフィードバック制御系が構成されているので、発振安定時のデューティ比を最適化できる。また、発振安定時の駆動電流Ｉoscは、安定した発振状態を維持でき且つ消費電流が低減するように設定されているので、最適な状態で発振を安定に維持できる。

（第２の実施形態）
第２の実施形態について図５を参照しながら説明する。発振回路２８は、図２に示した発振回路１２に監視回路２９を加えた構成を備えている。監視回路２９は、電源電圧ＶDDを分圧して監視電圧Ｖｓを生成する分圧抵抗Ｒ７、Ｒ８、および検出電圧Ｖｄと監視電圧Ｖｓを比較するヒステリシスコンパレータ３０などから構成されている。

監視電圧Ｖｓは、基準デューティ比（５０％）以下であって且つ基準デューティ比に近い監視デューティ比（所定のしきい値）に相当する電圧、すなわちＶDD／２以下であって且つＶDD／２に近い電圧に設定されている。例えば、監視デューティ比４０％に対し監視電圧Ｖｓが０．４×ＶDDに設定される。コンパレータ３０は、Ｖｄ＜ＶsHのときにＬレベルの監視信号を出力し、Ｖｄ＞ＶsLのときにＨレベルの監視信号を出力する。ＶsH、ＶsLは、ヒステリシス特性を含む監視電圧である。

発振回路２８の起動開始時には、監視信号はＬレベルを出力する。このとき、電流制御回路１８は第１の実施形態で説明したように動作する。クロックＣＬＫのデューティ比が増加して監視デューティ比に達すると、Ｖｄ≧ＶsHとなり監視信号がＨレベルに変化する。このとき、定電流源２４の電流出力が停止し、トランジスタＱ８、Ｑ９のゲートが電源線２２に接続され、トランジスタＱ１０、Ｑ１１のゲートがグランドに接続される。これにより、差分電流生成回路２０の動作電流である第１差動電流Ｉ１と第２差動電流Ｉ２がゼロになる。その結果、フィードバックの系が切られ、駆動電流Ｉoscは規定電流Ｉrefに等しくなる。

本実施形態によれば、発振安定状態において、電流制御回路１８のうち差分電流生成回路２０の動作を停止させるので、発振回路２８の消費電流を、駆動電流Ｉoscの減少制御に用いる定電流源２４の出力電流分だけ一層低減することができる。フィードバックの系は電流制御のループであるため、発振ループの系に及ぼす影響は殆どない。また、検出デューティ比が基準デューティ比に近づいた時にフィードバックの系を切るので、反転回路１４のゲインが急変することもない。

（第３の実施形態）
第３の実施形態について図６および図７を参照しながら説明する。発振回路３１は、図２に示した発振回路１２の差分電流生成回路２０を差分電流生成回路３２に置き替えた構成を備えている。差分電流生成回路３２は、第１電流Ｉ１を出力する第１電流出力回路３３、第２電流Ｉ２を出力する第２電流出力回路３４および定電流源３５から構成されている。簡単化のため、以下に述べる各カレントミラー回路のミラー比は１とする。

第１電流出力回路３３は、Ｎチャネル型のＭＯＳトランジスタＱ１９、抵抗Ｒ９およびオペアンプ３６からなる電圧−電流変換回路を備えている。トランジスタＱ１９と抵抗Ｒ９には、検出電圧Ｖｄに応じた第１電流Ｉ１が流れる。この第１電流Ｉ１は、Ｐチャネル型のＭＯＳトランジスタＱ２０、Ｑ２１からなるカレントミラー回路を介してソース形式で出力される。

第２電流出力回路３４は、定電流源３５の出力電流から第１電流Ｉ１を減じることにより得られる第２電流Ｉ２を出力する。第２電流出力回路３４は、トランジスタＱ２０とともにカレントミラー回路を構成するトランジスタＱ２２、Ｎチャネル型のＭＯＳトランジスタＱ２３、Ｑ２４からなるカレントミラー回路およびＮチャネル型のＭＯＳトランジスタＱ２５、Ｑ２６からなるカレントミラー回路を備えている。第１電流Ｉ１は、トランジスタＱ２２、Ｑ２３を介してトランジスタＱ２４に流れ、トランジスタＱ２５には第２電流Ｉ２が流れる。この第２電流Ｉ２は、トランジスタＱ２６を介してシンク形式で出力される。

検出デューティ比が基準デューティ比（５０％）に等しいとき、すなわち検出電圧ＶｄがＶDD／２のときに、第１電流Ｉ１と第２電流Ｉ２が等しくなる。第１電流Ｉ１は、検出電圧ＶｄがＶDD／２よりも大きくなるほど、すなわち検出デューティ比が基準デューティ比よりも大きくなるほど増大する。第２電流Ｉ２は、検出電圧ＶｄがＶDD／２よりも小さくなるほど、すなわち検出デューティ比が基準デューティ比よりも小さくなるほど増大する。

起動時においてクロックＣＬＫのデューティ比が増えるに従い、検出電圧Ｖｄが連続的に増加する。これにより、差分電流Ｉdif（＝Ｉ２−Ｉ１）が減少し、図７に示すように駆動電流Ｉoscが連続的に滑らかに減少する。本実施形態では、検出デューティ比と駆動電流Ｉoscがリニアな関係になる。

本実施形態の発振回路３１は、クロックＣＬＫのデューティ比に基づく駆動電流Ｉoscのフィードバック制御を行うので、第１の実施形態と同様の作用により高速起動特性と低消費電流特性が得られる。また、発振回路３１は、フィードバック制御により駆動電流Ｉoscを連続的に減少させるので、発振安定状態への遷移過程におけるデューティ比の劣化および発振パルスの欠損を防止することができる。

（第４の実施形態）
第４の実施形態について図８を参照しながら説明する。発振回路３７が備える反転回路３８は、Ｐチャネル型のＭＯＳトランジスタＱ２７とＮチャネル型のＭＯＳトランジスタＱ２８との直列回路から構成されたＣＭＯＳ型の回路である。帰還抵抗Ｒ２は、トランジスタＱ２７、Ｑ２８のゲート、ドレイン間に接続されている。電源線２２とトランジスタＱ２７のソースとの間には、反転回路３８に可変の駆動電流Ｉoscを流す電流源３９が設けられている。電流源３９は、上述した電流制御回路１８をまとめて示したものである。本実施形態によっても、第１、第３の実施形態と同様の作用および効果が得られる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

第３、第４の実施形態の発振回路３１、３７に対しても監視回路２９を付加することができる。
振動子は水晶振動子に限られず、例えばセラミック振動子であってもよい。

ＩＣ１１の端子ＸＩＮ、ＸＯＵＴに接続する抵抗Ｒ１とキャパシタＣ１、Ｃ２は、それぞれ必要に応じて設ければよい。
デューティ比検出回路は、クロックＣＬＫのデューティ比を検出可能な回路であればローパスフィルタ１７に限られない。

図面中、１２、２８、３１、３７は発振回路、１３は水晶振動子（振動子）、１４、３８は反転回路、１７はローパスフィルタ（デューティ比検出回路）、１８は電流制御回路、１９は規定電流生成回路、２０、３２は差分電流生成回路、２１は加算回路、２３は差動対、２４、３５は定電流源、２９は監視回路、３３は第１電流出力回路、３４は第２電流出力回路、Ｒ２は帰還抵抗、Ｑ１は第１ＭＯＳトランジスタ、Ｑ１８は第２ＭＯＳトランジスタである。

Claims (8)

1. 入出力間に振動子（１３）が接続される反転回路（１４，３８）と、
   前記反転回路の入出力間に接続された帰還抵抗（Ｒ２）と、
   前記反転回路から出力される発振信号のデューティ比を検出するデューティ比検出回路（１７）と、
   起動時において、基準デューティ比と前記検出デューティ比との差分が小さくなるほど前記反転回路に流す駆動電流を連続的に減少させる電流制御回路（１８）と
   を備えていることを特徴とする発振回路。
2. 前記電流制御回路は、
   発振安定状態での規定電流を生成する規定電流生成回路（１９）と、
   前記基準デューティ比と前記検出デューティ比との差分に応じた差分電流を生成する差分電流生成回路（２０，３２）と、
   前記規定電流に前記差分電流を加えて前記駆動電流を生成し、その駆動電流を前記反転回路に流す加算回路（２１）と
   を備えていることを特徴とする請求項１記載の発振回路。
3. 前記差分電流生成回路（２０）は、前記基準デューティ比に対応した基準電圧と前記検出デューティ比に対応した検出電圧を入力とする差動対（２３）および当該差動対に一定の電流を流す定電流源（２４）を有し、前記検出デューティ比が前記基準デューティ比よりも大きくなるほど増大する第１差動電流と前記検出デューティ比が前記基準デューティ比よりも小さくなるほど増大する第２差動電流を出力する差動増幅回路により構成され、
   前記加算回路は、前記規定電流に対し、前記第２差動電流を加え、前記第１差動電流を減じることにより前記駆動電流を生成することを特徴とする請求項２記載の発振回路。
4. 前記差分電流生成回路（３２）は、前記検出デューティ比に応じた大きさの第１電流を出力する第１電流出力回路（３３）と、一定の電流を出力する定電流源（３５）と、前記定電流から前記第１電流を減じることにより得られる第２電流を出力する第２電流出力回路（３４）とを備え、
   前記加算回路は、前記規定電流に対し、前記第２電流を加え、前記第１電流を減じることにより前記駆動電流を生成することを特徴とする請求項２記載の発振回路。
5. 前記反転回路（１４）は、Ｎチャネル型の第１ＭＯＳトランジスタ（Ｑ１）から構成され、
   前記電流制御回路は、電源線間に前記第１ＭＯＳトランジスタと直列に接続されたＰチャネル型の第２ＭＯＳトランジスタ（Ｑ１８）のゲートに、前記駆動電流に対応したゲート電圧を与えることを特徴とする請求項１から４の何れか一項に記載の発振回路。
6. 前記反転回路（３８）は、Ｐチャネル型のＭＯＳトランジスタ（Ｑ２７）とＮチャネル型のＭＯＳトランジスタ（Ｑ２８）との直列回路から構成され、
   前記電流制御回路は、前記直列回路に前記駆動電流を流すことを特徴とする請求項１から４の何れか一項に記載の発振回路。
7. 前記デューティ比検出回路は、前記発振信号を入力とするローパスフィルタから構成されていることを特徴とする請求項１から６の何れか一項に記載の発振回路。
8. 前記検出デューティ比が前記基準デューティ比以下に設定された所定のしきい値に達したことを検出すると、前記電流制御回路による前記駆動電流の減少制御を停止して当該減少した後の駆動電流に維持する監視回路（２９）を備えていることを特徴とする請求項１から７の何れか一項に記載の発振回路。

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