JP2013214960A - 水晶発振回路及び水晶発振回路の制御方法 - Google Patents

Abstract

【課題】消費電力を低減することができる水晶発振回路及び水晶発振回路の制御方法を提供する。
【解決手段】水晶振動子１５の振動周期に基づいて発振する水晶発振回路１は、定電流源１１と該定電流源１１に接続されたＮチャネルＭＯＳトランジスタＴＮ１とを有する発振用増幅部１０を有する。水晶発振回路１は、発振用増幅部１０の入力端子（ノードＮ１）と出力端子（ノードＮ２）との間に接続された水晶振動子１５が接続されるコンデンサＣ１，Ｃ２と、定電流源１１と電源線ＶＤＤとの間に介在されたＰチャネルＭＯＳトランジスタＴＰ３とを有する。水晶発振回路１は、トランジスタＴＮ１がオンするときに、トランジスタＴＰ３をオフするように制御する制御回路３０を有する。
【選択図】図１

Description

本発明は、水晶発振回路及び水晶発振回路の制御方法に関するものである。

従来、時計や携帯電話などの携帯用電子機器には、水晶振動子を用いた水晶発振回路が周波数安定性に優れているために広く用いられている。
この種の水晶発振回路として、図１４に示すような低電圧動作が可能な水晶発振回路２が提案されている（例えば、特許文献１参照）。この水晶発振回路２は、ＰチャネルＭＯＳトランジスタＴＰ１０と、ＮチャネルＭＯＳトランジスタＴＮ１０と、電流制御回路５０と、抵抗Ｒ１０と、水晶振動子１５と、コンデンサＣ１０，Ｃ１１と、インバータ回路５１，５２とを有している。

このような水晶発振回路２では、電流制御回路５０及びトランジスタＴＰ１０が定電流Ｉ１０を流す定電流源として機能している。また、この定電流源及びトランジスタＴＮ１０が、水晶振動子１５及びコンデンサＣ１０，Ｃ１１を含む共振部を励振する発振用増幅部として作用している。これら発振用増幅部と共振部とを含む水晶発振回路２では、水晶振動子１５によって決定される振動周波数（振動周期）で発振電圧ＯＳＣｉｎ，ＯＳＣｏｕｔの電位が変動する。そして、出力側の発振電圧ＯＳＣｏｕｔが後段のインバータ回路５１，５２を介してクロック信号ＣＬＫとして出力される。

また、別の水晶発振回路として、図１５に示すようなＣＭＯＳインバータ型の水晶発振回路３が提案されている（例えば、特許文献２参照）。この水晶発振回路３は、ＰチャネルＭＯＳトランジスタＴＰ１１及びＮチャネルＭＯＳトランジスタＴＮ１１からなるＣＭＯＳインバータ回路６１と、抵抗Ｒ１０と、水晶振動子１５と、コンデンサＣ１０，Ｃ１１とを有している。また、水晶発振回路３は、ＣＭＯＳインバータ回路６１と電源線ＶＤＤとの間に設けられたスイッチ回路ＳＷ１と、ＣＭＯＳインバータ回路６１の出力信号ＶＤに基づいてスイッチ回路ＳＷ１をオン・オフ制御する制御回路６２とを有している。この制御回路６２は、出力信号ＶＤを入力するインバータ回路６３と、そのインバータ回路６３の出力端子が第１端子に接続され第２端子がスイッチ回路ＳＷ１の制御端子に接続されたコンデンサＣ１２と、スイッチ回路ＳＷ１の制御端子にバイアス電圧（＝Ｖｒ／２）を供給する抵抗Ｒ１１，Ｒ１２とを有している。

このような水晶発振回路３では、出力信号ＶＤの電位が所定電位以上であるときにスイッチ回路ＳＷ１をオンする一方で、出力信号ＶＤの電位が所定電位より低いときにスイッチ回路ＳＷ１をオフする。このようにスイッチ回路ＳＷ１をオフすることにより、ＰチャネルＭＯＳトランジスタＴＰ１１におけるリーク電流を低減し、水晶発振回路３の消費電力を低減している。

特開平０６−０９７７３２号公報 特開平１０−３２５８８６号公報

ところが、図１４に示した水晶発振回路２では、電流制御回路５０及びトランジスタＴＰ１０が定電流Ｉ１０を流し続ける。このため、トランジスタＴＮ１０がオンしている期間にも定電流Ｉ１０が流れ、その期間では定電流Ｉ１０がトランジスタＴＮ１０に直接流れる。すると、高電位電源からトランジスタＴＰ１０，ＴＮ１０を通じて低電位電源に向かって定電流Ｉ１０（貫通電流）が流れてしまう。このような貫通電流が流れると、消費電力が増大するという問題が発生する。

一方、図１５に示した水晶発振回路３では、出力信号ＶＤの電位が所定電位以上になったときにスイッチ回路ＳＷ１をオフすることで消費電力を低減している。しかしながら、水晶発振回路３では、ＣＭＯＳインバータ回路６１の入出力の位相が所定の関係になると、スイッチ回路ＳＷ１がオンしたときにトランジスタＴＰ１１，ＴＮ１１が共にオンになる期間、つまり高電位電源からトランジスタＴＰ１１，ＴＮ１１を通じて低電位電源に向かって流れる貫通電流が最大となる期間が生じてしまう。このため、水晶発振回路３では、消費電力を十分に低減することができていなかった。この点において、なお改善の余地を残すものとなっていた。

本発明の一観点によれば、水晶振動子の振動周期に基づいて発振する水晶発振回路において、定電流源と前記定電流源に接続されたトランジスタとを有する発振用増幅部と、前記発振用増幅部の入力端子と出力端子との間に接続される水晶振動子を含む共振部と、前記定電流源と電源との間に介在されたスイッチ回路と、前記トランジスタがオンするときに、前記スイッチ回路をオフするように制御する制御回路と、を有する。

本発明の一観点によれば、消費電力を低減することができるという効果を奏する。

第１実施形態の水晶発振回路を示す回路図。 第１実施形態の水晶発振回路の動作を示すタイミングチャート。 変形例の水晶発振回路を示す回路図。 変形例の水晶発振回路を示す回路図。 第２実施形態の水晶発振回路を示す回路図。 第２実施形態の水晶発振回路の動作を示すタイミングチャート。 変形例の水晶発振回路を示す回路図。 第３実施形態の水晶発振回路を示す回路図。 水晶発振回路の問題点を示すタイミングチャート。 第３実施形態の水晶発振回路の動作を示すタイミングチャート。 変形例の水晶発振回路を示す回路図。 （ａ）〜（ｃ）は、変形例の比較回路を示す回路図。 変形例の比較回路を示す回路図。 従来の水晶発振回路を示す回路図。 従来の水晶発振回路を示す回路図。

（第１実施形態）
以下、第１実施形態を図１及び図２に従って説明する。
図１に示すように、水晶発振回路１は、発振用増幅部１０と、水晶振動子１５と、抵抗Ｒ１と、コンデンサＣ１，Ｃ２とを含む発振回路を有している。

発振用増幅部１０は、定電流源１１と、その定電流源１１に接続されたＮチャネルＭＯＳトランジスタＴＮ１とを有している。定電流源１１は、ＰチャネルＭＯＳトランジスタＴＰ１と、電流制御回路１２とを有している。

トランジスタＴＰ１のソースは、高電位側電源電圧が供給される電源線ＶＤＤにＰチャネルＭＯＳトランジスタＴＰ３を介して接続されている。詳述すると、トランジスタＴＰ１のソースがトランジスタＴＰ３のドレインに接続され、そのトランジスタＴＰ３のソースが電源線ＶＤＤに接続されている。また、トランジスタＴＰ１のドレインには、トランジスタＴＮ１のドレインが接続されている。トランジスタＴＰ１のゲートには、電流制御回路１２の出力端子が接続されている。

電流制御回路１２は、トランジスタＴＰ１が定電流Ｉ１を流すように制御する回路である。電流制御回路１２は、定電流源１３と、上記トランジスタＴＰ１とカレントミラー接続されたトランジスタＴＰ２とを有している。定電流源１３は、定電流Ｉ１ａを流す。定電流源１３の第１端子は、低電位側電源電圧が供給される電源線ＶＳＳに接続されている。また、定電流源１３の第２端子は、トランジスタＴＰ２のドレインに接続されている。トランジスタＴＰ２は、そのソースが電源線ＶＤＤに接続され、ゲートが同トランジスタＴＰ２のドレイン及び上記トランジスタＴＰ１のゲートに接続されている。したがって、トランジスタＴＰ１とトランジスタＴＰ２とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ１，ＴＰ２の電気的特性に応じて、トランジスタＴＰ２に流れる定電流Ｉ１ａに比例した上記定電流Ｉ１を流す。

上記トランジスタＴＮ１のソースは電源線ＶＳＳに接続されている。トランジスタＴＮ１のゲート（ノードＮ１）には、水晶振動子１５の第１端子が接続されている。また、トランジスタＴＰ１，ＴＮ１間のノードＮ２には、水晶振動子１５の第２端子が接続されている。このように水晶振動子１５は、発振用増幅部１０の入力端子（ノードＮ１）と出力端子（ノードＮ２）との間に接続されている。

抵抗Ｒ１は、その第１端子がノードＮ２に接続され、第２端子がノードＮ１に接続されている。コンデンサＣ１は、その第１端子がノードＮ１に接続され、第２端子が電源線ＶＳＳに接続されている。コンデンサＣ２は、その第１端子がノードＮ２に接続され、第２端子が電源線ＶＳＳに接続されている。

ここで、コンデンサＣ１，Ｃ２は共振容量であり、発振の安定化及び発振周波数の調整のために設けられている。これらコンデンサＣ１，Ｃ２は、水晶振動子１５と共に、共振部を形成している。そして、この共振部は、上記発振用増幅部１０によって励振される。なお、抵抗Ｒ１は、発振用増幅部１０のトランジスタＴＮ１の動作バイアス点を設定するためのバイアス抵抗である。

このような発振用増幅部１０及び共振部を含む発振回路では、水晶振動子１５によって決定される振動周期（振動周波数）で発振用増幅部１０の入力側の発振電圧ＯＳＣｉｎ及び出力側の発振電圧ＯＳＣｏｕｔの電位が振動する。すなわち、水晶振動子１５によって決定される振動周期でノードＮ１，Ｎ２の電位が変動する。発振用増幅部１０は、発振を維持するために、発振電圧ＯＳＣｉｎを増幅し、水晶振動子１５でのエネルギの損失を補う。

また、水晶発振回路１は、上記ＰチャネルＭＯＳトランジスタＴＰ３と、ＮチャネルＭＯＳトランジスタＴＮ２と、電流源１６と、出力回路２０と、制御回路３０とを有している。

トランジスタＴＰ３は、上述したように、トランジスタＴＰ１と電源線ＶＤＤとの間に介在するように設けられている。すなわち、トランジスタＴＰ３は、定電流源１１と電源線ＶＤＤとの間に介在するように設けられている。このトランジスタＴＰ３のゲートには、制御回路３０から制御信号ＳＧ１が供給される。そして、トランジスタＴＰ３は、制御信号ＳＧ１によってオン・オフ制御される。

トランジスタＴＮ２のゲートには、発振用増幅部１０の出力端子（ノードＮ２）が接続され、発振電圧ＯＳＣｏｕｔが供給される。このトランジスタＴＮ２は、そのソースが電源線ＶＳＳに接続され、ドレインが電流源１６の第１端子に接続されている。なお、このトランジスタＴＮ２の閾値電圧Ｖｔｈ２は、例えば上記トランジスタＴＮ１の閾値電圧Ｖｔｈ１と同一になるように設定されている。

電流源１６の第２端子は電源線ＶＤＤに接続されている。この電流源１６は、電流Ｉ２を流す。電流Ｉ２の電流値は、定電流Ｉ１の電流値よりも十分小さくなるように設定されている。また、電流Ｉ２の電流値は、例えばトランジスタＴＮ２の電気的特性（チャネル抵抗）や出力回路２０内のインバータ回路２１の論理閾値等に応じて設定されている。

これらトランジスタＴＮ２と電流源１６との間のノードＮ３は、出力回路２０及び制御回路３０に接続されている。そして、これらトランジスタＴＮ２及び電流源１６を含む増幅段で増幅された増幅信号ＶＮ３は、出力回路２０及び制御回路３０に供給される。

出力回路２０は、直列に接続された複数段（ここでは、３段）のインバータ回路２１，２２，２３を有し、上記発振電圧ＯＳＣｏｕｔに応じた信号ＶＮ３を波形整形してクロック信号ＣＬＫを生成する。

初段のインバータ回路２１には、上記増幅信号ＶＮ３が供給される。このインバータ回路２１の出力信号は、次段のインバータ回路２２に供給される。また、このインバータ回路２２の出力信号は、次段のインバータ回路２３に供給される。そして、最終段のインバータ回路２３からクロック信号ＣＬＫが出力される。

このような出力回路２０では、発振電圧ＯＳＣｏｕｔを増幅した増幅信号ＶＮ３がインバータ回路２１に供給されるため、インバータ回路２１における貫通電流による損失を低減することができる。

制御回路３０は、発振電圧ＯＳＣｏｕｔに基づいて、発振用増幅部１０内のトランジスタＴＮ１がオンするときに、トランジスタＴＰ３をオフするように制御する制御信号ＳＧ１を生成する。具体的には、制御回路３０は、上記水晶振動子１５で決定される振動周期の９０度分だけ発振電圧ＯＳＣｏｕｔの位相を遅延させるようにして上記制御信号ＳＧ１を生成する。なお、この制御信号ＳＧ１によってトランジスタＴＰ３がオフされると、トランジスタＴＰ１が電源線ＶＤＤから切り離されるため、トランジスタＴＰ１による定電流Ｉ１の供給が停止される。

この制御回路３０は、ローパスフィルタ（Low Pass Filter：ＬＰＦ）３１と、インバータ回路３２とを有している。
ＬＰＦ３１は、その入力端子に上記ノードＮ３（トランジスタＴＮ２のドレイン）が接続され、出力端子にインバータ回路３２の入力端子が接続されている。このため、ＬＰＦ３１には、発振電圧ＯＳＣｏｕｔがトランジスタＴＮ２による増幅段で増幅された増幅信号ＶＮ３が入力される。このＬＰＦ３１は、発振電圧ＯＳＣｏｕｔに応じた増幅信号ＶＮ３の位相を上記振動周期の９０度分だけ遅延させるための回路である。このため、例えばＬＰＦ３１が抵抗及びコンデンサで形成されるＲＣローパスフィルタである場合には、それらの抵抗値及び容量値が、カットオフ周波数ｆｃ＝３２７６８［Ｈｚ］となるように５［ＭΩ］、１［ｐＦ］にそれぞれ設定される。なお、ＬＰＦ３１による信号減衰によって次段のインバータ回路３２における貫通電流が増加することを防止するために、上記抵抗値及び容量値は、上述した５［ＭΩ］、１［ｐＦ］に対して若干余裕を持たせるように、５［ＭΩ］、２［ｐＦ］にそれぞれ設定するようにしてもよい。

インバータ回路３２の高電位側の電源端子及び低電位側の電源端子には、図示は省略するが、例えば電源線ＶＤＤ，ＶＳＳがそれぞれ接続されている。インバータ回路３２は、ＬＰＦ３１の出力信号ＶＮ４を反転させた上記制御信号ＳＧ１をトランジスタＴＰ３のゲートに供給する。具体的には、インバータ回路３２は、論理閾値Ｖｔｈを基準にして出力信号ＶＮ４を論理反転させて上記制御信号ＳＧ１を生成する。ここで、トランジスタＴＰ３は、Ｈレベル（高電位側電源電圧レベル）の制御信号ＳＧ１に応答してオフし、Ｌレベル（低電位側電源電圧レベル）の制御信号ＳＧ１に応答してオフする。

本実施形態において、ＮチャネルＭＯＳトランジスタＴＮ１はトランジスタの一例、ＮチャネルＭＯＳトランジスタＴＮ２は他のトランジスタの一例、トランジスタＴＰ３はスイッチ回路の一例、発振電圧ＯＳＣｉｎは入力信号の一例、発振電圧ＯＳＣｏｕｔは出力信号の一例である。

次に、上記水晶発振回路１の動作を図２に従って説明する。
今、図２に示すように、発振電圧ＯＳＣｉｎ，ＯＳＣｏｕｔが水晶振動子１５によって決定される振動周期で振動している。時刻ｔ１において、発振電圧ＯＳＣｉｎがトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも高くなると、トランジスタＴＮ１がオンされる。その後、発振電圧ＯＳＣｉｎがトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低くなる（時刻ｔ３参照）までトランジスタＴＮ１がオンされる。この時刻ｔ１〜ｔ３の期間Ｔ１において、トランジスタＴＰ３及び制御回路３０を設けていない場合には、定電流源として機能するトランジスタＴＰ１が定電流Ｉ１を流し続けるため、トランジスタＴＮ１に流れる電流Ｉ３が発振電圧ＯＳＣｉｎの増減に応じて増減し、その電流Ｉ３がトランジスタＴＮ１を通じて電源線ＶＳＳに流れる。この期間Ｔ１ではコンデンサＣ１，Ｃ２や水晶振動子１５に電流が流れないため、上記期間Ｔ１は発振に寄与していない期間と言える。すなわち、トランジスタＴＰ３及び制御回路３０を設けていない場合には、発振に寄与しない期間Ｔ１においても定電流Ｉ１が流れ続け、電源線ＶＤＤからトランジスタＴＰ１，ＴＮ１を通じて電源線ＶＳＳに貫通電流が流れる。そして、この貫通電流によって消費電力が増大していた。なお、この期間Ｔ１における発振電圧ＯＳＣｏｕｔは高電位のピーク値から時間と共に低下している。

そこで、トランジスタＴＮ１がオンするときにトランジスタＴＰ３をオフする制御信号ＳＧ１を生成し、発振に寄与しない期間Ｔ１における定電流Ｉ１の供給を停止するようにした。詳述すると、上記期間Ｔ１において発振電圧ＯＳＣｏｕｔがトランジスタＴＮ２の閾値電圧Ｖｔｈ２よりも高い期間では、トランジスタＴＮ２がオンされるため、増幅信号ＶＮ３が低電位電源電圧レベル（Ｌレベル）になる。やがて、発振電圧ＯＳＣｏｕｔがトランジスタＴＮ２の閾値電圧Ｖｔｈ２よりも低くなると（時刻ｔ２参照）、トランジスタＴＮ２がオフされるため、増幅信号ＶＮ３が高電位電源電圧レベル（Ｈレベル）になる。このように、増幅信号ＶＮ３は、トランジスタＴＮ２の閾値電圧Ｖｔｈ２を基準にして発振電圧ＯＳＣｏｕｔをＨレベル又はＬレベルに論理反転させた電圧である。

ここで、発振電圧ＯＳＣｉｎと発振電圧ＯＳＣｏｕｔとは上記振動周期の９０度分だけ位相がずれている。具体的には、発振電圧ＯＳＣｉｎは定電流Ｉ１と同位相であるのに対し、発振電圧ＯＳＣｏｕｔは、定電流Ｉ１及びコンデンサＣ２によって生成された電圧であるため、定電流Ｉ１（発振電圧ＯＳＣｉｎ）よりも振動周期の９０度分だけ位相が遅れている。別の見方をすれば、上記期間Ｔ１はトランジスタＴＮ１のドレインに接続されたコンデンサＣ２の電荷を放電する期間であるため、発振電圧ＯＳＣｏｕｔの反転信号、つまり増幅信号ＶＮ３は定電流Ｉ１に対し約９０度の位相遅れが生じる。そこで、ＬＰＦ３１により、上記振動周期の９０度分だけ増幅信号ＶＮ３の位相を遅延させることで、ＬＰＦ３１の出力信号ＶＮ４の位相を発振電圧ＯＳＣｉｎの位相に合わせるようにした。これにより、上記期間Ｔ１においてＬレベル（具体的には、後段のインバータ回路３２の論理閾値Ｖｔｈよりも低い電圧レベル）となる出力信号ＶＮ４が生成される。そして、その出力信号ＶＮ４をインバータ回路３２で論理反転させることにより、上記期間Ｔ１にＨレベルとなる制御信号ＳＧ１が生成され、そのＨレベルの制御信号ＳＧ１によってトランジスタＴＰ３がオフされる。これにより、上記期間Ｔ１において、定電流源として機能するトランジスタＴＰ１のソースが電源線ＶＤＤから切り離されるため、トランジスタＴＰ１による定電流Ｉ１の供給が停止される。したがって、電源線ＶＤＤからトランジスタＴＰ１，ＴＮ１を通じて電源線ＶＳＳに貫通電流が流れることを抑制することができる。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）トランジスタＴＮ１がオンするときに、定電流源であるトランジスタＴＰ１のソースから電源線ＶＤＤを切り離すようにトランジスタＴＰ３をオフするようにした。これにより、トランジスタＴＮ１がオンして貫通電流が最も大きくなる可能性がある期間Ｔ１において、トランジスタＴＰ１による定電流Ｉ１の供給が停止されるため、電源線ＶＤＤからトランジスタＴＰ１，ＴＮ１を通じて電源線ＶＳＳに貫通電流が流れることを抑制することができる。したがって、消費電力を低減することができる。

（２）発振電圧ＯＳＣｏｕｔに基づいてクロック信号ＣＬＫを生成する出力回路２０と、発振電圧ＯＳＣｏｕｔに基づいて制御信号ＳＧ１を生成する制御回路３０とで、トランジスタＴＮ２及び電流源１６を含む増幅段を共用するようにした。これにより、制御回路３０を設けたことによって消費電力が増大することを好適に抑制することができる。

（第１実施形態の変形例）
なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。

・上記第１実施形態の制御回路３０において、ＬＰＦ３１の前段にインバータ回路３２を設けるようにしてもよい。すなわち、トランジスタＴＮ２のドレイン（ノードＮ３）をインバータ回路３２の入力端子に接続し、インバータ回路３２の出力端子をＬＰＦ３１の入力端子に接続するようにしてもよい。この場合には、ＬＰＦ３１の出力信号が制御信号ＳＧ１としてトランジスタＴＰ３のゲートに供給される。これにより、トランジスタＴＰ３がＬＰＦ３１の出力信号によってオン・オフ制御されるため、そのトランジスタＴＰ３のオン・オフ時にノイズが混入することを抑制でき、そのノイズに起因して発振が不安定となるという問題の発生を好適に抑制することができる。

・上記第１実施形態の制御回路３０では、１段のＬＰＦ３１によって、発振電圧ＯＳＣｏｕｔに応じた信号ＶＮ３の位相を９０度遅延させるようにした。これに限らず、例えば図３に示される制御回路３０Ａのように、複数段（ここでは、２段）のＬＰＦ３１，３３によって、発振電圧ＯＳＣｏｕｔに応じた信号ＶＮ３の位相を９０度遅延させるようにしてもよい。具体的には、上記インバータ回路３２の出力端子に２段目のＬＰＦ３３の入力端子を接続し、そのＬＰＦ３３の出力端子をトランジスタＴＰ３のゲートに接続するようにしてもよい。この場合には、ＬＰＦ３３の出力信号が制御信号ＳＧ２としてトランジスタＴＰ３のゲートに供給される。この場合のＬＰＦ３１は増幅信号ＶＮ３の位相を上記振動周期の約４５度分だけ遅延させ、ＬＰＦ３３はインバータ回路３２の出力信号の位相を振動周期の約４５度分だけ遅延させる。このため、例えばＬＰＦ３１，３３が抵抗及びコンデンサで形成されるＲＣローパスフィルタである場合には、双方のＬＰＦ３１，３３において上記抵抗の抵抗値及び上記コンデンサの容量値が、５［ＭΩ］、１［ｐＦ］にそれぞれ設定される。そして、このような２段のＬＰＦ３１，３３によって、発振電圧ＯＳＣｏｕｔに応じた信号ＶＮ３の位相が振動周期の９０度分だけ遅延される。但し、実際にはインバータ回路３２の遅延があるため、ＬＰＦ３１，３３における抵抗値及び容量値の設定は、上述した値よりも時定数が小さくなるように調整することが好ましい。

このように、ＬＰＦ３１，３３を２段構成とすることにより、１段構成の場合と比べて各ＬＰＦ３１，３３では短い遅延時間を生成すればよいため、制御信号ＳＧ２のデューティ変動に起因してＬＰＦ３１，３３における遅延時間が不安定になることを好適に抑制することができる。換言すると、複数段のＬＰＦ３１，３３によって発振電圧ＯＳＣｏｕｔに応じた信号ＶＮ３の位相を遅延させることにより、その信号ＶＮ３に対する遅延時間を精度良く制御することができる。

・上記第１実施形態では、発振電圧ＯＳＣｏｕｔに基づいてクロック信号ＣＬＫを生成する出力回路２０と、発振電圧ＯＳＣｏｕｔに基づいて制御信号ＳＧ１を生成する制御回路３０とで、トランジスタＴＮ２及び電流源１６を含む増幅段を共用するようにした。これに限らず、例えば図４に示されるように、上記トランジスタＴＮ２及び上記電流源１６を含む増幅段で増幅された増幅信号ＶＮ３を出力回路２０に入力し、ＮチャネルＭＯＳトランジスタＴＮ３及び電流源１７を含む増幅段で増幅された増幅信号を制御回路３０に入力するようにしてもよい。詳述すると、トランジスタＴＮ３は、そのソースが電源線ＶＳＳに接続され、ドレインが電流源１７の第１端子に接続され、ゲートが上記ノードＮ２に接続されている。電流源１７は、トランジスタＴＮ３に電流Ｉ４を流す。この電流源１７の第２端子には電源線ＶＤＤが接続されている。そして、これらトランジスタＴＮ３と電流源１７との間の接続点が制御回路３０内のＬＰＦ３１の入力端子に接続されている。なお、上記電流Ｉ４の電流値は、定電流Ｉ１の電流値よりも十分小さくなるように設定されている。このような回路であっても、上記第１実施形態の（１）と同様の効果を奏することができる。

・あるいは、トランジスタＴＮ２及び電流源１６を含む増幅段やトランジスタＴＮ３及び電流源１７を含む増幅段を省略するようにしてもよい。この場合の出力回路２０では、ノードＮ２を初段のインバータ回路２１の入力端子に直接接続し、複数段のインバータ回路２１〜２３の段数を適宜調整する。また、制御回路３０では、ノードＮ２をＬＰＦ３１又はインバータ回路３２の入力端子に直接接続し、インバータ回路３２の段数を適宜調整する。

・上記第１実施形態における出力回路２０は、発振電圧ＯＳＣｏｕｔからクロック信号ＣＬＫを生成するようにしたが、例えば発振電圧ＯＳＣｉｎからクロック信号ＣＬＫを生成するようにしてもよい。

・上記第１実施形態では、発振電圧ＯＳＣｏｕｔの位相を遅延させる遅延回路をＬＰＦ３１，３３に具体化したが、発振電圧ＯＳＣｏｕｔの位相を所定時間だけ遅延させることが可能であればＬＰＦ以外の遅延回路に具体化してもよい。

（第２実施形態）
以下、第２実施形態を図５及び図６に従って説明する。この実施形態の水晶発振回路１Ａは、制御回路の内部構成が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

図５に示すように、本実施形態の制御回路３０Ｂは、発振用増幅部１０の入力側の発振電圧ＯＳＣｉｎに基づいて、発振用増幅部１０内のトランジスタＴＮ１がオンするときにトランジスタＴＰ３をオフするように制御する制御信号ＳＧ３を生成する。具体的には、制御回路３０Ｂは、発振電圧ＯＳＣｉｎが所定電位以上であることを検出したときにトランジスタＴＰ３をオフする制御信号ＳＧ３を生成する。この制御回路３０Ｂは、ＮチャネルＭＯＳトランジスタＴＮ４と、電流源３５と、複数段のインバータ回路３６，３７，３８とを有している。

トランジスタＴＮ４のゲートには、上記ノードＮ１が接続されており、発振電圧ＯＳＣｉｎが供給される。また、トランジスタＴＮ４は、そのソースが電源線ＶＳＳに接続され、ドレインが電流源３５の第１端子に接続されている。このトランジスタＴＮ４は、上記発振用増幅部１０のトランジスタＴＮ１と同一の導電型のトランジスタであり、トランジスタＴＮ１と同一サイズのトランジスタである。また、トランジスタＴＮ４の閾値電圧Ｖｔｈ４は、トランジスタＴＮ１の閾値電圧Ｖｔｈ１と同一となるように設定されている。このように、トランジスタＴＮ４は、トランジスタＴＮ１のレプリカトランジスタである。なお、レプリカトランジスタには、対象のトランジスタ（ここでは、トランジスタＴＮ１）と同じ特性のトランジスタ、及び対象のトランジスタよりも閾値電圧が若干高いトランジスタも含まれる。

電流源３５は、電流Ｉ５を流す。この電流源３５の第２端子には電源線ＶＤＤが接続されている。また、電流源３５とトランジスタＴＮ４との間のノードＮ５は、インバータ回路３６の入力端子に接続されている。なお、上記電流Ｉ５の電流値は、定電流Ｉ１の電流値よりも十分に小さくなるように設定されている。また、電流Ｉ５の電流値は、例えばトランジスタＴＮ４の電気的特性（チャネル抵抗）やインバータ回路３６の論理閾値等に応じて設定されている。

インバータ回路３６の出力端子がインバータ回路３７の入力端子に接続され、そのインバータ回路３７の出力端子がインバータ回路３８の入力端子に接続されている。そして、最終段のインバータ回路３８の出力端子がトランジスタＴＰ３のゲートに接続されている。すなわち、インバータ回路３８の出力信号が上記制御信号ＳＧ３としてトランジスタＴＰ３のゲートに供給される。このように直列に接続された奇数段のインバータ回路３６〜３８の高電位側の電源端子及び低電位側の電源端子には、図示は省略するが、例えば電源線ＶＤＤ，ＶＳＳがそれぞれ接続されている。

このような制御回路３０Ｂでは、トランジスタＴＮ１のレプリカトランジスタであるトランジスタＴＮ４が発振電圧ＯＳＣｉｎに応答して導通するか否かに応じて、トランジスタＴＰ３をオン・オフ制御する制御信号ＳＧ３が生成される。具体的には、レプリカトランジスタＴＮ４が発振電圧ＯＳＣｉｎに応答してオンする場合には、トランジスタＴＰ３をオフするＨレベルの制御信号ＳＧ３が生成される。また、レプリカトランジスタＴＮ４が発振電圧ＯＳＣｉｎに応答してオフする場合には、トランジスタＴＰ３をオンするＬレベルの制御信号ＳＧ３が生成される。

次に、上記水晶発振回路１Ａの動作を図６に従って説明する。以下の説明では、トランジスタＴＮ４の閾値電圧Ｖｔｈ４がトランジスタＴＮ１の閾値電圧Ｖｔｈ１と同一である場合の動作について説明する。

今、図６に示すように、発振電圧ＯＳＣｉｎ，ＯＳＣｏｕｔが水晶振動子１５によって決定される振動周期で振動している。時刻ｔ５において、発振電圧ＯＳＣｉｎがトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも高くなると、トランジスタＴＮ１がオンされる。このとき、発振電圧ＯＳＣｉｎは、レプリカトランジスタＴＮ４の閾値電圧Ｖｔｈ４よりも高くなるため、レプリカトランジスタＴＮ４もオンされる。すると、増幅信号ＶＮ５が低電位電源電圧レベル（Ｌレベル）になるため、最終段のインバータ回路３８からＨレベルの制御信号ＳＧ３が出力される。このＨレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオフされる。これにより、定電流源であるトランジスタＴＰ１のソースから電源線ＶＤＤが切り離されるため、トランジスタＴＰ１による定電流Ｉ１の供給が停止される。

続いて、時刻ｔ６において、発振電圧ＯＳＣｉｎがトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低くなると、トランジスタＴＮ１がオフされる。このとき、発振電圧ＯＳＣｉｎはレプリカトランジスタＴＮ４の閾値電圧Ｖｔｈ４よりも低くなるため、レプリカトランジスタＴＮ４もオフされる。すると、増幅信号ＶＮ５が高電位電源電圧レベル（Ｈレベル）になるため、最終段のインバータ回路３８からＬレベルの制御信号ＳＧ３が出力される。このＬレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオンされる。

このように、本実施形態の制御回路３０Ｂでは、レプリカトランジスタＴＮ４のゲートにトランジスタＴＮ１と同じゲート電圧を供給することで、発振電圧ＯＳＣｉｎが所定電位（具体的には、トランジスタＴＮ４の閾値電圧Ｖｔｈ４）以上であるか否かを検出している。そして、制御回路３０Ｂでは、発振電圧ＯＳＣｉｎが所定電位以上になったときに、トランジスタＴＰ３をオフするＨレベルの制御信号ＳＧ３を生成している。これにより、トランジスタＴＮ１がオンするときに、定電流源として機能するトランジスタＴＰ１のソースから電源線ＶＤＤが切り離されるため、トランジスタＴＰ１による定電流Ｉ１の供給が停止される。

なお、レプリカトランジスタＴＮ４の閾値電圧Ｖｔｈ４がトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも若干高い場合には（図中の一点鎖線参照）、トランジスタＴＮ１がオンされた時刻ｔ５から微小時間経過した後にトランジスタＴＮ４がオンされる。また、この場合には、トランジスタＴＮ１がオフされる時刻ｔ６よりも微小時間だけ早くトランジスタＴＮ４がオフされる。したがって、この場合には、トランジスタＴＮ１がオンされる期間Ｔ１内において、その期間Ｔ１よりも短い期間Ｔ１ａだけトランジスタＴＰ３がオフされる。これにより、上記期間Ｔ１ａだけ貫通電流が流れることを防止することができるため、消費電力を低減することができる。

以上説明した実施形態によれば、第１実施形態の（１）、（２）の効果に加えて以下の効果を奏する。
（３）制御回路３０Ｂでは、トランジスタＴＮ１のレプリカトランジスタＴＮ４のゲートにトランジスタＴＮ１と同じゲート電圧（発振電圧ＯＳＣｉｎ）を供給することで、トランジスタＴＮ１に一定電流以上の電流Ｉ３が流れていることを検出するようにした。これにより、トランジスタＴＮ１をオン・オフする発振電圧ＯＳＣｉｎに基づいて、トランジスタＴＮ１がオンする期間Ｔ１を検出することができるため、制御信号ＳＧ３を生成するために遅延回路を設ける必要がない。これにより、制御回路３０Ｂの構成を簡素化することができ、さらに遅延回路における損失の発生を防止することができる。

（第２実施形態の変形例）
なお、上記第２実施形態は、これを適宜変更した以下の態様にて実施することもできる。

・上記第２実施形態における出力回路２０は、発振電圧ＯＳＣｏｕｔに基づいてクロック信号ＣＬＫを生成するようにしたが、例えば発振電圧ＯＳＣｉｎに基づいてクロック信号ＣＬＫを生成するようにしてもよい。さらに、例えば図７に示されるように、上記制御回路３０Ｂ内のトランジスタＴＮ４及び電流源３５によって生成される増幅信号ＶＮ５に基づいてクロック信号ＣＬＫを生成するようにしてもよい。すなわち、図７に示した出力回路２０では、ノードＮ５が初段のインバータ回路２１の入力端子に接続され、最終段のインバータ回路２３からクロック信号ＣＬＫが出力される。この場合には、図５に示したトランジスタＴＮ２及び電流源１６を省略することができるため、それらを省略した分だけ消費電力を低減することができる。

・あるいは、制御回路３０ＢにおけるトランジスタＴＮ４及び電流源３５を含む増幅段を省略するようにしてもよい。この場合の制御回路３０Ｂでは、ノードＮ１を初段のインバータ回路３６の入力端子に直接接続し、複数段のインバータ回路３６〜３８の段数が偶数段になるように調整する。

・上記第２実施形態では、制御回路３０Ｂ内のインバータ回路３６〜３８の高電位側の電源端子及び低電位側の電源端子に電源線ＶＤＤ，ＶＳＳをそれぞれ接続するようにした。これに限らず、駆動力を下げた制御信号ＳＧ３でトランジスタＴＰ３を駆動するようにインバータ回路３６〜３８の動作電圧を適宜調整するようにしてもよい。ここで、発振電圧ＯＳＣｉｎに基づいて制御信号ＳＧ３を生成する場合には、その発振電圧ＯＳＣｉｎ側（発振用増幅部１０の入力側）へのノイズの回り込みの問題が発生する恐れがある。これに対し、本変形例では、駆動力を下げた制御信号ＳＧ３でトランジスタＴＰ３を駆動するため、上記ノイズ回り込みの問題の発生を抑制することができる。

（第３実施形態）
以下、第３実施形態を図８〜図１０に従って説明する。この実施形態の水晶発振回路１Ｂは、制御回路の内部構成が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。なお、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の部材を付して示し、それら各要素についての詳細な説明は省略する。

図８に示すように、制御回路３０Ｃは、制御回路３０Ｂと同様に、発振電圧ＯＳＣｉｎが所定電位以上であることを検出したときに、トランジスタＴＰ３をオフする制御信号ＳＧ３を生成する。この制御回路３０Ｃは、比較回路４０と、複数段のインバータ回路３６，３７，３８とを有している。

比較回路４０は、発振電圧ＯＳＣｉｎと所定電位とを比較し、その比較結果に応じた信号（つまり、増幅信号ＶＮ６）を生成する。例えば、比較回路４０は、発振電圧ＯＳＣｉｎが時間の経過と共に低下する（立ち下がる）場合に、その発振電圧ＯＳＣｉｎが上記閾値電圧Ｖｔｈ１よりも高い第１の閾値以下になったときに、発振電圧ＯＳＣｏｕｔが低電位であることを示すＨレベルの増幅信号ＶＮ６を生成する。また、比較回路４０は、発振電圧ＯＳＣｉｎが時間の経過と共に上昇する（立ち上がる）場合に、その発振電圧ＯＳＣｉｎがトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低い第２の閾値以上になったときに、発振電圧ＯＳＣｉｎが高電位であることを示すＬレベルの増幅信号ＶＮ６を生成する。このような比較回路４０は、ＮチャネルＭＯＳトランジスタＴＮ５と、ＮチャネルＭＯＳトランジスタＴＮ６と、ＮチャネルＭＯＳトランジスタＴＮ７と、電流源３５とを有している。

トランジスタＴＮ５のゲートには、上記ノードＮ１が接続されており、発振電圧ＯＳＣｉｎが供給される。トランジスタＴＮ５は、そのソースが電源線ＶＳＳに接続され、ドレインが電流源３５の第１端子に接続されている。このトランジスタＴＮ５は、上記発振用増幅部１０のトランジスタＴＮ１と同一の導電型のトランジスタである。また、トランジスタＴＮ５の閾値電圧Ｖｔｈ５（図１０参照）は、トランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも高く設定されている。

トランジスタＴＮ６のゲートには、上記ノードＮ１が接続されており、発振電圧ＯＳＣｉｎが供給される。トランジスタＴＮ６のソースは、トランジスタＴＮ７を介して電源線ＶＳＳに接続されている。具体的には、トランジスタＴＮ６のソースがトランジスタＴＮ７のドレインに接続され、そのトランジスタＴＮ７のソースが電源線ＶＳＳに接続されている。そして、トランジスタＴＮ６のドレインはトランジスタＴＮ５のドレイン（ノードＮ６）に接続されている。このように、トランジスタＴＮ６は、トランジスタＴＮ５と並列に配置されている。このトランジスタＴＮ６は、上記トランジスタＴＮ１と同一の導電型のトランジスタである。トランジスタＴＮ７を介してトランジスタＴＮ５と並列に接続されている時に測定されるトランジスタＴＮ６の閾値電圧あるいはトランジスタＴＮ６が有する閾値電圧を意味するＶｔｈ６（図１０参照）は、トランジスタＴＮ５の閾値電圧Ｖｔｈ５よりも低く設定され、且つトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低く設定されている。また、トランジスタＴＮ７のゲートには、インバータ回路２１の出力信号が供給される。

電流源３５とトランジスタＴＮ５との間のノードＮ６は、インバータ回路３６の入力端子に接続されている。そして、インバータ回路３６には、ノードＮ６の電圧である増幅信号ＶＮ６（つまり、比較回路４０の出力信号）が供給される。

ところで、上記第２実施形態における制御回路３０Ｂでは、トランジスタＴＮ１のレプリカトランジスタであるトランジスタＴＮ４と電流源３５とが、発振電圧ＯＳＣｉｎと所定電位とを比較する比較回路として機能している。すなわち、制御回路３０Ｂでは、トランジスタＴＮ４及び電流源３５によって、発振電圧ＯＳＣｉｎが所定電位以上であるか否かを検出している。このような比較回路において低消費電力化を実現すると、回路遅延が大きくなり、トランジスタＴＮ１がオンしてからトランジスタＴＰ３がオフされるまでに遅延が生じるという問題がある。詳述すると、図９に示すように、発振電圧ＯＳＣｉｎがトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも高くなると、トランジスタＴＮ１がオンされる。このとき、発振電圧ＯＳＣｉｎが上記閾値電圧Ｖｔｈ１と同一電圧値である検出閾値（ここでは、トランジスタＴＮ４の閾値電圧Ｖｔｈ４）よりも高くなるため、トランジスタＴＮ４もオンされる。すると、トランジスタＴＮ４のドレイン電圧である増幅信号ＶＮ５が徐々に低下する。このとき、トランジスタＴＮ４に供給される電流Ｉ５の電流量が少ない場合には、増幅信号ＶＮ５が緩やかに低下する。そして、この低下した増幅信号ＶＮ５がインバータ回路３６の論理閾値よりも低くなると、インバータ回路３６の出力信号がＨレベルとなり、インバータ回路３８からＨレベルの制御信号ＳＧ３が出力される。このＨレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオフされる。このように、低消費電力化を実現するために比較回路への供給電流を少なくした場合には、発振電圧ＯＳＣｉｎが検出閾値よりも高くなってから、つまりトランジスタＴＮ４がオンされてから、増幅信号ＶＮ５がインバータ回路３６の論理閾値に達するまでに時間がかかる。換言すると、トランジスタＴＮ１がオンされてからトランジスタＴＰ３がオフされる（つまり、トランジスタＴＰ１による定電流Ｉ１の供給が停止される）までの間に遅延時間Ｔｄが生じる。ここで、遅延時間Ｔｄでは、トランジスタＴＰ３がオン状態であり、トランジスタＴＮ１及びトランジスタＴＰ１がオン状態である。このため、遅延時間Ｔｄでは、電源線ＶＤＤからトランジスタＴＰ３，ＴＰ１，ＴＮ１を通じて電源線ＶＳＳに向かって定電流Ｉ１（貫通電流）が流れるという問題がある（ハッチング領域参照）。ここでは、詳細な説明を省略するが、発振電圧ＯＳＣｉｎが立ち下がる際にも同様に、トランジスタＴＮ１がオフされてからトランジスタＴＰ３がオンされるまでの間に遅延が生じる。

これに対し、本実施形態の比較回路４０では、トランジスタＴＮ１よりも閾値電圧の高いトランジスタＴＮ５と、トランジスタＴＮ１よりも閾値電圧の低いトランジスタＴＮ６とを有している。そして、比較回路４０では、発振電圧ＯＳＣｉｎの立ち上がり時には、発振電圧ＯＳＣｉｎがトランジスタＴＮ６の閾値電圧Ｖｔｈ６（第２の閾値）よりも高いか否かを検出し、発振電圧ＯＳＣｉｎの立ち下がり時には、発振電圧ＯＳＣｉｎがトランジスタＴＮ５の閾値電圧Ｖｔｈ５（第１の閾値）よりも低いか否かを検出する。これにより、発振電圧ＯＳＣｉｎの立ち上がり時には、その発振電圧ＯＳＣｉｎが高電位であるか否かを検出するための検出閾値が低く設定され、発振電圧ＯＳＣｉｎの立ち下がり時には検出閾値が高く設定される。このため、発振電圧ＯＳＣｉｎの立ち上がり時には、検出閾値が閾値電圧Ｖｔｈ１と同一電圧値である場合に比べて、発振電圧ＯＳＣｉｎが検出閾値（ここでは、閾値電圧Ｖｔｈ６）に早く達することになる。これにより、増幅信号ＶＮ６の低下開始を早めることができ、トランジスタＴＮ１がオンされてからトランジスタＴＰ３がオフされるまでの遅延時間を短くすることができ、等価的にほぼ0とすることができる。同様に、発振電圧ＯＳＣｉｎの立ち下がり時には、検出閾値が閾値電圧Ｖｔｈ１と同一電圧値である場合に比べて、発振電圧ＯＳＣｉｎが検出閾値（ここでは、閾値電圧Ｖｔｈ５）に早く達することになる。これにより、増幅信号ＶＮ６の上昇開始を早めることができ、トランジスタＴＮ１がオンされてからトランジスタＴＰ３がオンされるまでの遅延時間を短くすることができ、等価的にほぼ0とすることができる。

次に、上記水晶発振回路１Ｂ（特に、制御回路３０Ｃ）の動作を図１０に従って説明する。
今、図１０に示すように、発振電圧ＯＳＣｉｎ，ＯＳＣｏｕｔが水晶振動子１５によって決定される振動周期で振動している。時刻ｔ７において、発振電圧ＯＳＣｏｕｔがトランジスタＴＮ２の閾値電圧Ｖｔｈ２よりも高くなると、トランジスタＴＮ２がオンされる。すると、ノードＮ３が電源線ＶＳＳに接続されるため、インバータ回路２１から高電位電源電圧レベル（Ｈレベル）の出力信号Ｓ１が出力される。このＨレベルの出力信号Ｓ１に応答してトランジスタＴＮ７がオンされる。これにより、トランジスタＴＮ６のソースが電源線ＶＳＳに接続され、トランジスタＴＮ６がトランジスタＴＮ５と並列に接続されることになる。このとき、発振電圧ＯＳＣｉｎは時間の経過と共に電圧値が上昇している。このように、発振電圧ＯＳＣｉｎが立ち上がる際には、低い閾値電圧Ｖｔｈ６を持つトランジスタＴＮ６が、高い閾値電圧Ｖｔｈ５を持つトランジスタＴＮ５に並列に接続される。このため、発振電圧ＯＳＣｉｎが立ち上がる際には、閾値電圧Ｖｔｈ１よりも低い閾値電圧Ｖｔｈ６が比較回路４０の検出閾値となる。

続いて、時刻ｔ８において、発振電圧ＯＳＣｉｎがトランジスタＴＮ６の閾値電圧Ｖｔｈ６よりも高くなると、トランジスタＴＮ６がオンされる。すると、トランジスタＴＮ６のドレイン電圧である増幅信号ＶＮ６が徐々に低下する。このとき、発振電圧ＯＳＣｉｎはトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低いため、トランジスタＴＮ１はオフ状態である。すなわち、発振電圧ＯＳＣｉｎが閾値電圧Ｖｔｈ１に達する前に、増幅信号ＶＮ６の低下が開始される。

その後、時刻ｔ９において、発振電圧ＯＳＣｉｎが閾値電圧Ｖｔｈ１よりも高くなると、トランジスタＴＮ１がオンされる。このとき、本例では、増幅信号ＶＮ６がインバータ回路３６の論理閾値よりも低くなり、インバータ回路３６の出力信号がＨレベルとなる。このＨレベルの出力信号に応答して、インバータ回路３８からＨレベルの制御信号ＳＧ３が出力される。そして、Ｈレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオフされる。これにより、トランジスタＴＮ１がオンされるときに、定電流源であるトランジスタＴＰ１のソースから電源線ＶＤＤが切り離されるため、トランジスタＴＰ１による定電流Ｉ１の供給が停止される。

このように、発振電圧ＯＳＣｉｎが立ち上がる際に、比較回路４０における検出閾値を低く設定することにより、増幅信号ＶＮ６の低下開始を早めることができ、制御信号ＳＧ３のＬレベルからＨレベルへの遷移タイミングを早めることができる。これにより、トランジスタＴＮ１がオンされてからＨレベルの制御信号ＳＧ３が出力されるまでの遅延時間が等価的に短縮され、実質的に0とすることができる。ここで、トランジスタＴＮ６がオンされてから制御信号ＳＧ３がＨレベルに遷移されるまでの間に遅延が生じる場合であっても、その遅延の分だけトランジスタＴＮ１のオンタイミングよりも早くトランジスタＴＮ６をオンさせることにより、図９で説明した遅延時間Ｔｄを無くすことができる。これによって、上記遅延時間Ｔｄにおける電流Ｉ３による損失を無くすことができる（ハッチング領域参照）。

換言すると、回路遅延の比較的大きい比較回路４０であっても、トランジスタＴＮ６の閾値電圧Ｖｔｈ６を調整して増幅信号ＶＮ６の低下開始のタイミングを調整することにより、当該比較回路４０の回路遅延を補償することができる。すなわち、回路遅延の比較的大きい比較回路４０であっても、トランジスタＴＮ６の閾値電圧Ｖｔｈ６を調整することにより、トランジスタＴＮ１のオンタイミングからほとんど遅延のないタイミングでトランジスタＴＰ３をオフさせることができる（つまり、トランジスタＴＰ３のオフタイミングの最適化を図ることができる）。

次いで、時刻ｔ１０において、発振電圧ＯＳＣｏｕｔがトランジスタＴＮ２の閾値電圧Ｖｔｈ２よりも低くなると、トランジスタＴＮ２がオフされる。すると、インバータ回路２１から低電位電源電圧レベル（Ｌレベル）の出力信号Ｓ１が出力される。このＬレベルの出力信号Ｓ１に応答してトランジスタＴＮ７がオフされる。これにより、トランジスタＴＮ６のソースから電源線ＶＳＳが切り離される。このとき、発振電圧ＯＳＣｉｎは時間の経過と共に電圧値が低下している。このように、発振電圧ＯＳＣｉｎが立ち下がる際には、閾値電圧Ｖｔｈ１よりも高い閾値電圧Ｖｔｈ５が比較回路４０の検出閾値になる。なお、この時点ではトランジスタＴＮ５がオンされているため、制御信号ＳＧ３がＨレベルに維持されている。

次に、時刻ｔ１１において、発振電圧ＯＳＣｉｎがトランジスタＴＮ５の閾値電圧Ｖｔｈ５よりも低くなると、トランジスタＴＮ５がオフされる。すると、トランジスタＴＮ５のドレイン電圧である増幅信号ＶＮ６が徐々に上昇する。このとき、発振電圧ＯＳＣｉｎはトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも高いため、トランジスタＴＮ１はオン状態である。すなわち、発振電圧ＯＳＣｉｎが閾値電圧Ｖｔｈ１に達する前に、増幅信号ＶＮ６の上昇が開始される。

その後、時刻ｔ１２において、発振電圧ＯＳＣｉｎが閾値電圧Ｖｔｈ１よりも低くなると、トランジスタＴＮ１がオフされる。このとき、本例では、増幅信号ＶＮ６がインバータ回路３６の論理閾値よりも高くなり、インバータ回路３６の出力信号がＬレベルとなる。このＬレベルの出力信号に応答してインバータ回路３８からＬレベルの制御信号ＳＧ３が出力され、そのＬレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオンされる。

このように、発振電圧ＯＳＣｉｎが立ち下がる際に、比較回路４０における検出閾値を高く設定することにより、増幅信号ＶＮ６の上昇開始を早めることができ、制御信号ＳＧ３のＨレベルからＬレベルへの遷移タイミングを早めることができる。これにより、トランジスタＴＮ１がオフされてからＬレベルの制御信号ＳＧ３が出力されるまでの遅延時間が等価的に短縮され、ほぼ0とすることができる。換言すると、回路遅延の比較的大きい比較回路４０であっても、トランジスタＴＮ５の閾値電圧Ｖｔｈ５を調整して増幅信号ＶＮ６の上昇開始のタイミングを調整することにより、当該比較回路４０の回路遅延を補償することができる。すなわち、回路遅延の比較的大きい比較回路４０であっても、トランジスタＴＮ５の閾値電圧Ｖｔｈ５を調整することにより、トランジスタＴＮ１のオンタイミングからほとんど遅延のないタイミングでトランジスタＴＰ３をオンさせることができる（つまり、トランジスタＴＰ３のオンタイミングの最適化を図ることができる）。

以上説明した実施形態によれば、第１実施形態の（１）、（２）及び第２実施形態の（３）の効果に加えて以下の効果を奏する。
（４）制御回路３０Ｃでは、トランジスタＴＮ１よりも閾値電圧の高いトランジスタＴＮ５と、トランジスタＴＮ１よりも閾値電圧の低いトランジスタＴＮ６とを有する比較回路４０を設けるようにした。そして、比較回路４０では、発振電圧ＯＳＣｉｎの立ち上がり時に検出閾値を低く設定し、発振電圧ＯＳＣｉｎの立ち下がり時に検出閾値を高く設定するようにした。このため、例えば発振電圧ＯＳＣｉｎの立ち上がり時には、検出閾値が閾値電圧Ｖｔｈ１と同一電圧値である場合に比べて、発振電圧ＯＳＣｉｎが検出閾値（ここでは、閾値電圧Ｖｔｈ６）に早く達することになる。これにより、増幅信号ＶＮ６の低下開始を早めることができ、トランジスタＴＮ１がオンされてからトランジスタＴＰ３がオフされるまでの遅延時間を短くすることができる。換言すると、回路遅延の比較的大きい比較回路４０であっても、トランジスタＴＮ６の閾値電圧Ｖｔｈ６を調整して増幅信号ＶＮ６の低下開始のタイミングを早めることにより、当該比較回路４０の回路遅延を補償することができる。すなわち、回路遅延の比較的大きい比較回路４０であっても、トランジスタＴＮ６の閾値電圧Ｖｔｈ６を調整することにより、トランジスタＴＮ１のオンタイミングからほとんど遅延のないタイミングでトランジスタＴＰ３をオンさせることができる。したがって、トランジスタＴＮ１がオンして貫通電流が大きくなる可能性がある期間Ｔ１において、トランジスタＴＰ１による定電流Ｉ１の供給が停止されるため、電源線ＶＤＤからトランジスタＴＰ１，ＴＮ１を通じて電源線ＶＳＳに貫通電流が流れることを抑制することができる。その結果、消費電力を低減することができる。

（５）発振電圧ＯＳＣｉｎと発振電圧ＯＳＣｏｕｔとが上記振動周期の９０度分だけ位相がずれていることを利用し、トランジスタＴＮ７をオン・オフ制御するようにした。これにより、通常のヒステリシスコンパレータとは反対の検出動作を安定して行うことができる。すなわち、発振電圧ＯＳＣｉｎの立ち上がり時に、低い閾値電圧Ｖｔｈ６を検出閾値として発振電圧ＯＳＣｉｎが高電位であるか否かを検出するとともに、発振電圧ＯＳＣｉｎの立ち下がり時に、高い閾値電圧Ｖｔｈ５を検出閾値として発振電圧ＯＳＣｉｎが低電位であるか否かを検出する動作を安定して行うことができる。

（第３実施形態の変形例）
・上記実施形態における制御回路３０Ｃの内部構成は特に限定されない。例えば、上記第３実施形態では、ＮチャネルＭＯＳトランジスタＴＮ７のゲートにインバータ回路２１の出力信号Ｓ１を供給するようにした。これに限らず、例えばトランジスタＴＮ７のゲートに発振電圧ＯＳＣｏｕｔを供給するようにしてもよい。

あるいは、図１１に示すように、トランジスタＴＮ７のゲートに、インバータ回路３７の出力信号Ｓ２を供給するようにしてもよい。ここで、出力信号Ｓ２は、出力信号Ｓ１と同様に、発振電圧ＯＳＣｉｎより位相が遅れている。このため、上記実施形態と同様に、通常のヒステリシスコンパレータとは反対の検出動作を安定して行うことができる。このように、トランジスタＴＮ７のゲートには、発振電圧ＯＳＣｉｎと上記振動周期の略９０度分だけ位相がずれている信号を供給することが好ましく、必要に応じてＴＮ７のゲートにＲ−Ｃ遅延回路を設けてもよい。

・また、上記第３実施形態では、低い閾値電圧Ｖｔｈ６を持つトランジスタＴＮ６と高い閾値電圧Ｖｔｈ５を持つトランジスタＴＮ５とを設け、トランジスタＴＮ６と直列に接続されたトランジスタＴＮ７を出力信号Ｓ１でオン・オフすることにより、比較回路４０における検出閾値を変化させるようにした。これに限らず、発振電圧ＯＳＣｉｎの立ち上がり時に検出閾値を低下させ、発振電圧ＯＳＣｉｎの立ち下がり時に検出閾値を上昇させることのできる構成であれば、比較回路４０の内部構成は特に限定されない。

例えば図１２（ａ）に示すように、比較回路の内部構成を変更してもよい。詳述すると、比較回路４０Ａは、トランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低い閾値電圧Ｖｔｈ６を持つトランジスタＴＮ６と、トランジスタＴＮ７と、抵抗Ｒ２と、電流源３５とを有している。トランジスタＴＮ６のソースは、トランジスタＴＮ７を介して電源線ＶＳＳに接続されるとともに、抵抗Ｒ２を介して電源線ＶＳＳに接続されている。トランジスタＴＮ６のゲートには発振電圧ＯＳＣｉｎが供給され、トランジスタＴＮ７のゲートには出力信号Ｓ１が供給される。そして、トランジスタＴＮ６と電流源３５との間のノードＮ６から比較回路４０Ａの出力信号である増幅信号ＶＮ６が出力される。

このような比較回路４０Ａであっても、発振電圧ＯＳＣｉｎの立ち上がり時に、Ｈレベルの出力信号Ｓ１に応答してトランジスタＴＮ７がオンされることにより、発振電圧ＯＳＣｉｎが高電位であるか否かを検出するための検出閾値が上記閾値電圧Ｖｔｈ１よりも低くなる。また、比較回路４０Ａでは、発振電圧ＯＳＣｉｎの立ち上がり時に、Ｈレベルの出力信号Ｓ１に応答してトランジスタＴＮ７がオフされることにより、検出閾値が上記立ち上がり時よりも高くなる。

・また、例えば図１２（ｂ）に示すように、比較回路の内部構成を変更してもよい。詳述すると、比較回路４０Ｂは、トランジスタＴＮ６と、トランジスタＴＮ７と、ＮチャネルＭＯＳトランジスタＴＮ８と、電流源３５とを有している。トランジスタＴＮ６のソースは、トランジスタＴＮ７を介して電源線ＶＳＳに接続されるとともに、トランジスタＴＮ８を介して電源線ＶＳＳに接続されている。トランジスタＴＮ６，ＴＮ８のゲートには発振電圧ＯＳＣｉｎが供給され、トランジスタＴＮ７のゲートには出力信号Ｓ１が供給される。そして、トランジスタＴＮ６と電流源３５との間のノードＮ６から比較回路４０Ｂの出力信号である増幅信号ＶＮ６が出力される。

比較回路４０Ｂでも同様に、発振電圧ＯＳＣｉｎの立ち上がり時にはトランジスタＴＮ７がオン動作に伴って検出閾値が低く設定され、発振電圧ＯＳＣｉｎの立ち下がり時にはトランジスタＴＮ７のオフ動作に伴って検出閾値が高く設定される。

・また、例えば図１２（ｃ）に示すように、比較回路の内部構成を変更してもよい。詳述すると、比較回路４０Ｃは、トランジスタＴＮ６と、ＰチャネルＭＯＳトランジスタＴＰ４，ＴＰ５，ＴＰ６とを有している。トランジスタＴＮ６のゲートには発振電圧ＯＳＣｉｎが供給される。また、トランジスタＴＮ６は、そのソースが電源線ＶＳＳに接続され、ドレインがトランジスタＴＰ４，ＴＰ５のドレインに接続されている。

また、トランジスタＴＰ４のソースは電源線ＶＤＤに接続されている。トランジスタＴＰ４のゲートは、図示は省略するが、例えば図８に示したトランジスタＴＰ２のゲート及びドレインに接続されている。したがって、トランジスタＴＰ４とトランジスタＴＰ２とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ４，ＴＰ２の電気的特性に応じて、トランジスタＴＰ２に流れる定電流Ｉ１ａに比例した定電流を流す。すなわち、トランジスタＴＰ４は定電流源として機能する。

トランジスタＴＰ５のソースは、トランジスタＴＰ６を介して電源線ＶＤＤに接続されている。具体的には、トランジスタＴＰ５のソースがトランジスタＴＰ６のドレインに接続され、そのトランジスタＴＰ６のソースが電源線ＶＤＤに接続されている。トランジスタＴＰ５のゲートは、図示は省略するが、例えば図８に示したトランジスタＴＰ２のゲート及びドレインに接続されている。したがって、トランジスタＴＰ５とトランジスタＴＰ２とはカレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴＰ５，ＴＰ２の電気的特性に応じて、トランジスタＴＰ２に流れる定電流Ｉ１ａに比例した定電流を流す。すなわち、トランジスタＴＰ５は定電流源として機能する。なお、トランジスタＴＰ５が流す定電流と上記トランジスタＴＰ４が流す定電流とは同一の電流値であってもよいし、異なる電流値であってもよい。

トランジスタＴＰ６のゲートには、出力信号Ｓ１が供給される。そして、トランジスタＴＮ６とトランジスタＴＰ４，ＴＰ５との間のノードＮ６から比較回路４０Ｃの出力信号である増幅信号ＶＮ６が出力される。

このような比較回路４０Ｃでは、発振電圧ＯＳＣｉｎの立ち上がり時には、Ｈレベルの出力信号Ｓ１がトランジスタＴＰ６のゲートに供給されるため、トランジスタＴＰ６がオフされ、１つの定電流源（トランジスタＴＰ４）がノードＮ６に接続される。これにより、発振電圧ＯＳＣｉｎの立ち上がり時には、トランジスタＴＮ６に流れる電流が小さい状態であり、ゲート電圧が低い状態でバランスするため、その発振電圧ＯＳＣｉｎが高電位であるか否かを検出するための検出閾値が低く設定される。また、発振電圧ＯＳＣｉｎの立ち下がり時には、Ｌレベルの出力信号Ｓ１がトランジスタＴＰ６のゲートに供給されるため、トランジスタＴＰ６がオンされ、トランジスタＴＰ５がトランジスタＴＰ４と並列に接続される。このため、２つの電流源（トランジスタＴＰ４，トランジスタＴＰ５）で生成される電流がトランジスタＴＮ６に供給される。これにより、発振電圧ＯＳＣｉｎの立ち下がり時にはトランジスタＴＮ６に流れる電流が大きい状態であり、ゲート電圧が高い状態でバランスするため、検出閾値が上記立ち上がり時よりも高く設定される。

・また、例えば図１３に示すように、比較回路の内部構成を変更してもよい。詳述すると、比較回路４０Ｄは、バッファ回路４２と、インバータ回路４３と、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）４４と、遅延回路４５，４６と、ＰチャネルＭＯＳトランジスタＴＰ７，ＴＰ８とを有している。

バッファ回路４２には、発振電圧ＯＳＣｉｎが供給される。バッファ回路４２の出力端子はＲＳ−ＦＦ回路４４のリセット端子Ｒに接続されている。バッファ回路４２は、発振電圧ＯＳＣｉｎが高電位であるか否かを検出するための検出閾値（論理閾値）がトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも低く設定されている。バッファ回路４２は、発振電圧ＯＳＣｉｎが上記論理閾値よりも高いときにＨレベル（高電位電源電圧レベル）の出力信号Ｓ３を生成し、発振電圧ＯＳＣｉｎが上記論理閾値よりも低いときにＬレベル（低電位電源電圧レベル）の出力信号Ｓ３を生成する。

インバータ回路４３には、発振電圧ＯＳＣｉｎが供給される。インバータ回路４３の出力端子はＲＳ−ＦＦ回路４４のセット端子Ｓに接続されている。インバータ回路４３は、発振電圧ＯＳＣｉｎが高電位であるか否かを検出するための検出閾値（論理閾値）がトランジスタＴＮ１の閾値電圧Ｖｔｈ１よりも高く設定されている。インバータ回路４３は、発振電圧ＯＳＣｉｎが上記論理閾値よりも高いときにＬレベル（低電位電源電圧レベル）の出力信号Ｓ４を生成し、発振電圧ＯＳＣｉｎが上記論理閾値よりも低いときにＨレベル（高電位電源電圧レベル）の出力信号Ｓ４を生成する。

ＲＳ−ＦＦ回路４４の反転出力端子ＸＱは遅延回路４５及び上記トランジスタＴＰ３のゲートに接続され、ＲＳ−ＦＦ回路４４の出力端子Ｑは遅延回路４６に接続されている。ＲＳ−ＦＦ回路４４は、Ｈレベルの出力信号Ｓ４（セット信号）に応答して、出力端子ＱからＨレベルの制御信号ＳＧ４を出力するとともに、反転出力端子ＸＱからＬレベルの制御信号ＳＧ３を出力する。ＲＳ−ＦＦ回路４４は、Ｈレベルの出力信号Ｓ３（リセット信号）に応答して、Ｌレベルの制御信号ＳＧ４を出力するとともに、Ｈレベルの制御信号ＳＧ３を出力する。

遅延回路４５は、制御信号ＳＧ３を所定時間だけ遅延させた遅延信号Ｓｄ１を生成し、その遅延信号Ｓｄ１をトランジスタＴＰ７のゲートに供給する。遅延回路４６は、制御信号ＳＧ４を所定時間だけ遅延させた遅延信号Ｓｄ２を生成し、その遅延信号Ｓｄ２をトランジスタＴＰ８のゲートに供給する。

トランジスタＴＰ７は、電源線ＶＤＤとバッファ回路４２の高電位側電源端子との間に挿入接続されている。具体的には、トランジスタＴＰ７のソースが電源線ＶＤＤに接続され、トランジスタＴＰ７のドレインがバッファ回路４２の高電位側電源端子に接続されている。そして、トランジスタＴＰ７は、遅延信号Ｓｄ１に応答してオン・オフする。

トランジスタＴＰ８は、電源線ＶＤＤとインバータ回路４３の高電位側電源端子との間に挿入接続されている。具体的には、トランジスタＴＰ８のソースが電源線ＶＤＤに接続され、トランジスタＴＰ８のドレインがインバータ回路４３の高電位側電源端子に接続されている。そして、トランジスタＴＰ８は、遅延信号Ｓｄ２に応答してオン・オフする。

このような比較回路４０Ｄでは、発振電圧ＯＳＣｉｎの立ち上がり開始時には、ＲＳ−ＦＦ回路４４からＬレベルの制御信号ＳＧ３が出力され、Ｌレベルの遅延信号Ｓｄ１に応答してトランジスタＴＰ７がオンされ、Ｈレベルの遅延信号Ｓｄ２に応答してトランジスタＴＰ８がオフされる。これにより、バッファ回路４２に高電位電源電圧が供給されるのに対し、インバータ回路４３が電源線ＶＤＤから切り離される。このため、バッファ回路４２によって発振電圧ＯＳＣｉｎが高電位であるか否かが検出される、つまり検出閾値が低く設定される。そして、発振電圧ＯＳＣｉｎがバッファ回路４２の論理閾値よりも高くなると、バッファ回路４２からＨレベルの出力信号Ｓ３（リセット信号）が出力され、ＲＳ−ＦＦ回路４４からＨレベルの制御信号ＳＧ３及びＬレベルの制御信号ＳＧ４が出力される。このＨレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオフされる。制御信号ＳＧ３がＬレベルからＨレベルに遷移してから所定時間経過後、遅延回路４５からＨレベルの遅延信号Ｓｄ１が出力され、遅延回路４６からＬレベルの遅延信号Ｓｄ２が出力される。これにより、トランジスタＴＰ７がオフされ、トランジスタＴＰ８がオンされる。このとき、上記所定時間（遅延時間）は、発振電圧ＯＳＣｉｎがバッファ回路４２の論理閾値よりも高くなってから、発振電圧ＯＳＣｉｎがインバータ回路４３の論理閾値よりも高くなるまでの時間よりも長く設定されている。これにより、発振電圧ＯＳＣｉｎの立ち上がり時に、インバータ回路４３からＨレベルの出力信号Ｓ４（セット信号）が出力されることが抑制されるため、安定して動作させることができる。

続いて、発振電圧ＯＳＣｉｎの立ち下がり時には、上述したように、Ｈレベルの遅延信号Ｓｄ１に応答してトランジスタＴＰ７がオフされ、Ｌレベルの遅延信号Ｓｄ２に応答してトランジスタＴＰ８がオンされる。これにより、インバータ回路４３に高電位電源電圧が供給されるのに対し、バッファ回路４２が電源線ＶＤＤから切り離される。このため、インバータ回路４３によって発振電圧ＯＳＣｉｎが高電位であるか否かが検出される、つまり検出閾値が高く設定される。そして、発振電圧ＯＳＣｉｎがインバータ回路４３の論理閾値よりも低くなると、インバータ回路４３からＨレベルの出力信号Ｓ４（セット信号）が出力され、ＲＳ−ＦＦ回路４４からＬレベルの制御信号ＳＧ３及びＨレベルの制御信号ＳＧ４が出力される。このＬレベルの制御信号ＳＧ３に応答してトランジスタＴＰ３がオンされる。制御信号ＳＧ３がＨレベルからＬレベルに遷移してから所定時間経過後、遅延回路４５からＬレベルの遅延信号Ｓｄ１が出力され、遅延回路４６からＨレベルの遅延信号Ｓｄ２が出力される。これにより、トランジスタＴＰ７がオンされ、トランジスタＴＰ８がオフされる。このとき、上記所定時間（遅延時間）は、発振電圧ＯＳＣｉｎがインバータ回路４３の論理閾値よりも低くなってから、発振電圧ＯＳＣｉｎがバッファ回路４２の論理閾値よりも低くなるまでの時間よりも長く設定されている。これにより、発振電圧ＯＳＣｉｎの立ち下がり時に、バッファ回路４２からＨレベルの出力信号Ｓ３（リセット信号）が出力されることが抑制されるため、安定して動作させることができる。

・上記第３実施形態の比較回路４０において以下のような制御を繰り返すようにしてもよい。詳述すると、発振電圧ＯＳＣｉｎの立ち上がり時に比較回路４０の検出閾値を低く設定し、発振電圧ＯＳＣｉｎが高電位になったことを検出してから一定時間経過後に比較回路４０の検出閾値を高く設定する。続いて、発振電圧ＯＳＣｉｎの立ち下がり時に、発振電圧ＯＳＣｉｎが低電位になったことを検出してから一定時間経過後に比較回路４０の比較回路４０の検出閾値を低く設定する。このように比較回路４０の検出閾値を可変させる制御を繰り返すようにしてもよい。

・上記第３実施形態及び上記各変形例では、比較回路４０，４０Ａ〜４０Ｄに入力信号として正弦波である発振電圧ＯＳＣｉｎ，ＯＳＣｏｕｔを供給するようにした。これに限らず、例えば比較回路４０，４０Ａ〜４０Ｄに三角波や鋸歯状波などのように立ち上がり及び立ち下がりの電圧変化が各周期で略一定の繰り返し波形を供給するようにしてもよい。例えば、比較回路４０，４０Ａ〜４０Ｄを、鋸歯状波発振器や三角波発振器を利用したＰＷＭ制御方式のＤＣ−ＤＣコンバータに適用してもよい。

・上記第３実施形態では、第１トランジスタの一例としてＮチャネルＭＯＳトランジスタＴＮ５を開示したが、例えば上記第１トランジスタとしてバイポーラトランジスタを用いてもよい。

・上記第３実施形態では、第２トランジスタの一例としてＮチャネルＭＯＳトランジスタＴＮ６を開示したが、例えば上記第２トランジスタとしてバイポーラトランジスタを用いてもよい。

・上記第３実施形態では、第３トランジスタの一例としてＮチャネルＭＯＳトランジスタＴＮ７を開示したが、例えば上記第３トランジスタとしてバイポーラトランジスタを用いてもよい。

（他の実施形態）
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態では、スイッチ回路の一例としてＰチャネルＭＯＳトランジスタＴＰ３を開示したが、ＮチャネルＭＯＳトランジスタを用いてもよい。また、スイッチ回路としてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。

・上記各実施形態では、発振用増幅部１０が有するトランジスタの一例としてＮチャネルＭＯＳトランジスタＴＮ１を開示したが、例えば上記トランジスタとしてバイポーラトランジスタを用いてもよい。

・上記第１実施形態では、増幅段が有する他のトランジスタの一例としてＮチャネルＭＯＳトランジスタＴＮ２を開示したが、例えば上記他のトランジスタとしてバイポーラトランジスタを用いてもよい。

以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
水晶振動子の振動周期に基づいて発振する水晶発振回路において、
定電流源と前記定電流源に接続されたトランジスタとを有する発振用増幅部と、
前記発振用増幅部の入力端子と出力端子との間に接続される前記水晶振動子を含む共振部と、
前記定電流源と電源との間に介在されたスイッチ回路と、
前記トランジスタがオンするときに、前記スイッチ回路をオフするように制御する制御回路と、
を有することを特徴とする水晶発振回路。
（付記２）
前記制御回路は、前記振動周期の９０度分だけ前記発振用増幅部の出力信号の位相を遅延させるようにして制御信号を生成し、
前記スイッチ回路は、前記制御信号によりオン・オフ制御されることを特徴とする付記１に記載の水晶発振回路。
（付記３）
前記制御回路は、
１段又は複数段のローパスフィルタを有し、
前記１段のローパスフィルタ、又は前記複数段のローパスフィルタのうち最終段のローパスフィルタが前記制御信号を出力することを特徴とする付記２に記載の水晶発振回路。
（付記４）
前記出力信号がゲートに供給される他のトランジスタと前記他のトランジスタのドレインに接続された電流源とを有する増幅段と、
前記増幅段で増幅された増幅信号に基づいてクロック信号を生成する出力回路と、を有し、
前記制御回路は、前記増幅信号に基づいて前記制御信号を生成することを特徴とする付記２又は３に記載の水晶発振回路。
（付記５）
前記制御回路は、前記発振用増幅部の入力信号が所定電位以上であるときに前記スイッチ回路をオフする制御信号を生成することを特徴とする付記１に記載の水晶発振回路。
（付記６）
前記制御回路は、
前記発振用増幅部の入力信号の信号レベルが低下する場合には、前記入力信号が高電位であるか否かを検出するための閾値を第１の閾値に設定し、
前記入力信号の信号レベルが上昇する際には、前記閾値を前記第１の閾値よりも低い第２の閾値に設定することを特徴とする付記４又は５に記載の水晶発振回路。
（付記７）
前記制御回路は、
前記入力信号に応答してオン・オフし、前記トランジスタよりも閾値電圧が高く設定された第１トランジスタと、
前記入力信号に応答してオン・オフし、前記第１トランジスタに並列に配置され、前記トランジスタよりも閾値電圧が低く設定された第２トランジスタと、を有し、
前記第１の閾値は前記第１トランジスタの閾値電圧であり、前記第２の閾値は前記第２トランジスタの閾値電圧であることを特徴とする付記６に記載の水晶発振回路。
（付記８）
前記制御回路は、
前記出力信号に応じた信号に応答してオン・オフし、前記第２トランジスタと直列に接続された第３トランジスタを有することを特徴とする付記７に記載の水晶発振回路。
（付記９）
前記制御回路は、前記トランジスタのレプリカトランジスタを含み、前記レプリカトランジスタが前記入力信号に応答して導通するか否かに応じて前記制御信号を生成することを特徴とする付記５に記載の水晶発振回路。
（付記１０）
前記レプリカトランジスタと、前記レプリカトランジスタのドレインに接続された電流源とを有する増幅段で増幅された増幅信号に基づいてクロック信号を生成する出力回路を有することを特徴とする付記９に記載の水晶発振回路。
（付記１１）
定電流源と前記定電流源と接続されるトランジスタとを有する発振用増幅部と、前記発振用増幅部の入力端子と出力端子との間に接続される水晶振動子を含む共振部と、前記定電流源と電源との間に介在されたスイッチ回路とを有し、前記水晶振動子の振動周期に基づいて発振する水晶発振回路の制御方法であって、
前記トランジスタがオンするときに、前記スイッチ回路をオフするように制御することを特徴とする水晶発振回路の制御方法。

１，１Ａ，１Ｂ 水晶発振回路
１０ 発振用増幅部
１１ 定電流源
１２ 電流制御回路
１５ 水晶振動子
２０ 出力回路
１６，１７，３５ 電流源
３０，３０Ａ，３０Ｂ，３０Ｃ 制御回路
３１，３３ ＬＰＦ
４０，４０Ａ〜４０Ｄ 比較回路
ＴＰ１ ＰチャネルＭＯＳトランジスタ
ＴＰ３ ＰチャネルＭＯＳトランジスタ（スイッチ回路）
ＴＰ４ ＰチャネルＭＯＳトランジスタ
ＴＰ５ ＰチャネルＭＯＳトランジスタ
ＴＰ６ ＰチャネルＭＯＳトランジスタ
ＴＮ１ ＮチャネルＭＯＳトランジスタ（トランジスタ）
ＴＮ２ ＮチャネルＭＯＳトランジスタ（他のトランジスタ）
ＴＮ４ ＮチャネルＭＯＳトランジスタ（レプリカトランジスタ）
ＴＮ５ ＮチャネルＭＯＳトランジスタ（第１トランジスタ）
ＴＮ６ ＮチャネルＭＯＳトランジスタ（第２トランジスタ）
ＴＮ７ ＮチャネルＭＯＳトランジスタ（第３トランジスタ）
ＴＮ８ ＮチャネルＭＯＳトランジスタ
Ｃ１，Ｃ２ コンデンサ（共振部）
ＯＳＣｉｎ 発振電圧（入力信号）
ＯＳＣｏｕｔ 発振電圧（出力信号）
ＶＮ３，ＶＮ５ 増幅信号
Ｉ１ 定電流
ＳＧ１，ＳＧ２，ＳＧ３ 制御信号
Ｎ１ ノード（入力端子）
Ｎ２ ノード（出力端子）

Claims (10)

1. 水晶振動子の振動周期に基づいて発振する水晶発振回路において、
   定電流源と前記定電流源に接続されたトランジスタとを有する発振用増幅部と、
   前記発振用増幅部の入力端子と出力端子との間に接続される前記水晶振動子を含む共振部と、
   前記定電流源と電源との間に介在されたスイッチ回路と、
   前記トランジスタがオンするときに、前記スイッチ回路をオフするように制御する制御回路と、
   を有することを特徴とする水晶発振回路。
2. 前記制御回路は、前記振動周期の９０度分だけ前記発振用増幅部の出力信号の位相を遅延させるようにして制御信号を生成し、
   前記スイッチ回路は、前記制御信号によりオン・オフ制御されることを特徴とする請求項１に記載の水晶発振回路。
3. 前記制御回路は、
   １段又は複数段のローパスフィルタを有し、
   前記１段のローパスフィルタ、又は前記複数段のローパスフィルタのうち最終段のローパスフィルタが前記制御信号を出力することを特徴とする請求項２に記載の水晶発振回路。
4. 前記出力信号がゲートに供給される他のトランジスタと前記他のトランジスタのドレインに接続された電流源とを有する増幅段と、
   前記増幅段で増幅された増幅信号に基づいてクロック信号を生成する出力回路と、を有し、
   前記制御回路は、前記増幅信号に基づいて前記制御信号を生成することを特徴とする請求項２又は３に記載の水晶発振回路。
5. 前記制御回路は、前記発振用増幅部の入力信号が所定電位以上であるときに前記スイッチ回路をオフする制御信号を生成することを特徴とする請求項１に記載の水晶発振回路。
6. 前記制御回路は、
   前記発振用増幅部の入力信号の信号レベルが低下する場合には、前記入力信号が高電位であるか否かを検出するための閾値を第１の閾値に設定し、
   前記入力信号の信号レベルが上昇する際には、前記閾値を前記第１の閾値よりも低い第２の閾値に設定することを特徴とする請求項４又は５に記載の水晶発振回路。
7. 前記制御回路は、
   前記入力信号に応答してオン・オフし、前記トランジスタよりも閾値電圧が高く設定された第１トランジスタと、
   前記入力信号に応答してオン・オフし、前記第１トランジスタに並列に配置され、前記トランジスタよりも閾値電圧が低く設定された第２トランジスタと、を有し、
   前記第１の閾値は前記第１トランジスタの閾値電圧であり、前記第２の閾値は前記第２トランジスタの閾値電圧であることを特徴とする請求項６に記載の水晶発振回路。
8. 前記制御回路は、
   前記出力信号に応じた信号に応答してオン・オフし、前記第２トランジスタと直列に接続された第３トランジスタを有することを特徴とする請求項７に記載の水晶発振回路。
9. 前記制御回路は、前記トランジスタのレプリカトランジスタを含み、前記レプリカトランジスタが前記入力信号に応答して導通するか否かに応じて前記制御信号を生成することを特徴とする請求項５に記載の水晶発振回路。
10. 定電流源と前記定電流源と接続されるトランジスタとを有する発振用増幅部と、前記発振用増幅部の入力端子と出力端子との間に接続される水晶振動子を含む共振部と、前記定電流源と電源との間に介在されたスイッチ回路とを有し、前記水晶振動子の振動周期に基づいて発振する水晶発振回路の制御方法であって、
    前記トランジスタがオンするときに、前記スイッチ回路をオフするように制御することを特徴とする水晶発振回路の制御方法。