KR100605452B1

KR100605452B1 - 발진 검지 회로

Info

Publication number: KR100605452B1
Application number: KR1020030019131A
Authority: KR
Inventors: 세키모토야스히코
Original assignee: 야마하 가부시키가이샤
Priority date: 2002-03-27
Filing date: 2003-03-27
Publication date: 2006-07-28
Also published as: JP2003283312A; JP3937888B2; TWI229502B; US6943634B2; KR20030078031A; TW200306708A; US20030184391A1

Abstract

본 발명의 발진 검지 회로는, 발진 회로의 출력 신호에 응답하여 개폐되도록 제어되는 스위치(SW1; SW2)를 통해 직렬로 접속되는, 콘덴서(C1; C2)를 충전시키기 위한 제1 전류원(IS11; IS12)과 이 콘덴서를 방전시키기 위한 제2 전류원(IS12; IS22)을 포함하는 적어도 하나의 회로계에 의해 구성되는데, 제1 전류원의 전류값은 제2 전류원보다 크다. 여기서, 제1과 제2 전류원의 접속점(P1; P2)에 나타나는 신호(TRIU; TRID)는 발진 모드에서 레벨이 주기적으로 변화되는 발진 신호에 응답하여 스위치가 온과 오프가 반복됨에 따라 적분된다. 슈미트 트리거(ST1; ST2)가 배치되어 제1과 제2 전류원 사이의 접속점의 신호에 근거하여 검지 신호(OSCSTP)를 생성한다.

Description

발진 검지 회로{OSCILLATION DETECTION CIRCUIT}

도 1은 본 발명의 제1 실시예에 의한 발진 검지 회로의 구성을 도시하는 회로도,

도 2a는 발진 모드에서 레벨이 주기적으로 변화되는 발진 회로의 출력 신호(NCKM)를 도시하는 도면,

도 2b는 발진 모드에서 레벨이 서서히 저하되는 신호(TRID)의 변동을 도시하는 도면,

도 2c는 발진 모드에서 레벨이 서서히 증가되는 신호(TRIU)의 변동을 도시하는 도면,

도 2d는 도 1의 발진 검지 회로에 의해 생성되는 검지 신호(OSCSTP)를 도시하는 도면,

도 3은 본 발명의 제2 실시예에 의한 발진 검지 회로의 구성을 도시하는 회로도,

도 4a는 도 3에 도시된 AND 회로로부터 출력되는 검지 신호(OSCSTP)를 도시하는 도면,

도 4b는 검지 신호(OSCSTP)에 근거하여 생성되는 신호(OSCDLY)의 변동을 도시하는 도면,

도 4c는 신호(OSCDLY)를 반전시킴으로써 생성되는 지연 신호(OSCDLYN)를 도시하는 도면,

도 4d는 신호(OSCDLY 및 OSCDLYN)에 근거하여 생성되는 신호(HLDN)를 도시하는 도면,

도 4e는 신호(HLDN)를 반전시킴으로써 생성되는 신호(HLDP)를 도시하는 도면,

도 5는 발진 검지 회로가 채용된 D급 증폭기를 도시하는 블록도,

도 6은 발진 검지 회로가 채용된 처리 회로를 도시하는 블록도,

도 7a는 지연 회로를 사용하여 발진을 검지하기 위한 발진 검지 회로의 구성을 도시하는 회로도,

도 7b는 발진 회로의 출력 신호에 대응하는 입력 신호(IN)를 도시하는 도면,

도 7c는 입력 신호(IN)를 반전시켜 지연시킴으로써 생성되는 지연 신호(INB)를 도시하는 도면,

도 7d는 기준 전압(REF)과 비교되는 출력 신호(O)의 레벨의 변동을 도시하는 도면,

도 7e는 비교 회로의 출력 신호(OUT)를 도시하는 도면,

도 8a는 지연 회로를 사용하지 않고 발진을 검지하기 위한 발진 검지 회로의 구성을 도시하는 회로도,

도 8b는 발진 회로의 출력 신호에 대응하는 입력 신호(IN)를 도시하는 도면,

도 8c는 논리 동작 OR이 행해지는 신호(INA)의 변동을 도시하는 도면,

도 8d는 논리 동작 OR이 행해지는 신호(INB)의 변동을 도시하는 도면,

도 8e는 논리 동작 OR의 출력을 도시하는 도면,

도 9a는 콘덴서의 방전값이 충전값과 동일한 도 7a의 발진 검지 회로에 가해지는 입력 신호(IN)의 예를 도시하는 도면,

도 9b는 도 9a의 입력 신호(IN)에 근거하여 생성되는 지연 신호(INB)를 도시하는 도면,

도 9c는 도 9a와 도 9b에 도시된 입력 신호(IN)와 지연 신호(INB)를 수신하는 배타적 논리합 회로로부터 출력되는 신호(O)의 변동을 도시하는 도면,

도 9d는 콘덴서의 방전값이 충전값보다 작은 도 7a의 발진 검지 회로에 가해지는 입력 신호(IN)의 예를 도시하는 도면,

도 9e는 도 9d의 입력 신호(IN)에 근거하여 생성되는 지연 신호(INB)를 도시하는 도면,

도 9f는 도 9d와 도 9e에 도시된 입력 신호(IN)와 지연 신호(INB)를 수신하는 배타적 논리합 회로로부터 출력되는 신호(O)의 변동을 도시하는 도면,

도 9g는 콘덴서의 방전값이 충전값보다 큰 도 7a의 발진 검지 회로에 가해지는 입력 신호(IN)의 예를 도시하는 도면,

도 9h는 도 9g의 입력 신호(IN)에 근거하여 생성되는 지연 신호(INB)를 도시하는 도면,

도 9i는 도 9g와 도 9h에 도시된 입력 신호(IN)와 지연 신호(INB)를 수신하는 배타적 논리합 회로로부터 출력되는 신호(O)의 변동을 도시하는 도면이다.

〈도면의 주요부분에 대한 부호의 설명〉

IS11, IS12, IS21, IS22, IS3 : 전류원

SW1, SW2, SW12, SW21, SW31, SW32 : 스위치

C1, C2, C3 : 콘덴서

ST1, ST2 : 슈미트 트리거

AN : AND 회로

IV1, IV2, IV3 : 인버터

NA : NAND 회로

본 발명은, 수정 발진기 등의 발진 회로의 발진을 검지하기 위한 발진 검지 회로에 관한 것으로, 특히 발진 회로의 회로 상수의 불균일과 변동에 기인한 오동작을 방지하기 위한 발진 검지 회로에 관한 것이다.

종래에, 전자 기기에 발진 회로가 설치되어 발진 신호를 생성하고, 이것에 근거하여 전자 회로가 동작한다. 발진 회로의 출력 신호를 입력하는 회로계의 동작을 보장하기 위해서, 발진 회로가 발진 상태에 있는지 아닌지를 파악할 필요가 있다. 따라서, 종래에 발진 검지 회로가 사용되며, 지연 회로를 사용하는 발진 검지 회로의 각종 예는, 예를 들면, 일본국 특개평 10-190413호 공보, 일본국 특개 2000-122749호 공보, 및 일본국 특개 2002-043906호 공보에 개시되어 있다.

이제, 도 7a 내지 도 7e를 참조하여 지연 회로를 사용하는 발진 검지 회로의 구성과 동작이 설명된다. 도 7a는 종래에 알려진 발진 검지 회로의 구성을 도시하는데, 입력 신호(IN)는, 발진 회로(도시되지 않음)의 출력 신호에 해당하고, 인버터(IV) 및 지연 회로(DL)를 통해 배타적 논리합 회로(EO)의 제1 입력 단자에 공급되고 배타적 논리합 회로(EO)의 제2 입력 단자에도 직접 공급된다. 배타적 논리합 회로(EO)의 출력 단자는 콘덴서(CP)를 통해 접지되고 배타적 논리합 회로(EO)의 출력 단자의 전위(또는 전압)“O ”과 기준 전압(REF) 사이를 비교하는 비교 회로(CM)에도 접속됨으로써, 출력 신호(OUT)를 생성한다. 즉, 전위(O)가 기준 전압(REF)보다 낮게 되면, 출력 신호(OUT)는 하이가 된다.

다음에, 도 7a 내지 도 7e를 참조하여 발진 검지 회로의 동작 전체가 설명된다. 발진을 개시하기 전에, 입력 신호(IN)가 하이 레벨 또는 로우 레벨로 고정되는데, 배타적 논리합 회로(EO)는, 입력 신호(IN) 이외에, 지연 회로(DL)에 의해 입력 신호(IN)로부터 지연되는 지연 신호(INB)를 수신한다. 이 경우, 하이 레벨 또는 로우 레벨인 입력 신호(IN)의 레벨에 상관없이, 입력 신호(IN)와 지연 신호(INB)의 레벨은 서로 다르다. 즉, 배타적 논리합 회로(EO)의 출력 신호(O)는 하이 레벨로 고정되어, 콘덴서(CP)가 충전되고 있다. 따라서, 비교 회로(CM)는 이러한 하이 레벨 출력 신호(O)를 수신하여 로우 레벨 출력 신호(OUT)를 생성한다.

전술한 초기 상태에서 발진이 개시되어, 레벨이 주기적으로 변화되는 발진 신호가 입력 신호(IN)로서 가해지면, 인버터(IV)에 의해 반전된 다음에 지연 회로(DL)에서 소정 지연 시간만큼 지연되고, 이것에 의해 지연 신호(INB)를 출력한 다. 이 경우, 입력 신호(IN)와 지연 신호(INB) 모두의 레벨이 일치하는 제1 기간과 입력 신호(IN)와 지연 신호(INB)의 레벨이 서로 다른 제2 기간이 교대로 출현한다. 즉, 입력 신호(IN)와 지연 신호(INB)를 수신하는 배타적 논리합 회로(EO)는 제1 기간에서 로우 레벨로 설정되고 제2 기간에서 하이 레벨로 설정되는 출력 신호(O)를 생성한다. 이 때문에, 발진 회로가 발진 상태에 있으면, 콘덴서(CP)에 대해 충전과 방전이 교대로 영향을 미치게 된다.

방전값이 충전값을 상회하면, 콘덴서(CP)가 외관상 방전 상태로 관찰되어,발진이 개시되기 전에 성립된 전술한 레벨과 다르게 배타적 논리합 회로(EO)의 출력 신호(O)가 로우 레벨이 된다. 따라서, 이러한 배타적 논리합 회로(EO)의 로우 레벨 출력 신호(O)를 검지함으로서, 발진 회로가 발진 상태(또는 발진 모드)에 있는지 아닌지를 파악할 수 있다. 즉, 미리 지연 회로(DL)의 지연 시간을 적절히 조정함으로써, 발진 모드에서 방전값이 충전값을 상회하도록 입력 신호(IN)와 지연 신호(INB)간에 소정의 타이밍 관계가 성립된다.

비교 회로(CM)는, 출력 신호(O)의 레벨과 기준 전압(REF)을 비교하여, 출력 신호(O)의 레벨이 기준 전압(REF)보다 낮게 되면, 하이 레벨의 출력 신호(OUT)를 생성하고, 이것에 근거하여 발진 모드가 검지된다.

이후, 발진이 정지되어 입력 신호(IN)가 예를 들면 로우 레벨로 고정되면, 지연 회로(DL)로부터 출력되는 지연 신호(INB)는 하이 레벨로 고정된다. 즉, 입력 신호(IN)와 지연 신호(INB)의 레벨이 일치하지 않는 불일치 상태가 출현한다. 이러한 불일치 상태에서는, 입력 신호(IN)와 지연 신호(INB)를 수신하는 배타적 논리 합 회로(EO)는 콘덴서(CP)를 충전함으로써, 하이 레벨의 출력 신호(O)를 생성한다. 출력 신호(O)의 레벨이 기준 전압(REF)을 상회하면, 비교 회로(CM)는 하이 레벨의 출력 신호(OUT)를 생성하고, 이것에 근거하여 발진 정지 모드가 검지된다.

전술한 도 7a의 발진 검지 회로에서, 콘덴서(CP)는 지연 회로(DL)를 사용하여 방전 상태가 된다. 물론, 콘덴서를 방전 상태가 되게 하는데에 항상 지연 회로를 사용하는 것이 필요한 것은 아니다. 즉, 일본국 특개평 11-220330호 공보 및 일본국 특개 2001-326565호 공보에, 지연 회로를 사용하지 않는 콘덴서의 방전 상태하에서 발진이 검지되는 발진 검지 회로의 다른 예가 개시되어 있다.

다음에, 도 8a 내지 도 8e를 참조하여 지연 회로를 사용하지 않는 콘덴서의 방전 상태하에서 발진을 검지하기 위한 전술한 발진 검지 회로의 예가 설명된다. 도 8a는, 발진 회로(도시되지 않음)의 출력 신호에 대응하는 입력 신호가, 저항기(RA)와 콘덴서(CA)로 구성되는 적분 회로와 인버터(IVA)를 통해 신호(INA)로서 논리 회로(OR)의 제1 입력 단자로 공급되고, 또한 저항기(RB)와 콘덴서(CB)로 구성되는 적분 회로와 인버터(IVB 및 IVC)로 구성되는 버퍼 회로를 통해 신호(INB)로서 논리 회로(OR)의 제2 입력 단자로 공급되는 발진 검지 회로의 구성을 도시한다. 인버터(IVB와 IVC)의 각각은, 상이한 극성의 한 쌍의 MOS(Metal-Oxide Semiconductor) 트랜지스터, 즉, 로우 레벨을 출력하기 위한 NMOS 트랜지스터와 하이 레벨을 출력하기 위한 PMOS 트랜지스터로 구성되어도 되는데, NMOS 트랜지스터의 온 저항이 PMOS 트랜지스터의 온 저항보다 작게 설정된다.

다음에, 도 8b 내지 도 8e를 참조하여 도 8a의 발진 검지 회로의 동작이 설 명된다.

발진이 개시되기 전에, 입력 신호(IN)의 레벨에 응답하여 신호(INA)와 신호(INB) 중 어느 하나가 하이 레벨로 고정되고, 다른 하나가 로우 레벨로 고정된다. 따라서, 신호(INA 와 INB)를 입력하는 논리합 회로(OR)는 하이 레벨을 갖는 출력 신호(OUT)를 생성한다. 발진이 개시되기 전에, 입력 신호(IN)가 로우 레벨에 있어, 신호(INA)는 하이이고, 신호(INB)는 로우이다.

전술한 초기 상태에서 발진이 개시되면, 입력 신호(IN)는 그 레벨을 주기적으로 변화시키고(도 8b 참조), 인버터(IVA)는 입력 신호(IN)와 비교해서 레벨이 반전되는 반전 신호를 생성한다. 그 다음 이 반전 신호는 저항기(RA) 및 콘덴서(CA)로 구성되는 적분 회로에서 적분된다. 전술한 바와 같이, 인버터(IVA)는 상이한 극성의 한 쌍의 MOS 트랜지스터로 구성되는데, 로우 레벨을 출력하는 한쪽의 트랜지스터의 온 저항이 다른쪽의 트랜지스터의 온 저항보다 작게 설정되고, 따라서, 신호(INA)의 상승이 급격히 되고 신호(INA)의 감소(또는 하강)가 완만하게 된다. 이 때문에, 최초 하이 레벨로 설정된 신호(INA)는 그 레벨이 반복적으로 상승과 하강을 행하여, 로우 레벨로 서서히 감소될 것이다(도 8c 참조).

입력 신호(IN)에 의존하는 인버터(IVA)의 출력 신호는 저항기(RB) 및 콘덴서(CB)로 구성되는 적분 회로에서 적분됨으로써 신호(INB)를 생성한다. 전술한 바와 같이, 인버터(IVC)는 상이한 극성의 한 쌍의 MOS 트랜지스터로 구성되는데, 로우 레벨을 출력하는 한쪽의 트랜지스터의 온 저항이 다른쪽의 트랜지스터의 온 저항보다 작게 설정되고, 따라서, 신호(INB)의 상승이 급격히 되고 신호(INB)의 감소(또는 하강)가 완만하게 된다. 이 때문에, 신호(INB)는, 그 레벨이 반복적으로 상승과 하강을 하면서 실질적으로 로우 레벨로 유지될 수 있다.

전술한 도 8a의 발진 검지 회로에 의하면, 발진 회로가 발진을 개시한 후에, 신호(INA 및 INB) 모두는 실질적으로 로우 레벨에 있어, 논리합 회로(OR)가 로우 레벨의 출력 신호(OUT)를 생성한다. 이후, 발진이 정지되어 입력 신호가 예를 들어 하이 레벨로 고정되면, 신호(INA)가 로우 레벨로 고정되고 신호(INB)가 하이 레벨로 고정되어, 논리합 회로(OR)는 하이 레벨의 출력 신호(OUT)를 생성한다. 요약하면, 논리합 회로(OR)의 출력 신호(OUT)는, 발진 회로가 지속적으로 발진을 수행하는 발진 모드중에는 로우 레벨로 유지된다. 따라서, 출력 신호(OUT)의 레벨에 응답하여 발진을 검지할 수 있다.

도 7a의 발진 검지 회로에서는, 지연 회로(DL)의 지연 시간을 적절히 설정하고, 신호의 상승 시간과 하강 시간을 결정하는 시정수(time constant)의 분포를 소정의 범위 내로 감소시키는 것이 필요하다. 그렇지 않으면, 발진 검지 회로는 발진 검지시 문제가 생겨, 회로 제조시 수율을 감소시킨다.

전술한 문제는 도 9a 내지 도 9i를 참조하여 보다 상세히 설명되는데, 각 기간(TA)은 신호(IN)와 신호(INB)의 레벨이 서로 일치하여, 콘덴서(CP)가 방전되는 일치 상태를 나타내고, 각 기간(TB)은 신호(IN)와 신호(INB)의 레벨이 서로 일치하지 않아, 콘덴서(CP)가 충전되는 불일치 상태를 나타낸다. 도 9a 내지 도 9c는 양 기간(TA과 TB)이 서로 동일한 예를 나타내는데, 콘덴서(CP)의 충전값과 방전값은 서로 동일하다. 이 예에서는, 배타적 논리합 회로(EO)로부터 출력되는 신호(O)의 레벨의 평균값이 안정화되고 소스 전압과 그라운드 전압간의 중간값으로 설정되어, 이 신호(O)가 로우 레벨로 설정되지 않아, 발진 검지가 불가능하게 된다. 도 9d 내지 도 9f는 기간(TA)이 기간(TB)보다 짧은 예를 도시하는데, 콘덴서(CP)의 방전값이 충전값보다 작다. 이 예에서는, 신호(O)가 하이 레벨로 유지되고 로우 레벨로 저하되지 않아, 발진 검지가 또한 불가능하게 된다.

도 9g 내지 도 9i는 기간(TA)이 기간(TB)보다 긴 예를 도시하는데, 방전값이 충전값보다 크다. 따라서, 발진 회로의 발진 모드가 진행하는 동안에, 신호(O)가 로우 레벨로 서서히 저하되어, 발진 검지가 가능하게 된다.

전술한 바와 같이, 발진 검지의 동작성은 콘덴서(CP)의 방전값과 충전값 사이의 관계에 크게 의존하고, 이것에 의해, 지연 회로(DL)의 지연 시간, 및 신호(O)의 상승 시간과 하강 시간을 결정하기 위한 시정수 등의 각종 요소에 의존한다. 따라서, 이들 요소를 적절히 조정할 필요가 있다.

그러나, 지연 회로(DL)의 지연 시간이 크게 변동되거나 또는 배타적 논리합 회로(EO)를 구성하는 트랜지스터의 온 저항의 불균일에 기인하여 시정수가 크게 변동되면, 방전값이 충전값을 상회하지 못하는 바람직하지 못한 상황이 발생할 수 있다. 이것에 의해, 발진 검지가 불가능하게 되어, 회로 제조시 수율을 저하시킨다.

전술한 도 8a의 발진 검지 회로는, 인버터(INA 내지 INC)를 구성하는 트랜지스터의 온 저항의 예기치 않은 불균일에 기인하여 신호(INA 및 INB) 모두가 동시에 로우 레벨에 있지 못하는, 즉, 신호(INA와 INB) 중 어느 하나가 예기치 않게 하이 레벨에 있을 수 있다는 유사한 문제를 가질 수 있다. 이것에 의해, 발진 검지가 불가능하게 된다.

본 발명의 목적은, 트랜지스터 특성의 불균일에 의한 악영향을 받지 않고 안정적으로 발진 회로의 발진 모드를 검지할 수 있는 발진 검지 회로를 제공하는 것이다.

본 발명의 발진 검지 회로는, 발진 회로의 출력 신호(또는 발진 신호)에 응답하여 개폐되도록 제어되는 스위치를 통해 직렬로 접속되는, 콘덴서를 충전시키기 위한 제1 전류원과, 이 콘덴서를 방전시키기 위한 제2 전류원을 포함하는 적어도 하나의 회로계로 구성되는데, 제1 전류원의 전류값은 제2 전류원보다 크다. 여기서, 제1과 제2 전류원의 접속점에 나타나는 신호는 발진 모드에서 레벨이 주기적으로 변화되는 발진 신호에 응답하여 스위치가 온과 오프를 반복함에 따라 적분된다. 슈미트 트리거(Schmitt trigger)가 배치되어 제1 전류원과 제2 전류원 사이의 접속점의 신호에 근거하여 바이너리 신호를 생성한다. 발진 모드에서 하나의 신호가 서서히 증가되고 다른 신호가 서서히 저하되도록 2종류의 회로계가 배치되면, 이들 신호가 슈미트 회로에 각각 공급되어 바이너리 신호를 생성하고, 이것에 근거하여 발진 모드 또는 비발진 모드를 나타내는 검지 신호가 AND 동작을 통해 생성된다.

상기에 있어서, 필요에 따라 제1 전류원 또는 제2 전류원을 일시적으로 동작 불가능하게 하기 위한 전류 차단 회로를 추가로 배치할 수 있고, 이것에 의해 접속점의 신호에 포함된 리플(ripple)을 완전히 제거함으로써, 검지 신호에서 글리치(glitch)의 발생을 방지할 수 있다.

첨부 도면을 참조하여 예로서 본 발명을 보다 상세히 설명한다.

1. 제1 실시예

도 1은 본 발명의 제1 실시예에 의한 발진 검지 회로의 구성을 도시한다. 즉, 도 1의 발진 검지 회로(100)는 발진 회로(도시되지 않음)의 발진(또는 발진 모드)을 검지하도록 설계되는데, 온과 오프가 행해지는 비교적 큰 전류를 발진 신호에 근거하여 생성하는 전류원에 의해 하나의 콘덴서가 충전 및 방전이 반복되면서, 다른 콘덴서가 비교적 작은 전류를 생성하는 전류원에 의해 충전 및 방전이 반복된다.

도 1에서, 전압원(또는 공급 전압)(VDD)과 그라운드 전위(VSS) 사이에 전류원(IS11)과 전류원(IS12)이 직렬로 접속되는데, 이들의 전류값은 서로 다르다. 즉, 전류원(IS11)의 전류값이 전류원(IS12)의 전류값보다 크게 설정되어 있다. 이러한 전류원(IS11과 IS12)의 전류값들 간의 관계를 만족하면서, 전류원(IS11과 IS12)의 전류값들 사이에 소정 비율이 설정된다. 예를 들면, 전류원(IS11)의 전류값은 18 마이크로-암페어(㎂) 정도로 설정되고, 전류원(IS12)의 전류값은 3 마이크로-암페어(㎂) 정도로 설정된다. 콘덴서(C1)의 한쪽 전극은 그라운드 전위(VSS)에 접속되고, 다른쪽의 전극은 전류원(IS11과 IS12) 사이의 접속점(P1)에 접속된다. 이 콘덴서(C1)는 적분기로서 기능한다. 물론, 콘덴서(C1)가 접속점(P1)과 전압원(VDD) 사이에 접속될 수 있다. 즉, 콘덴서(C1)의 한쪽 단자는 전압원(VDD) 또는 그라운드 전위(VSS)에 선택적으로 접속될 수 있다.

전류원(IS11)과 접속점(P1) 사이에 스위치(SW1)가 삽입되는데, 이것은 발진 회로(도시되지 않음)의 출력 신호(또는 발진 신호)(NCKM)에 근거하여 개폐 동작한다. 발진 모드에서, 전류원(IS11)은 발진 회로의 발진 신호(NCKM)에 근거하여 그 전류(I11)의 온 또는 오프한다. 또한, 접속점(P1)에는 파형 정형 회로로서 기능하는 슈미트 트리거(ST1)가 접속되어, 콘덴서(C1)에 의해 생성되는 적분 신호가 파형 정형되어 바이너리 신호를 생성한다.

전류원(IS11, IS12), 콘덴서(C1), 스위치(SW1), 및 슈미트 트리거(ST1)로 구성되는 전술한 회로계 이외에, 전류원(IS21, IS22), 콘덴서(C2), 스위치(SW2), 및 슈미트 트리거(ST2)로 구성되는 다른 “상보”회로계가 배치되어 있다. 구체적으로, 전압원(VDD)과 그라운드 전위(VSS) 사이에는 전류원(IS21과 IS22)이 직렬로 접속되어 있다. 적분기로서 기능하는 콘덴서(C2)의 한쪽 단자는 그라운드 전위(VSS)에 접속되고, 다른쪽 단자는 전류원(IS21과 IS22) 사이의 접속점(P2)에 접속된다. 여기서, 전류원(IS21 및 IS22)의 전류값들은 크게 서로 다른데, 전류원(IS22)의 전류값이 전류원(IS21)의 전류값보다 충분히 크게 설정되어 있다. 예를 들면, 전류원(IS22)의 전류값은 18 ㎂ 정도로 설정되고, 전류원(IS21)의 전류값은 3 ㎂ 정도로 설정된다.

전류원(IS21)과 접속점(P2) 사이(전류원(IS22)의 전류 경로 상)에 스위치(SW2)가 삽입된다. 이 스위치(SW2)는, 전술한 스위치(SW1)에 상보적으로 동작하는데, 발진 회로의 출력 신호(NCKM)에 근거하여 개폐 동작한다. 본 실시예에서는, 출력 신호(NCKM)가 로우일 때, 스위치(SW1)가 닫히게 되고 스위치(SW2)가 열 리게 된다. 출력 신호(NCKM)가 하이일 때, 스위치(SW1)가 열리게 되고 스위치(SW2)가 닫히게 된다. 접속점(P1)에는 파형 정형 회로로서 기능하는 슈미트 트리거(ST2)가 접속되는데, 슈미트 트리거(ST2)는 전술한 슈미트 트리거(ST1)와 비교해 반전 기능을 갖는다.

슈미트 트리거(ST1 및 ST2)의 출력 신호가 AND 회로(AN)에 공급되고, 이것에 의해 발진 회로의 발진 검지시 사용하는 검지 신호(OSCSTP)를 생성한다.

본 실시예에서, 검지 신호(OSCSTP)는 기본적으로 발진 모드가 진행중인 것을 나타내지만, 반대로, 발진 정지 모드를 나타내어도 된다. 그 용도에 따라, 발진 모드인지 발진 정지 모드인지의 검지 신호(OSCSTP)의 역할을 적절히 결정하는 것도 가능하다.

다음에, 도 2a 내지 도 2d를 참조하여 도 1의 발진 검지 회로의 동작 전체가 설명된다.

발진 회로의 비발진 모드에서는, 출력 신호(NCKM)가 로우 레벨로 고정되면, 스위치(SW1)가 닫히게 되어 전압원(VDD)과 콘덴서(C1) 사이에 전류 경로가 형성되는데, 전압원(VDD)에 접속된 전류원(IS11)으로부터 콘덴서(C1)의 한쪽 단자로 전류(I11)가 흐름으로써, 충전된다. 이러한 충전 동작과 병행하여, 전류원(IS12)은 그라운드(VSS) 쪽으로 전류(I12)가 콘덴서(C1)를 통하게 하여, 콘덴서(C1)가 방전된다.

따라서, 콘덴서(C1)는 전류(I11)에서 전류(I12)를 감산함으로써 산출되는 전류차에 의해 외관상 충전될 수 있다. 여기서, 전류(I11)는 전류(I12)보다 충분히 커, 콘덴서(C1)의 한쪽 단자 상에 나타나는 신호(TRIU)의 레벨이 공급 전압(VDD)까지 상승됨으로써, 하이 레벨에 대해 미리 설정된 슈미트 트리거(ST1)의 소정 논리 임계값을 초과한다. 즉, 신호(TRIU)를 입력하는 슈미트 트리거(ST1)는 하이 레벨로 설정된 바이너리 신호를 생성한다.

발진 회로의 출력 신호(NCKM)가 로우 레벨로 고정되기 때문에, 스위치(SW2)가 열리게 됨으로써, 콘덴서(C2)와 그라운드(VSS)에 대한 전류원(IS22) 사이에 전류 경로가 성립되는 것을 방지한다. 따라서, 전류원(IS21)만이 전류(I21)가 콘덴서(C2)에 유입하게 함으로써, 충전되고 공급 전압(VDD)까지 레벨이 증가된다. 이 경우, 콘덴서(C2)의 한쪽 전극 상에 나타나는 신호(TRID)의 레벨이 하이 레벨에 대해 미리 설정된 슈미트 트리거(ST2)의 소정 논리 임계값(VIH)을 초과한다. 따라서, 신호(TRID)를 입력하는 슈미트 트리거(ST2)는 로우 레벨로 설정되는 바이너리 신호를 생성한다.

그 결과, 발진 회로의 비발진 모드에서는, 출력 신호(NCKM)가 로우 레벨로 고정되면, 슈미트 트리거(ST1)는 하이 레벨을 출력하고, 슈미트 트리거(ST2)는 로우 레벨을 출력한다. 따라서, AND 회로(AN)는 이들 신호에 대해 AND 동작을 수행하여 로우 레벨이 되는 검지 신호(OSCSTP)를 생성한다.

반대로, 발진 회로의 출력 신호(NCKM)가 하이 레벨로 고정되면, 슈미트 트리거(ST1)는 로우 레벨을 출력하고 슈미트 트리거(ST2)는 하이 레벨을 출력하는 반면에, AND 회로(AN)로부터 출력되는 검지 신호(OSCSTP)는 로우 레벨로 유지된다. 요약하면, 발진 회로의 비발진 모드에서는, 도 1의 발진 검지 회로가 로우 레벨의 검 지 신호(OSCSTP)를 고정적으로 출력한다.

다음에, 도 2a 내지 도 2d를 참조하여 발진 회로의 발진 모드에 반응하는 발진 검지 회로의 동작이 상세히 설명된다.

발진 회로의 발진 모드에서는, 도 2a에 도시된 바와 같이 출력 신호(NCKM)가 주기적으로 변화되어 양 스위치(SW1와 SW2)에 공급됨으로써, 상보적으로 개폐가 반복된다. 스위치(SW2)의 개폐 상태의 반복중에는, 발진 회로의 출력 신호(NCKM)가 하이 레벨에 있는 각 기간에, 스위치(SW2)가 닫히게 되어, 전류원(IS22)에 의해 생성되는 전류(I22)에서 전류원(IS21)에 의해 생성되는 전류(I21)를 감산함으로써 산출되는 전류차에 응답하여 콘덴서(C2)가 급속히 방전된다. 즉, 하이 레벨의 출력 신호(NCKM)에 응답하여 스위치(SW2)가 닫히게 되는 전술한 각 기간에는 신호(TRID)가 급속히 저하된다.

발진 회로의 출력 신호(NCKM)가 로우 레벨에 있는 각 다른 기간에는, 스위치(SW2)가 열리게 되어 전류원(IS21)의 전류(I21)에 의해 콘덴서(C2)가 충전된다. 여기서, 전류(I21)는 비교적 작은 크기를 가져, 신호(TRID)의 레벨은 서서히 증가된다. 그러나, 신호(TRID)가 원래의 레벨로 회복되기 전에, 스위치(SW2)는 다시 닫히게 되어 신호(TRID)의 레벨이 더 저하된다. 즉, 발진 회로의 발진 모드에서는, 신호(TRID)의 레벨이 서서히 저하되어야 하는데, 시각 t1에서, 신호(TRID)는 로우 레벨에 대해 미리 설정된 슈미트 트리거(ST2)의 소정 논리 임계값(VIL)보다 낮게 된다. 따라서, 슈미트 트리거(ST2)는 하이 레벨의 바이너리 신호를 생성한다.

발진 회로의 출력 신호(NCKM)에 반응하는 스위치(SW1)의 개폐 상태의 반복중에는, 출력 신호(NCKM)가 로우 레벨에 있어 스위치(SW1)가 닫히게 되는 각 기간에, 전류원(IS11)의 전류(I11)에서 전류원(IS12)의 전류(I12)를 감산함으로써 산출되는 전류차에 응답하여 콘덴서(C1)가 급속히 충전된다. 즉, 전술한 각 기간에는, 신호(TRIU)의 레벨이 급속히 증가된다.

발진 회로의 출력 신호(NCKM)가 하이 레벨에 있는 각 기간에는, 스위치(SW1)가 열리게 되어 전류원(IS12)의 전류(I12)에 응답하여 콘덴서(C1)가 방전된다. 전류(I12)가 비교적 작은 크기를 가지기 때문에, 신호(TRIU)의 레벨은 서서히 증가된다. 그러나, 신호(TRIU)가 원래의 레벨로 회복되기 전에, 스위치(SW1)는 다시 닫히게 되어, 신호(TRID)의 레벨이 더 증가된다. 따라서, 발진 회로의 발진 모드에서는, 신호(TRID)의 레벨이 서서히 증가되어야 하는데, 시각 t2에서, 신호(TRIU)는 하이 레벨에 대해 미리 설정된 슈미트 트리거(ST1)의 소정 논리 임계값을 초과한다. 따라서, 슈미트 트리거(ST1)는 하이 레벨의 바이너리 신호를 생성한다. 그 결과, AND 회로(AN)는 모두 하이 레벨에 있는 슈미트 트리거(ST1와 ST2)의 출력 신호에 대해 AND 동작을 수행함으로써, 하이 레벨의 검지 신호(OSCSTP)를 생성한다. 이러한 하이 레벨의 검지 신호(OSCSTP)에 응답하여, 발진 회로의 발진 모드를 검지할 수 있다.

2. 제2 실시예

다음에, 본 발명의 제2 실시예의 발진 검지 회로가 상세히 설명되는데, 제2 실시예는 제1 실시예의 소 결함을 해소하도록 설계된다. 따라서, 제2 실시예를 설 명하기 전에, 제1 실시예의 소 결함에 대해 설명된다.

도 1에 도시된 제1 실시예에서는, 접속점(P1 및 P2)에 나타난 신호(TRIU 및 TRID)에 스위치(SW1 및 SW2)의 개폐 상태의 반복에 기인하여 리플이 발생한다. 통상, 이 리플은 슈미트 트리거(ST1 및 ST2)의 히스테리시스 특성에 의해 해소되거나 또는 흡수되어, 검지 신호(OSCSTP)는 리플에 의해 영향을 받지 않는다.

그러나, 신호(TRIU 및 TRID)의 리플이 슈미트 트리거(ST1 및 ST2)의 히스테리시스 특성에 근거하여 용량을 흡수할 수 없을 정도로 현저하게 되면, 검지 신호(OSCSTP)에 글리치가 발생할 수 있다. 예를 들면, 스위치(SW2)가 닫히게 되어 신호(TRID)가 슈미트 트리거(ST2)의 로우 레벨 논리 임계값(VIL)보다 낮게 되면, AND 회로(AN)는 하이 레벨의 검지 신호(OSCSTP)를 생성한다. 검지 신호(OSCSTP)가 하이 레벨이 된 직후에, 스위치(SW2)가 열리게 되면, 전류원(IS21)의 전류(I21)에 의해 콘덴서(C2)가 서서히 충전되어, 신호(TRID)의 레벨이 증가된다.,

그 결과, 일단 하이 레벨이 된 검지 신호(OSCSTP)가 이후 감소됨으로써, 검지 신호(OSCSTP)에 글리치를 발생시킨다. 마찬가지로, 신호(TRIU)가 슈미트 트리거(ST1)의 하이 레벨 논리 임계값(VIH)을 초과한 직후에 스위치(SW1)가 열리게 되면, 전류원(IS12)의 전류(I12)에 의해 콘덴서(C1)가 서서히 방전되어, 신호(TRIU)의 레벨이 강하됨으로써, 검지 신호(OSCSTP)에 글리치를 발생시킨다. 따라서, 제2 실시예는 제1 실시예에서 생성하는 검지 신호(OSCSTP)에서의 글리치의 발생을 방지하도록 설계된다.

도 3은 본 발명의 제2 실시예에 의한 발진 검지 회로의 구성을 도시한다. 전술한 도 1에 도시된 발진 검지 회로(100)의 구성과 비교하면, 도 3에 도시된 발진 검지 회로(200)는 AND 회로(AN)의 출력 신호의 수신시 전류원(IS12)의 전류(I12) 및 전류원(IS21)의 전류(I21)를 일시적으로 차단하기 위한 전류 차단 회로를 추가 배치하는 것에 특징이 있다. 도 3에서는, 도 1에 도시된 것과 동일한 부분에는 동일한 참조 부호가 붙여지므로, 그 상세한 설명은 생략된다.

도 1의 발진 검지 회로에 포함된 전술한 부분 및 구성요소 이외에, 도 3의 발진 검지 회로(200)는, 스위치(SW12 및 SW21) 뿐만 아니라 인버터(IV1, IV2, IV3), 전류원(IS3), 스위치(SW31, SW32), 콘덴서(C3), 및 NAND 회로(NA)를 포함하는 전류 차단 회로를 포함한다. 여기서, 전류원(IS12)의 전류 경로 상, 즉, 전류원(IS12)과 그라운드(VSS) 사이에는, 후술되는 신호(HLDN)에 응답하여 개폐 동작하는 스위치(SW12)가 배치된다. 또한, 전류원(IS21)의 전류 경로 상, 즉, 전류원(IS21)과 전압원(VDD) 사이에는, 후술되는 신호(HLDP)에 응답하여 개폐 동작하는 스위치(SW21)가 배치된다. 신호(HLDP)가 하이일 때 스위치(SW12)는 닫히게 되고, 신호(HLDP)가 로우일 때 스위치(SW21)는 닫히게 된다.

AND 회로(AN)에는 검지 신호(OSCSTP)의 레벨을 반전시킨 다음에 이것을 스위치(SW31와 SW32)로 공급하는 인버터(IV1)가 접속된다. 전압원(VDD)과 그라운드(VSS) 사이에는 전류원(IS3)과 스위치(SW31와 SW32)가 직렬로 배치된다. 스위치(SW31 및 SW32)는, 서로 상보적으로 동작하는데, 인버터(IV1)의 출력 신호에 응답하여 개폐된다. 인버터(IV2)의 입력 단자가 스위치(SW31와 SW32) 사이의 접속점(P3)에 접속되고, 콘덴서(C3)가 접속점(P3)과 그라운드(VSS) 사이에 배치된다. 전술한 모든 인버터(IV1), 전류원(IS3), 스위치(SW31와 SW32), 콘덴서(C3), 및 인버터(IV2)가 함께 결합되어 검지 신호(OSCSTP)를 지연시키기 위한 지연 회로를 형성하는데, 인버터(IV2)는 지연 신호(OSCDLYN)를 출력한다.

AND 회로(AN)로부터 출력되는 검지 신호(OSCSTP)와 인버터(IV2)로부터 출력되는 지연 신호(OSCDLYN) 모두는 그 출력에 인버터(IV3)가 접속되는 NAND 회로(NA)로 공급된다. 여기서, NAND 회로(NA)의 출력 신호도 전술한 신호(HLDN)로서 스위치(SW12)에 공급됨으로써, 개폐된다. 인버터(IV3)의 출력 신호가 전술한 신호(HLDP)로서 스위치(SW21)에 공급됨으로써, 개폐된다. NAND 회로(NA)와 인버터(IV3)는 함께 결합되어, 펄스 발생 회로를 형성하여, 검지 신호(OSCSTP)의 수신시, 각각 소정의 펄스 폭을 갖는 펄스로 구성되는 신호(HLDN와 HLDP)를 발생시킨다.

도 4a 내지 도 4e를 참조하여 도 3의 발진 검지 회로(200)의 동작이 상세히 설명된다.

이 발진 검지 회로는, 발진 회로의 발진 모드의 검지시 검지 신호(OSCSTP)가 하이가 된 후에, 전류원(IS12)의 전류(I12)와 전류원(IS21)의 전류(I21)가 일시적으로 차단되는 특징이 있다. 또한, 제2 실시예가 발진 회로의 검지시 검지 신호(OSCSTP)가 생성되는 동작의 점에서 전술한 제1 실시예와 기본적으로 유사하므로, 제2 실시예에서는 검지 신호(OSCSTP)가 하이가 된 후에 수행되는 동작에 대해 주로 상세히 설명된다.

비발진 모드에서, 즉, 검지 신호(OSCSTP)가 하이 레벨에 고정되면, 인버터(IV1)는 검지 신호(OSCSTP)를 반전시켜 하이 레벨을 출력함으로써, 스위치(SW32)를 닫히게 제어한다. 이 때, 콘덴서(C3)가 방전되어 접속점(P3)에 나타나는 신호(OSCDLY)가 로우가 되고, 이것에 의해 신호(OSCDLY)를 입력하는 인버터(IV2)는 하이 레벨의 지연 신호(OSCDLYN)를 생성한다. 따라서, NAND 회로(NA)는 검지 신호(OSCSTP) 및 지연 신호(OSCDLYN)에 대해 NAND 동작을 수행하여 하이 레벨의 신호(HLDN)를 생성한다. 또한, 인버터(IV3)는 신호(HLDN)를 반전시켜 로우 레벨의 신호(HLDP)를 생성한다. 이 경우, 양 스위치(SW12와 SW21)가 동시에 닫히게 되어, 콘덴서(C1과 C2)의 충방전 관점에서, 전체로서 도 3에 도시된 발진 검지 회로(200)는 전술한 도 1에 도시된 발진 검지 회로(100)와 등가가 된다.

시각 t11에서 검지 신호(OSCSTP)가 하이가 되면(도 4a 참조), 인버터(IV1)는 로우 레벨의 출력 신호를 생성하고, 이것에 근거하여 스위치(SW31)가 닫히게 되고 스위치(SW32)가 열리게 되는데, 콘덴서(C3)는 전류원(IS3)의 전류(I3)에 의해 충전되어 접속점(P3)에 나타나는 신호(OSCDLY)의 레벨이 서서히 증가된다(도 4b 참조). 시각 t12에서 신호(OSCDLY)가 인버터(IV2)에 미리 설정된 소정 논리 임계값(VIT)을 초과하면, 인버터(IV2)는 로우 레벨의 지연 신호(OSCDLYN)를 생성한다(도 4c 참조). 즉, 검지 신호(OSCSTP)는, 대략 만충전 상태까지 콘덴서(C3)를 충전하는데 필요한 일정 지연 시간(TC)만큼 지연된 다음에, 반전되어 인버터(IV2)로부터 출력되는 지연 신호(OSCDLYN)를 생성한다.

NAND 회로(NA)는, 시각 t11과 시각 t12 사이의 소정 기간 동안에 하이 레벨에 있는 검지 신호(OSCSTP) 및 지연 신호(OSCDLYN)에 NAND 동작을 수행하는데, 하 이 레벨의 신호(HLDN)를 생성하고(도 4d 참조), 인버터(IV3)는 이 신호(HLDN)를 반전시켜 하이 레벨의 신호(HLDP)를 생성한다(도 4e 참조). 이들 신호의 수신시, 시각 t11과 시각 t12 사이의 소정 기간 동안에 양 스위치(SW12와 SW21)는 동시에 열리게 되어, 전류원(IS12)의 전류(I12) 및 전류원(IS21)의 전류(I21) 모두 동시에 차단된다.

전류(I12와 I21)가 차단되면, 스위치(SW1와 SW2)가 각각 열리게 되더라도 접속점(P1과 P2)에 나타나는 신호(TRIU와 TRID)는 그 레벨이 유지된다. 즉, 스위치(SW12)가 열리게 되면, 접속점(P1)의 신호(TRIU)는 스위치(SW1)가 닫히게 될 때 성립된 원래의 레벨로 유지된다. 또한, 스위치(SW21)가 열리게 되면, 접속점(P2)의 신호(TRID)는 스위치(SW2)가 닫히게 될 때 성립된 원래의 레벨로 유지된다.

따라서, 신호(TRID)가 슈미트 트리거(ST2)의 로우 레벨 논리 임계값(VIL)보다 낮게 된 후에, 신호(TRID)는 더 이상 증가되지 않는다. 마찬가지로, 신호(TRIU)가 슈미트 트리거(ST1)의 하이 레벨 논리 임계값(VIH)을 초과한 후에, 전류원(IS12)에 상관없이, 신호(TRIU)는 더 이상 감소되지 않는다. 따라서, 검지 신호(OSCSTP)가 하이가 된 후 이 검지 신호(OSCSTP)에 글리치가 발생하는 것을 확실히 방지할 수 있다.

전술한 제1 실시예 및 제2 실시예에 의하면, 상이한 전류값을 가지며 소정의 비율로 설정된 전류원들은 신호(TRIU와 TRID)에 대해 시정수를 결정하는데 사용된다. 이 때문에, 제조 조건, 온도, 공급 전압 등에 기인하여 트랜지스터의 특성(예 를 들면 온 저항(on-resistance))의 불균일에 의한 영향을 받지 않고 안정적으로 발진 회로의 발진을 검지할 수 있다. 따라서, LSI(large-scale integration) 장치 등의 생산 수율을 향상시킬 수 있다.

일반적으로, LSI 장치는, 소정 방향에 따라 소정 레이아웃 패턴으로 트랜지스터들이 배치되면, 제조 조건, 온도, 및 공급 전압의 변동에 응답하여 모든 트랜지스터들의 특성이 동일 방향성으로 변동된다는 성질을 갖는다. 즉, 장치들의 절대 특성값을 향상시키는 것이 용이하지 않으나, 장치들의 (절대) 특성값들간의 균일한 비율을 실현하는 것은 비교적 용이하다. 본 발명은 전술한 성질에 유의함으로써 실현된다. 즉, 전류원(IS11과 IS12)의 부분(예를 들면, 트랜지스터와 저항기)이 그 특성값이 동일 방향성으로 실질적으로 변동될 수 있도록 미리 조정되는데, 전류원(IS11과 IS12)의 부분의 특성값의 변동에 상관없이, 전류원(IS11과 IS12) 사이를 일정 비율로 유지할 수 있다. 따라서, 전류원을 구성하는 트랜지스터의 온 저항에 불균일이 발생하더라도, 콘덴서에 충방전 동작을 정상적으로 수행할 수 있으므로, 발진 검지 회로의 동작을 안정화시킬 수 있다.

3. 응용예

전술한 발진 검지 회로는 각종 회로계에 채용될 수 있으며, 도 5 및 도 6을 참조하여 그 예가 설명된다.

도 5는, 제1 응용예, 즉, 발진 검지 회로(참조부호 303으로 지정됨)가 채용되는 외부 여기 발진형의 D급 증폭기(300)의 예를 도시한다. 여기서, 발진 검지 회로(303)는, 발진 회로(301)가 발진을 정지할 때 변조 회로(305)에서 구동 회로(307)로 전송되는 신호를 차단함으로써, 스피커(도시되지 않음)에서의 음 누설을 방지한다. 구체적으로, 수정 진동자(또는 발진기)(XT)가 발진 회로(301)의 외부에 배치되는데, 발진 회로(301)의 출력 신호(또는 발진 신호)와 외부 클록 신호(CKIN) 중 어느 하나가 셀렉터(302)에 의해 선택되어 발진 검지 회로(303)와 변조 회로(305) 모두로 분배된다.

변조 회로(305)는, 셀렉터(302)에 의해 선택된 발진 신호와 클록 신호의 하나를 캐리어 신호로서 수신하고, 이것에 근거하여 입력 장치(304)로부터 입력되는 악음 신호(SIG)가 펄스폭 변조(PWM)되어 펄스폭 변조된(또는 PWM) 펄스로 구성되는 신호를 생성한다. 이 PWM 신호는 AND 회로(306)를 통해 구동 회로(307)로 공급되어, 구동 회로(307)가 한 쌍의 파워 트랜지스터(즉, MOS 트랜지스터)(308와 309)를 구동하여 상보적으로 전도된다. 따라서, 출력 단자(TO)로부터 출력되는 악음 신호(SIG)의 크기를 펄스폭이 반영하는 펄스로 구성되는 펄스 신호를 생성할 수 있다. 이 출력 단자(TO)는 펄스 신호에서 캐리어 신호 성분을 제거하기 위한 로우패스 필터를 통해 스피커(또는 스피커들)에 접속되어, 적절한 아날로그 신호가 스피커(들)에 공급된다.

외부 여기 발진형의 D급 증폭기(300)는 “내부”발진 회로(301)로부터 출력되는 발진 신호 또는 외부 클록 신호(CKIN)에 근거하여 동작한다. 발진 검지 회로(303)는, 셀렉터(302)에 의해 선택되어 변조 회로(305)로 공급되는 발진 신호와 클록 신호의 하나를 검지하여 AND 회로(306)에 공급되는 검지 신호(OSCSTP)를 생성한다. 즉, 발진 정지 모드에서 또는 클록 신호가 가해지지 않는 경우, AND 회로(306)의 출력 신호는 로우 레벨로 고정됨으로써, 입력 장치(304)에 입력된 악음 신호(SIG)가 제어되지 않고 드라이브 회로(307)로 직접 전송되는 것을 금지한다. 따라서, 스피커(들)가 무질서한 또는 혼잡한 신호에 의해 구동되는 것을 방지할 수 있다.

도 6은 제2 응용예, 즉, 발진 검지 회로(참조부호 402로 지정됨)가 채용되는 중앙처리장치(CPU)(403)를 탑재하는 처리 회로(참조부호 400으로 지정됨)의 예를 도시한다. 즉, 도 6에 도시되는 발진 회로(401), 발진 검지 회로(402), 및 AND 회로(404)는 각각 도 5에 도시되는 발진 회로(301), 발진 검지 회로(303), 및 AND 회로(306)에 대응하므로, 그 상세한 설명은 생략된다. 처리 회로(400)에서는, 발진 검지 회로(402)가 발진 회로(401)의 발진 정지 모드를 검지하여 발진 신호(OSCSTP)를 생성하고, 이것에 근거하여 AND 회로(404)의 모든 출력 신호가 로우 레벨로 고정된다. 따라서, CPU(304)의 출력 버스의 모든 라인이 로우 레벨로 고정적으로 설정되어, CPU(304)를 제어불능으로 만들어 이 출력 버스로 신호가 출력될 수 없다.

본 발명은 전술한 실시예에 반드시 한정되는 것이 아니므로, 본 발명의 요지를 벗어나지 않고 설계 선택 등을 실현하는 각종 변형을 제공할 수 있다. 예를 들면, 제1 실시예는, 도 1에 도시된 발진 검지 회로(100)에 관한 것이며, 전류원(IS11, IS12), 스위치(SW1), 콘덴서(C1), 및 슈미트 트리거(ST1)를 포함하는 제1 회로계, 및 전류원(IS21, IS22), 스위치(SW2), 콘덴서(C2), 및 슈미트 트리거(ST2)를 포함하는 제2 회로계를 포함하는데, 항상 2종류의 회로계가 요구되는 것은 아니다. 즉, 비발진 모드에서 발진 회로의 출력 신호(NSKM)가 일정 레벨 로 바로 고정될 수 있으면 하나의 회로계만을 배치할 수 있다. 구체적으로, 비발진 모드에서 출력 신호(NCKM)가 로우 레벨로 고정될 수 있으면, 제2 회로계만을 배치할 수 있다. 반대로, 비발진 모드에서 출력 신호(NCKM)가 하이 레벨로 고정될 수 있으면, 제1 회로계만을 배치할 수 있다. 이 경우, AND 회로(AN)는 요구되지 않아, 슈미트 트리거(ST1 또는 ST2)의 출력 신호가 검지 신호(OSCSTP)로서 바로 사용된다.

지금까지 설명한 바와 같이, 본 발명은 아래에 설명되는 각종 효과 및 기술적 특징을 가지고 있다.

(1) 본 발명의 발진 검지 회로는, 발진 회로로부터 출력되는 발진 회로에 응답하여 직렬로 접속 또는 단속되도록 제어되며, 콘덴서를 충전시키기 위한 제1 전류원과 이 콘덴서를 방전시키기 위한 제2 전류원을 구비하는 적어도 하나의 회로계를 포함하여, 제1과 제2 전류원 사이의 접속점에 나타나는 신호가 적분된 다음에 파형 정형됨으로써, 바이너리 신호를 생성한다. 따라서, 트랜지스터의 특성의 불균일 또는 변동에 의한 영향을 받지 않고 안정적으로 발진 회로의 발진 모드를 검지할 수 있다.

(2) 구체적으로, 제1 및 제2 전류원이 단속되면, 접속점의 전위가 제2 전류원에 의해 변동된다. 제1 및 제2 전류원이 직렬로 접속되면, 접속점의 전위는 이들의 전류값간의 차이에 응답하여 변동된다. 제1과 제2 전류원 사이의 접속과 단속의 반복에 기인하여, 접속점에 나타나는 신호는 적분되어 일정 전압으로 서서히 증가 또는 감소되는데, 그 다음에 파형 정형되어 바이너리 신호를 생성하고, 이것에 의해 발진 신호에 기인하는 리플이 제거된다. 따라서, 발진 회로의 비발진 모드에서 제1과 제2 전류원이 초기에 단속되면, 발진 모드와 비발진 모드에 응답하여 적분된 신호 레벨이 다르고, 그 차이가 바이너리 신호에 반영된다. 따라서, 이 바이너리 신호에 근거하여 발진 모드와 비발진 모드를 용이하게 구별할 수 있다.

(3) 또한, 필요에 따라 제1 전류원 또는 제2 전류원을 일시적으로 동작 불가능하게 하기 위한 전류 차단 회로를 추가로 배치할 수 있고, 이것에 의해 접속점의 신호에 포함되는 리플을 완전히 제거함으로써, 검지 신호에서의 글리치의 발생을 방지할 수 있다.

본 발명은 그 정신 또는 본질적 특성을 벗어나지 않고 여러가지 형태로 실현될 수 있으므로, 본 실시예는 예시적이나 제한적이지 않으며, 본 발명의 범위가 이것들에 선행하는 설명보다는 첨부된 특허청구범위로 한정되므로, 특허청구범위의 한계와 경계 범위 내의 모든 변화, 또는 그 동등물은 특허청구범위에 의해 포함되도록 의도된다.

Claims

발진 회로의 발진 모드를 검지하기 위한 발진 검지 회로에 있어서,

제1 전류(I11; I21)를 생성하는 제1 전류원(IS11; IS21);

제2 전류(I12; I22)를 생성하는 제2 전류원(IS12; IS22);

상기 제1 전류원과 상기 제2 전류원 사이의 접속점(P1; P2)에 접속되며, 상기 제1 전류에 응답하여 충전되고 상기 제2 전류에 응답하여 방전되는 콘덴서(C1; C2);

상기 제1 전류원과 상기 제2 전류원 사이에 배치되며, 상기 발진 회로의 출력 신호에 응답하여 상기 제1 전류원과 상기 제2 전류원을 직렬로 접속 또는 단속 동작하여, 발진 모드에서 상기 발진 회로의 출력 신호의 레벨이 주기적으로 변화됨에 따라 상기 접속점에 나타나는 신호(TRIU; TRID)가 서서히 증가 또는 감소되는 스위치; 및

상기 제1 전류원과 상기 제2 전류원 사이의 상기 접속점의 신호에 근거하여 검지 신호를 생성하는 슈미트 트리거를 포함하고,

발진 모드는 상기 검지 신호에 근거하여 검지되는 것인 발진 검지 회로.
발진 검지 회로에 있어서,

제1 전류원(IS11);

제2 전류원(IS12);

발진 회로의 출력 신호에 응답하여 상기 제1 전류원과 제2 전류원을 직렬로 접속 또는 단속시키는 제1 스위치(SW1);

상기 제1 전류원에 의해 충전되고 상기 제2 전류원에 의해 방전되는 콘덴서(C1);

상기 제1 전류원과 제2 전류원 사이의 접속점에 나타나는 제1 신호(TRIU)에 근거하여 제1 바이너리 신호를 생성하고, 발진 모드에서 발진 회로의 출력 신호의 레벨이 주기적으로 변화됨에 따라 레벨이 서서히 증가되는 제1 슈미트 트리거(ST1);

제3 전류원(IS21);

제4 전류원(IS22);

발진 회로의 출력 신호에 응답하여 상기 제3 전류원과 상기 제4 전류원을 직렬로 접속 또는 단속시키는 제2 스위치(SW2);

상기 제3 전류원에 의해 충전되고 상기 제4 전류원에 의해 방전되는 제2 콘덴서(C2);

상기 제3 전류원과 상기 제4 전류원 사이의 접속점에 나타나는 제2 신호(TRID)에 근거하여 제2 바이너리 신호를 생성하고 발진 모드에서 상기 발진 회로의 출력 신호의 레벨이 주기적으로 변화됨에 따라 레벨이 서서히 감소되는 제2 슈미트 트리거(ST2); 및

상기 제1 및 제2 슈미트 트리거로부터 각각 출력되는 바이너리 신호에 근거하여 검지 신호(OSCSTP)를 생성하는 논리 회로(AN)를 포함하는, 발진 검지 회로.
제1항에 있어서, 상기 검지 신호에 응답하여 상기 제1 또는 제2 전류원을 일시적으로 동작 불가능하게 하기 위한 전류 차단 회로를 더 포함하는, 발진 검지 회로.
제2항에 있어서, 상기 검지 신호에 응답하여 상기 제2 및 제3 전류원을 일시적으로 동작 불가능하게 하기 위한 전류 차단 회로를 더 포함하는, 발진 검지 회로.
제4항에 있어서, 상기 전류 차단 회로는, 펄스폭이 검지 신호에 응답하여 제어되는 펄스 신호(HLDN, HLDP)를 발생시키는 펄스 발생 회로, 상기 펄스 신호에 응답하여 상기 제2 전류원을 단속시키는 제3 스위치(SW12), 및 상기 펄스 신호에 응답하여 상기 제3 전류원을 단속시키는 제4 스위치(SW21)를 포함하는 것인 발진 검지 회로.