CN102427364B - 开关电源的时钟外同步电路 - Google Patents

Abstract

本发明公开了一种开关电源的时钟外同步电路，主要解决现有技术电路结构复杂，外同步时间长和存在频率抖动的缺点。该电路包括二分频电路、频率上限检测电路、频率下限检测电路、外同步停止检测电路和频率选择电路；外同步时钟通过二分频电路连接到频率下限检测电路和频率上限检测电路，以检测外同步时钟频率是否在预置的数值区间；频率下限检测电路与同步停止检测电路连接，以判断出外同步时钟是否移除；输出频率下限检测电路和频率上限检测电路输出的控制信号连接到频率选择电路，以控制频率选择电路从内部时钟和外同步时钟中选择一个输出作为开关电源的工作时钟。本发明电路结构简单，能够快速、准确地同步外部时钟，可应用于各类开关电源中。

Description

开关电源的时钟外同步电路

技术领域

本发明属于电子电路技术领域，涉及模拟集成电路，特别是一种开关电源的时钟外同步电路。

背景技术

开关电源由于具有重量轻、体积小、转换效率高等诸多优点，被广泛的应用于各类电子设备中。但是由于其工作于一定的频率下，电磁干扰和开关噪声等与频率相关的问题不可避免。特别是多个频率接近的开关电源并联或串联系统的差频噪声问题尤为突出。开关电源的工作时钟一般有内部振荡器来提供，但由于内部所提供的频率固定，不能随时改变来适应不同的应用环境。因此，对于开关电源来说，需要有时钟外同步功能，即由外部时钟代替内部振荡器产生的内部时钟，作为开关电源的工作时钟，以抑制差频噪声，并适应不同的应用环境。

目前一般通过鉴频鉴相器和压控振荡器组成的锁相环来实现这种外部时钟同步功能。鉴频鉴相器鉴别出外加时钟信号与内部振荡器信号和相位差，并将此相位转换成阈值相对应的输出电压，利用此电压控制压控振荡器的频率和相位，最终使振荡器产生时钟与外加时钟同步。

由于采用锁相环技术实现时钟外同步功能，需要考虑锁相环的环路稳定，电路比较复杂，同时需要经历较长的时间来锁定频率，整个时钟外同步的时间较长，另外，由于锁相环的非理想特性，存在频率抖动，因此不能精准的同步外部时钟信号。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种电路结构简单，能够快速、准确地同步外部时钟信号的开关电源时钟外同步电路，扩大开关电源的应用环境。

为实现上述目的，本发明的一种开关电源的时钟外同步电路包括了二分频电路、频率上限检测电路、频率下限检测电路、外同步停止检测电路和频率选择电路；外同步时钟通过二分频电路连接到频率下限检测电路和频率上限检测电路，用于检测外同步时钟频率是否在预置的数值区间；频率下限检测电路与同步停止检测电路连接，用于使频率下限检测电路能够判断出外同步时钟是否移除；输出频率下限检测电路和频率上限检测电路输出的控制信号连接到频率选择电路，用于控制频率选择电路从内部时钟和外同步时钟中选择一个输出作为开关电源的工作时钟。

所述的二分频电路为第一D触发器DFF1，该D触发器包括：三个输入端：D输入端、CLK输入端和清零端R，两个输出端：Q输出端和XQ输出端；该CLK输入端接外部时钟信号，D输入端与XQ输出端相连，清零端R接使能信号，Q输出端输出的二分频信号连接到频率上限检测电路和频率下限检测电路的输入端。

所述的频率上限检测电路，包括第一电流源I₁、PMOS管M1、NMOS管M₂、第一施密特触发器ST1、电容C₁和第二D触发器DFF2；PMOS管M₁的栅极与NMOS管M₂的栅极相连，并接二分频信号；PMOS管M₁的漏极与NMOS管M₂的漏极连接，并连接到第一施密特触发器ST1的输入端和电容C₁的一端，电容C₁的另一端接零电平；PMOS管M₁的源极接第一电流源I₁的一端，电流源I₁的另一端接零电平，NMOS管M₂的源极接零电平；第一施密特触发器ST1的输出连接到第二触发器DFF2的D输入端，第二D触发器DFF2的CLK输入端接二分频信号，清零端R连接使能信号，XQ输出端输出的控制信号k1连接到频率选择电路的第一控制端p。

所述的频率下限检测电路，包括第二电流源I₂、PMOS管M₃、NMOS管M₄、第二施密特触发器ST2、电容C₂和第三D触发器DFF3；PMOS管M₃的栅极与NMOS管M₄的栅极相连，并接二分频信号；PMOS管M₃的漏极与NMOS管M₄的漏极连接，并连接到第二施密特触发器ST2的输入端和电容C₂的一端，电容C₂的另一端接零电平；PMOS管M₃的源极接第二电流源I₂的一端，电流源I₂的另一端接零电平，NMOS管M₄的源极接地；第二施密特触发器ST2的输出连接到第三D触发器DFF3的D输入端，第三D触发器DFF3的CLK输入端接二分频信号，清零端R连接到外同步停止检测电路的输出端，Q输出端输出的控制信号k2连接到频率选择电路的第二控制端q。

所述的外同步停止检测电路，包括第三电流源I₃、第四电流源I₄、PMOS管M₅、PMOS管M₇、NMOS管M₆、NMOS管M₈、第三施密特触发器ST3、第四施密特触发器ST4、电容C₃、电容C₄、第一与非门和第一反相器；PMOS管M₅的栅极与PMOS管M₇、NMOS管M₆、NMOS管M₈的栅极相连，接外同步时钟；PMOS管M₅的漏极与NMOS管M₆的漏极相连，并连接到第三施密特触发器ST3的输入端和电容C₃的一端，电容C₃的另一端接地，PMOS管M₅的源极接第三电流源I₃的一端，电流源I₃的另一端接零电平，NMOS管M₆的源极接电源电压；第三施密特触发器ST3的输出连接到第一与非门的a输入端；PMOS管M₇的漏极与NMOS管M₈的漏极相连，并连接到第四施密特触发器ST4的输入端和电容C₄的一端，电容C₄的另一端接零电平；NMOS管M₆的源极接第三电流源I₃的一端，电流源I₃的另一端接零电平，PMOS管M₅的源极接电源电压；第四施密特触发器ST4的输出连接到第一反相器的输入端，第一反相器的输出端连接到第一与非门的b输入端；第一与非门的输出控制信号k3连接到第三D触发器DFF3的清零端R。

所述的频率选择电路，包括第二与非门、第二反相器、第三与非门、第四与非门和第五与非门；第二与非门的两个输入端分别接控制信号k1和控制信号k2，输出端连接第二反相器的输入端和第三与非门的输入端b；第二反相器的输出端接第四与非门的a输入端，第四与非门的b输入端接外同步时钟，输出接第五与非门的b输入端；第三与非门的a输入端接内部时钟，输出接第四与非门的a输入端；第四与非门的输出作为开关电源的工作时钟。

本发明与现有技术相比具有如下优点：

(1)本发明由于将频率下限检测电路和频率上限检测电路输出的控制信号连接到频率选择电路，以控制频率选择电路从内部时钟和外同步时钟中选择一个输出作为开关电源的工作时钟，因而不存在环路稳定性问题，使电路结构简单；同时由于在外同步时，输出的工作时钟和外部时钟信号完全同频同相，没有频率抖动，能够准确的传递外部的时钟信号。

(2)本发明由于频率上限检测电路和频率下限检测电路中能迅速判断出外同步时钟频率是否在预置频率范围内，外同步时间较现有技术明显缩短；

附图说明

图1是本发明的外同步电路框图；

图2是本发明中二分频电路的结构示意图；

图3是本发明中频率上限检测电路的结构示意图；

图4是本发明中频率下限检测电路的结构示意图；

图5是本发明中外同步停止检测电路的结构示意图；

图6是本发明中频率选择电路的结构示意图。

具体实施方式

下面结合附图对本发明作进一步详细叙述。

参考图1，本发明的时钟外同步电路包括二分频电路1、频率上限检测电路2、频率下限检测电路3、外同步停止检测电路4和频率选择电路5。外同步时钟通过二分频电路1分频整形成占空比50％的方波信号之后，连接到频率下限检测电路2和频率上限检测电路3，以检测外同步时钟频率是否在预置的数值区间；外同步停止检测电路4的输入端接外同步时钟，输出端输出的控制信号k3连接到频率下限检测电路3，以使频率下限检测电路3能够判断出外同步时钟是否移除；频率上限检测电路2输出控制信号k1，连接到频率选择电路5的第一控制端p，频率下限检测电路3输出的控制信号k2，连接到频率选择电路5的第二控制端q，控制信号k1和控制信号k2控制频率选择电路5从内部时钟和外同步时钟中选择一个输出作为开关电源的工作时钟。

参考图2，所述的二分频电路1，为第一D触发器DFF1，该第一D触发器包括三个输入端：D输入端、CLK输入端和清零端R，两个输出端：Q输出端和XQ输出端。该CLK输入端的时钟上升沿将D输入端的信号传输并锁存到Q输出端，XQ输出端和Q输出端输出的是逻辑相反的信号，清零端R接高电平时，Q输出端电压变为低电平，XQ输出端电压变为高电平。第一D触发器DFF1的CLK输入端接外部时钟信号，D输入端与XQ输出端相连，清零端R接使能信号，Q输出端输出占空比为50％的二分频信号，并连接到频率上限检测电路2和频率下限检测电路3的输入端。

参考图3，所述的频率上限检测电路2，包括第一电流源I₁、PMOS管M₁、NMOS管M₂、第一施密特触发器ST1、电容C₁和第二D触发器DFF2；PMOS管M₁的栅极与NMOS管M₂的栅极相连，并接二分频信号；PMOS管M₁的漏极与NMOS管M₂的漏极连接，并连接到第一施密特触发器ST1的输入端和电容C₁的一端，电容C₁的另一端接地，即零电平；PMOS管M₁的源极接第一电流源I₁的一端，电流源I₁的另一端接地，NMOS管M₂的源极接地。当PMOS管M₁和NMOS管M₂的栅极为低电平时，PMOS管M₁导通，NMOS管M₂截止，第一电流源I₁对电容C₁充电，第一施密特触发器ST1输入端电压开始上升，当该输入端电压超过第一施密特触发器ST1上升翻转阈值电压V_TH1时，第一施密特触发器ST1的输出端电压由高变低。所需充电时间T₁为：

$T_1=\frac{C_1\×V_{\mathrm{TH}1}}{I_1}---\left(1\right)$

当PMOS管M₁和NMOS管M₂的栅极为高电平时，PMOS管M₁截止，NMOS管M₂导通，电容C₁快速放电，电容C₁上的电压迅速被拉至低电平，第一施密特触发器ST1输出端电压由低变高，翻转的时间可以忽略不计。由于PMOS管M₁和NMOS管M₂的栅极所接的二分频信号为50％的占空比，因此只有当二分频信号的频率低于

时，即一个周期中的低电平时间超过时间T₁，第一施密特触发器ST1的输出端电压才会发生翻转变化，否则，电容C₁上的电压将达不到第一施密特触发器ST1的上升翻转阈值电压V_TH1，第一施密特触发器ST1的输出端电压保持为高。

第一施密特触发器ST1的输出端连接到第二触发器DFF2的D输入端，第二D触发器DFF2的CLK输入端接二分频信号，R输入端连接使能信号，XQ输出端输出的控制信号k1连接到频率选择电路5的第一控制端p。如果二分频信号的频率低于

当二分频信号上升沿到来时，第一施密特触发器ST1的输出端电压会由低向高变化，但该输出端电压上升变化的过程滞后于二分频信号的上升沿，因此第二触发器DFF2的Q输出端电压为低，XQ输出端的控制信号k1为高；如果二分频信号的频率高于

第一施密特触发器ST1的输出端电压保持为高，因此第二触发器DFF2的Q输出端电压为高电平，XQ输出端的控制信号k1为低。

综上所述，当二分频信号的频率低于即外同步时钟频率低于上限频率

时，频率上限检测电路2输出控制信号k1为高；当外同步时钟频率高于上限频率

时，频率上限检测电路2输出控制信号k1为低；

参考图4，所述的频率下限检测电路3，包括第二电流源I₂、PMOS管M₃、NMOS管M₄、第二施密特触发器ST2、电容C₂和第三D触发器DFF3；PMOS管M₃的栅极与NMOS管M₄的栅极相连，并接二分频信号；PMOS管M₃的漏极与NMOS管M₄的漏极连接，并连接到第二施密特触发器ST2的输入端和电容C₂的一端，电容C₂的另一端接地；PMOS管M₃的源极接第二电流源I₂的一端，电流源I₂的另一端接地，NMOS管M₄的源极接地；第二施密特触发器ST2的输出连接到第三触发器DFF3的D输入端，第三D触发器DFF3的CLK输入端接二分频信号，R输入端连接到外同步停止检测电路4的输出端，Q输出端输出的控制信号k2连接到频率选择电路5的第二控制端q。当PMOS管M₁和NMOS管M₂的栅极为低电平时，PMOS管M₁导通，NMOS管M₂截止，第二电流源I₂对电容C₂充电，第二施密特触发器ST2输入端电压开始上升，当该输入端电压超过第二施密特触发器ST2上升翻转阈值电压V_TH2时，第二施密特触发器ST2的输出端电压由高变低。所需充电时间T₂为：

$T_2=\frac{C_2\×V_{\mathrm{TH}2}}{I_2}---\left(2\right)$

上述频率下限检测电路3和频率上限检测电路2的结构一样，所不同的是电流I₂和电容C₂的值不一样，调整I₂和C₂的值，使

为所设的外同步频率的下限。由于频率下限检测电路3是通过第三D触发器DFF3的Q输出端输出控制信号k2，同前述分析，外同步时钟频率低于下限频率时，频率上限检测电路3输出控制信号k2为低；当外同步时钟频率高于下限频率

时，频率上限检测电路3输出控制信号k2为高。

参考图5，所述的外同步停止检测电路4，包括第三电流源I₃、第四电流源I₄、PMOS管M₅、PMOS管M₇、NMOS管M₆、NMOS管M₈、第三施密特触发器ST3、第四施密特触发器ST4、电容C₃、电容C₄、第一与非门41和第一反相器42；PMOS管M₅的栅极与PMOS管M₇、NMOS管M₆、NMOS管M₈的栅极相连，接外同步时钟；PMOS管M₅的漏极与NMOS管M₆的漏极相连，并连接到第三施密特触发器ST3的输入端和电容C₃的一端，电容C₃的另一端接地，PMOS管M₅的源极接第三电流源I₃的一端，电流源I₃的另一端接地，NMOS管M₆的源极接电源电压；PMOS管M₇的漏极与NMOS管M₈的漏极相连，并连接到第四施密特触发器ST4的输入端和电容C₄的一端，电容C₄的另一端接地；NMOS管M₆的源极接第三电流源I₃的一端，电流源I₃的另一端接地，PMOS管M₅的源极接电源电压。

当外同步时钟处于低电平周期时，PMOS管M₅导通，NMOS管M₆截止，第三电流源I₃对电容C₃充电，第三施密特触发器ST3输入端电压开始上升，当该输入端电压超过第三施密特触发器ST3上升翻转阈值电压V_TH3时，第三施密特触发器ST3的输出端电压由高变低。所需充电时间T₃为：

$T_3=\frac{C_3\×V_{\mathrm{TH}3}}{I_3}---\left(3\right)$

当外同步时钟处于高电平周期时，PMOS管M₇截止，NMOS管M₈导通，第四电流源I₄对电容C₄放电，第四施密特触发器ST4输入端电压开始上升，当该输入端电压超过第四施密特触发器ST4的下降翻转阈值电压V_TH4时，第四施密特触发器ST4的输出端电压由高变低。所需放电时间T₄为：

$T_4=\frac{C_3\×(V_{\mathrm{CC}}-V_{\mathrm{TH}4})}{I_3}---\left(4\right)$

其中，V_CC为电源电压。

通过设置第三电流源I₃、第四电流源I₄、电容C₃和电容C₄的值，使T₃等于T₄，且满足

当外部时钟频率高于

时，第三施密特触发器ST3的输入信号低于上升翻转阈值电压V_TH3，该施密特触发器输出保持为高电平，第四施密特触发器ST4的输入信号高于降翻转阈值电压V_TH4，该施密特触发器输出保持为低电平。第三施密特触发器ST3的输出连接到第一与非门41的a输入端；第四施密特触发器ST4的输出连接到第一反相器42的输入端，第一反相器42的输出端连接到第一与非门41的b输入端；第一与非门41的输出控制信号k3连接到第三D触发器DFF3的清零端R。因此，当外部时钟频率高于

时，外同步停止检测电路4的输出控制信号k3为低电平；当外部时钟频率低于

时，控制信号k3为高低变化的电平；当外同步信号移除后，如果外同步时钟端口恒定为高电平，第一与非门41的a输入端为高电平，b输入端为低电平，输出控制信号k3为高电平；如果外同步时钟端口恒定为低电平，第一与非门41的a输入端为低电平，b输入端为高电平，输出控制信号k3为高电平。

参考图6，所述的频率选择电路5，包括第二与非门51、第二反相器52、第三与非门53、第四与非门54和第五与非门55；第二与非门51的两个输入端分别接控制信号k1和控制信号k2，输出端连接第二反相器52的输入端和第三与非门53的输入端b；第二反相器52的输出端接第四与非门54的a输入端，第四与非门54的b输入端接外同步时钟，输出接第五与非门55的b输入端；第三与非门53的a输入端接内部时钟，输出接第四与非门55的a输入端；第四与非门55的输出作为开关电源的工作时钟。当控制信号k1和控制信号k2均为高电平时，第三与非门53的输入端b为低电平，第四与非门54的输入端a为高电平，频率选择电路5频率屏蔽内部时钟，输出外同步时钟作为开关电源的工作时钟。

本发明的时钟外同步电路工作原理如下：

开关电源接入外同步时钟后，外同步时钟经过二分频电路2分频之后，整形成占空比为50％的二分频信号，该二分频信号的的周期为外同步时钟周期的两倍，每个周期中高电平或是低电平的时间准确的等于外同步时钟的周期。因此，即使外同步时钟的占空比不等于50％，经过整形之后，也不会影响到后续频率上限电路2和频率下限检测电路3检测精度。

如果接入的外同步时钟频率f处于预设的频率范围内，即频率上限检测电路2输出的控制信号k1为高电平，外同步停止检测电路4输出为低电平，不会影响频率下限检测电路3的工作，频率下限检测电路3输出的控制信号k2也为高电平，此时频率选择电路5选择外同步时钟作为开关电源的工作时钟。

如果接入的外同步时钟频率f超过了预设频率上限，即

频率上限检测电路2输出的控制信号k1为低电平，外同步停止检测电路4输出控制信号k3为低电平，不会影响频率下限检测电路3的工作，频率下限检测电路3输出的控制信号k2为高电平，此时频率选择电路5选择内部时钟作为开关电源的工作时钟。

如果接入的外同步时钟频率f低于了预设频率下限，但又高于频率即

频率上限检测电路2输出的控制信号k1为高电平，外同步停止检测电路4输出控制信号k3为低电平，不会影响频率下限检测电路3的工作，频率下限检测电路3输出的控制信号k2为低电平，此时频率选择电路5选择内部时钟作为开关电源的工作时钟。

如果接入的外同步时钟频率f远低于了预设频率下限，而且也低于频率即

频率上限检测电路2输出的控制信号k1为高电平，外同步停止检测电路(4)输出控制信号k3为高低变化的波形，使频率下限检测电路3中的第三D触发器Q输出端清零，强制使频率下限检测电路3输出的控制信号k2为低电平，此时频率选择电路5选择内部时钟作为开关电源的工作时钟。

如果接入的外同步时钟移除后，由于二分频电路2停止触发翻转，因此频率上限检测电路2和频率上限检测电路3均停止工作，外同步停止检测电路4输出控制信号k3为高电平，强制使频率下限检测电路3输出的控制信号k2为低电平，无论频率上限检测电路2输出的控制信号k1为高电平或是低电平，此时频率选择电路5都选择内部时钟作为开关电源的工作时钟。

以上仅是本发明的一个最佳实例，不构成对本发明的任何限制，显然在本发明的构思下，可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。

Claims (4)

1.一种开关电源的时钟外同步电路，其特征在于，包括了二分频电路（1）、频率上限检测电路（2）、频率下限检测电路（3）、外同步停止检测电路（4）和频率选择电路（5）；外同步时钟通过二分频电路（1）连接到频率下限检测电路（2）和频率上限检测电路（3），用于检测外同步时钟频率是否在预置的数值区间；频率下限检测电路（3）与同步停止检测电路（4）连接，用于使频率下限检测电路（3）能够判断出外同步时钟是否移除；频率下限检测电路（2）和频率上限检测电路（3）输出的控制信号连接到频率选择电路（5），用于控制频率选择电路（5）从内部时钟和外同步时钟中选择一个输出作为开关电源的工作时钟；

所述的频率上限检测电路（2），包括第一电流源I₁、PMOS管M₁、NMOS管M₂、第一施密特触发器ST1、电容C₁和第二D触发器DFF2；PMOS管M₁的栅极与NMOS管M₂的栅极相连，并接二分频信号；PMOS管M₁的漏极与NMOS管M₂的漏极连接，并连接到第一施密特触发器ST1的输入端和电容C₁的一端，电容C₁的另一端接零电平；PMOS管M₁的源极接第一电流源I₁的一端，电流源I₁的另一端接电源VDD，NMOS管M₂的源极接地；第一施密特触发器ST1的输出连接到第二触发器DFF2的D输入端，第二D触发器DFF2的CLK输入端接二分频信号，清零端R连接使能信号，XQ输出端输出的控制信号C1连接到频率选择电路（5）的第一控制端p；

所述的频率下限检测电路（3），包括第二电流源I₂、PMOS管M₃、NMOS管M₄、第二施密特触发器ST2、电容C₂和第三D触发器DFF3；PMOS管M₃的栅极与NMOS管M₄的栅极相连，并接二分频信号；PMOS管M₃的漏极与NMOS管M₄的漏极连接，并连接到第二施密特触发器ST2的输入端和电容C₂的一端，电容C₂的另一端接零电平；PMOS管M₃的源极接第二电流源I₂的一端，电流源I₂的另一端接电源VDD，NMOS管M₄的源极接零电平；第二施密特触发器ST2的输出连接到第三D触发器DFF3的D输入端，第三D触发器DFF3的CLK输入端接二分频信号，清零端R连接到外同步停止检测电路（4）的输出端，Q输出端输出的控制信号C2连接到频率选择电路（5）的第二控制端q。

2.根据权利要求书1所述的时钟外同步电路，其特征在于所述的二分频电路（1）为第一D触发器DFF1，该D触发器包括：三个输入端：D输入端、CLK输入端和清零端R，两个输出端：Q输出端和XQ输出端；该CLK输入端接外部时钟信号，D输入端与XQ输出端相连，清零端R接使能信号，Q输出端输出的二分频信号连接到频率上限检测电路（2）和频率下限检测电路（3）的输入端。

3.根据权利要求书1所述的时钟外同步电路，其特征在于所述的外同步停止检测电路（4），包括第三电流源I₃、第四电流源I₄、PMOS管M₅、PMOS管M₇、NMOS管M₆、NMOS管M₈、第三施密特触发器ST3、第四施密特触发器ST4、电容C₃、电容C₄、第一与非门（41）和第一反相器（42）；PMOS管M₅的栅极与PMOS管M₇、NMOS管M₆、NMOS管M₈的栅极相连，接外同步时钟；PMOS管M₅的漏极与NMOS管M₆的漏极相连，并连接到第三施密特触发器ST3的输入端和电容C₃的一端，电容C₃的另一端接零电平，PMOS管M₅的源极接第三电流源I₃的一端，电流源I₃的另一端接电源VDD，NMOS管M₆的源极接零电平；第三施密特触发器ST3的输出连接到第一与非门（41）的a输入端；PMOS管M₇的漏极与NMOS管M₈的漏极相连，并连接到第四施密特触发器ST4的输入端和电容C₄的一端，电容C₄的另一端接零电平；NMOS管M₈的源极接第四电流源I₄的一端，电流源I₄的另一端接零电平，PMOS管M₇的源极接电源电压；第四施密特触发器ST4的输出连接到第一反相器（42）的输入端，第一反相器（42）的输出端连接到第一与非门（41）的b输入端；第一与非门（41）的输出端输出控制信号C3，并与频率下限检测电路（3）中的第三D触发器DFF3的清零端R相连。

4.根据权利要求书1所述的时钟外同步电路，其特征在于所述的频率选择电路（5），包括第二与非门（51）、第二反相器（52）、第三与非门（53）、第四与非门（54）和第五与非门（55）；第二与非门（51）的两个输入端分别接控制信号C1和控制信号C2，输出端连接第二反相器（52）的输入端和第三与非门（53）的输入端b；第二反相器（52）的输出端接第四与非门（54）的a输入端，第四与非门（54）的b输入端接外同步时钟，输出接第五与非门（55）的b输入端；第三与非门（53）的a输入端接内部时钟，输出接第四与非门（55）的a输入端；第四与非门（55）的输出作为开关电源的工作时钟。

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