CN103746689B

CN103746689B - 一种用于pll频率综合器中的锁定检测器

Info

Publication number: CN103746689B
Application number: CN201310701573.2A
Authority: CN
Inventors: 文武; 文治平; 魏慧婷; 李卫民; 毕波; 张佃伟; 刘璐; 李永峰; 张娜娜
Original assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Current assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Priority date: 2013-12-19
Filing date: 2013-12-19
Publication date: 2016-07-06
Anticipated expiration: 2033-12-19
Also published as: CN103746689A

Abstract

本发明公开了一种用于PLL频率综合器中的锁定检测器，包括数字锁定检测器（111）和模拟锁定检测器（110）；数字锁定检测器（111）包含鉴相脉冲宽度检测器（1110）、鉴相脉冲周期数检测器（1111）、反相器INV3及D触发器DFF4；模拟锁定检测器（110）的两输入端与PLL频率综合器的鉴频鉴相器输出的UP信号、DOWN信号相连；模拟锁定检测器（110）用于输出鉴相脉冲信号W1和模拟锁定检测信号ALD_output。本发明同时包含模拟与数字两种锁定检测方式，“锁定”与“失锁”均能检测且精度可配置，“锁定”指示后电路将自动处于静态以降低功耗。该方法不需要长时间计数，不需要大阻容元件，方案简单易于片上集成，特别适合集成度高、功耗低的无线通信应用。

Description

一种用于PLL频率综合器中的锁定检测器

技术领域

本发明涉及一种用于PLL频率综合器中的锁定检测器。

背景技术

锁定检测是锁相环（PLL）等射频集成电路中很常见且普遍使用的一种功能。如在低功耗应用中，通常用PLL的锁定检测输出作为开启其他模块的控制信号，即PLL未锁定时关断其他模块以降低功耗。而在快速锁定应用中如跳频系统里，PLL锁定检测输出通常用于动态环路带宽的控制，即PLL在频率捕获过程中采用宽的环路带宽以加快锁定过程，而检测到即将锁定时，自动切换到窄的环路带宽以保持良好的噪声与杂散性能。锁相环的锁定检测技术一般包含模拟检测和数字检测两种。

模拟检测通常将锁定信息转换为模拟信号，进而通过检测模拟信号来判断是否锁定。如文献“Lockdetectorwithstableparameters”（DesignandTestWorkshop(IDT),20094^thInternational.China:Sichuan，2009：1-4.)提出的模拟锁定检测器，通过鉴相器的输出脉宽与输入参考和反馈分频之间相位差成正比的脉冲信号，然后通过低通滤波器将相位差转变为直流电压，最后对转换电压与参考电压进行比较而得出判断结果。其缺点是模拟检测器须使用带宽远低于脉冲频率的窄带低通滤波器，以防止电源干扰引起误判，因此难以片上集成。

数字锁定检测器将锁定信息转换为数字量，然后判断是否锁定。如文献“FastlockingPLLwithall-digitallock-aidcircuit”（EDSSC2010），文献“AfastLockingPLLWithPhaseErrorDetector”（EDSSC2005）及文献“Alow-noisefast-settlingPLLfrequencysynthesizerforCDMAreceiver”（System-on-Chip，2004.Proceedings.2004InternationalSymposium,16-18Nov.2004）中均采用了一种相同结构的数字锁定检测器来实现动态控制环路带宽以加快锁定过程。该结构如附图1所示，它包含两组延时单元（T、2T）、两组D触发器（DFF1、DFF2）和一个与门AND。两个输入信号分别为压控振荡器的输出反馈Fvco和参考输入Fref，其中Fvco经一倍延时T后分别连到D触发器DFF1、DFF2的数据输入端，而Fref连接到DFF1的时钟端CK，同时Fref经两倍延时2T后连接到DFF2的时钟端CK，最后将DFF1的QN和DFF2的Q输出分别连到与门AND输入端，AND的输出为锁定检测输出LDout。这样当Fref与Fvco的相位差小于T时，LDout输出“高”。该结构的缺点主要包括：一是延时单元依赖于工艺、电源电压及温度，很难设计固定延时的电路；二是延时必须小于信号脉宽，即鉴相频率不能太高。数字锁定检测还常采用计数器的方式实现，如文献“A2.5GbpsCMOSclockanddatarecoverycircuitwitha1/4ratelinearphasedetectorandlockdetector”(MixedDesignInternationalconference.Poland:Gdgnia,2006:175-178)中提出的数字锁定检测器使用参考时钟和反馈时钟进行同步计数，然后根据计数值作出判定。该方法原理简单，易在芯片中集成，但检测精度与计数值大小成正比，虽然采用较大的计数值能够提高检测精度，却使得检测时间变得很长。

发明内容

本发明所要求解决的技术问题是提供一种结构简单、易于片上集成、使用方便的用于PLL频率综合器中的锁定检测器，能够同时输出模拟锁定检测信号和数字锁定检测信号；在很宽的鉴相频率下都能够进行锁定检测，且检测时间和检测精度均可配置。

本发明包括如下技术方案：

一种用于PLL频率综合器中的锁定检测器，包括数字锁定检测器和模拟锁定检测器；数字锁定检测器包含鉴相脉冲宽度检测器、鉴相脉冲周期数检测器、反相器INV3及D触发器DFF4；模拟锁定检测器的两输入端与PLL频率综合器的鉴频鉴相器输出的UP信号、DOWN信号相连；模拟锁定检测器用于输出鉴相脉冲信号W1和模拟锁定检测信号ALD_output；

鉴相脉冲宽度检测器包含2个检测单元PWD1、PWD2，两个与非门NAND1、NAND2和一个三输入与门AND1；检测单元PWD1与检测单元PWD2的脉冲宽度检测阈值不同；检测单元PWD1的信号输入端in1、检测单元PWD2的信号输入端in2接鉴相脉冲信号W1，检测单元PWD1的偏置输入端b1、检测单元PWD2的偏置输入端b2分别接偏置电压Bias，检测单元PWD1的关断信号输入端pd1、检测单元PWD2的关断信号输入端pd2分别接关断信号PD；检测单元PWD1的输出端out1接与非门NAND1的一个输入端，检测单元PWD2的输出端out2接与非门NAND2的一个输入端；与非门NAND1的另一个输入端接信号sel1；与非门NAND2的另一个输入端接信号sel2；与非门NAND1、NAND2的输出端接三输入与门AND1的两个输入端，三输入与门AND1的另一个输入端接外部复位信号Reset；三输入与门AND1的输出信号作为鉴相脉冲宽度检测器的输出信号W2；

鉴相脉冲周期数检测器包含三个D触发器DFF1、DFF2、DFF3，三个与非门NAND3、NAND4、NAND5，一个选择器和一个反相器INV2；其中三个D触发器DFF1、DFF2、DFF3的时钟端CK分别接与非门NAND3的输出信号W3，三个D触发器DFF1、DFF2、DFF3的复位端RN接鉴相脉冲宽度检测器的输出信号W2；D触发器DFF1的输入端D接D触发器DFF3的输出端QN，而D触发器DFF1的输出端Q分别接D触发器DFF2的输入端D和与非门NAND4的一个输入端；D触发器DFF2的输出端Q接D触发器DFF3的输入端D，D触发器DFF2的输出端QN接与非门NAND5的一个输入端；与非门NAND4、NAND5的另一个输入端共同连接到D触发器DFF3的输出端Q；与非门NAND4的输出端接到选择器的输入端D0，与非门NAND5的输出端接到选择器的输入端D1，选择器的控制端SW1接锁定精度控制信号Lock_sel；选择器的输出端Y输出的信号作为鉴相脉冲周期数检测器的输出信号W4；选择器的输出端Y接与非门NAND3的一个输入端和反相器INV3的输入端；与非门NAND3的另一个输入端接反相器INV2的输出端，反相器INV2的输入端接鉴相脉冲信号W1；D触发器DFF4的输入端D与反相器INV3的输出端相连，鉴相脉冲信号W1接D触发器DFF4的时钟端CK，D触发器DFF4的复位端RN接所述关断信号PD；D触发器DFF4的输出端Q输出的信号作为数字锁定检测信号DLD_output和所述sel1信号；D触发器DFF4的输出端QN输出的信号W5作为所述sel2信号。

模拟锁定检测器包含反相器INV1、或门OR1、MOS管NM1及上拉电阻Rpup；其中鉴频鉴相器输出的Up信号接反相器INV1的输入端，反相器INV1的输出端接或门OR1的一个输入端，或门OR1的另一个输入端接鉴频鉴相器输出的Down信号；或门OR1的输出端接MOS管NM1的栅极；或门OR1的输出端输出所述鉴相脉冲信号W1；所述MOS管NM1的源极接地GND，MOS管NM1的漏极输出所述模拟锁定检测信号ALD_output，同时MOS管NM1的漏极接上拉电阻Rpup的一端，上拉电阻Rpup的另一端接电源VDD。

所述检测单元PWD1的脉冲宽度检测阈值为T2、检测单元PWD2的脉冲宽度检测阈值为T1；根据锁定精度控制信号Lock_sel的状态设定两组脉冲周期数阈值m1、m2，其中m1<m2；

若Lock_sel=0，则当连续检测到m1个宽度小于T1的鉴相脉冲W1时，数字锁定检测信号为“高”，表示锁定，而当检测到一个宽度大于T2的鉴相脉冲时，数字锁定检测信号为“低”，表示失锁；

若Lock_sel=1，则当连续检测到m2个宽度小于T1的鉴相脉冲时，数字锁定检测信号为“高”，表示锁定，而当检测到一个宽度大于T2的鉴相脉冲时，数字锁定检测信号为“低”，表示失锁。

检测单元PWD1或者PWD2的具体电路包含三个PMOS管PM1～PM3，三个NMOS管NM2～NM4，一个可变电容Cv和两个反相器INV4、INV5；其中PMOS管PM1和NMOS管NM4的栅极共同接检测单元的信号输入端in，PMOS管PM1和NMOS管NM4的漏极共同接PMOS管PM2的栅极和电容Cv的一端A，电容Cv的另一端接地；PMOS管PM1的源极接电源VDD，NMOS管NM4的源极接NMOS管NM2的漏极，NMOS管NM2和NM3的源极共同接地GND，而NMOS管NM2和NM3的栅极共同接检测单元的偏置输入端b，PMOS管PM2和PM3的源极接电源VDD，PMOS管PM2和PM3的漏极共同接NMOS管NM3的漏极和反相器INV4的输入端B；反相器INV4的输出端接反相器INV5的输入端，反相器INV5的输出端作为检测单元的输出端out，分别与NAND1、NAND2的一端相连；PMOS管PM3的栅极接检测单元的关断信号输入端pd；可变电容Cv由开关控制的平板电容或MOS电容构成；通过配置可变电容Cv的电容值设置脉冲宽度检测阈值。

与传统锁定检测器相比，本发明具有以下优点：

（1）本发明能够同时输出模拟锁定检测信号和数字锁定检测信号，且方案简单，不需要低通滤波器，无需片上使用大阻容元件，易于芯片内集成。当鉴相频率较高时，主要参考模拟锁定检测信号ALD_output，而当鉴相频率较低时，主要参考数字锁定检测信号DLD_output。

（2）本发明鉴相脉冲的宽度和连续出现的次数均可设置不同阈值，且锁定与失锁均可检测。因此使用更加方便灵活。

（3）当判断PLL处于锁定状态时，鉴相脉冲周期数检测器中三个D触发器的时钟信号（W3）自动失效，使触发器处于静态。同时鉴相脉冲宽度检测器和触发器DFF4均可由外部信号PD控制，不用时可关断，以降低功耗。

（4）本发明与传统数字锁定检测器相比，由于不需要长时间计数，所以能够迅速而精确地做出判断。

附图说明

图1是一种传统的数字锁定检测器电路图。

图2是本发明提出的PLL总体框图。

图3是本发明提出的包含可配置数字及模拟锁定检测器的电路图。

图4是本发明提出的可配置数字锁定检测器的一个实施例（m1=3）时序图。

图5是本发明提出的可配置数字锁定检测器的另一个实施例（m2=5）时序图。

图6是本发明提出的模拟锁定检测器的仿真波形图。

图7a是本发明提出的鉴相脉冲宽度检测器的两个检测单元的具体电路图。

图7b是图7a的波形图。

具体实施方式

下面根据附图和实施例详细介绍本发明的具体实施方式。

本发明通过对鉴频鉴相器输出鉴相脉冲的宽度和周期数进行计算与判断，实现数字锁定检测，检测精度由可编程阈值设定。通过对鉴相脉冲的逻辑运算和开漏输出实现模拟锁定检测。

如图2所示，本发明的PLL频率综合器包括鉴频鉴相器10，锁定检测器11，电荷泵12，环路滤波器13，压控振荡器14和分频器15。鉴频鉴相器10的输入端分别为Fref，Fdiv，鉴频鉴相器10的输出端Up、Down分别接锁定检测器11的输入端；同时鉴频鉴相器10的输出端Up、Down分别接电荷泵的输入端。电荷泵12的输出端连接到环路滤波器13的输入端，环路滤波器13的输出端连接到压控振荡器14的输入端，压控振荡器14的输出端连接到分频器15的输入端，分频器15的输出端连接到鉴频鉴相器10的一个输入端Fdiv，形成一个环路。如图2所示，本发明的锁定检测器11包括模拟锁定检测器110和数字锁定检测器111，锁定检测器输出端分别为模拟锁定检测信号ALD_output和数字锁定检测信号DLD_output。数字锁定检测器111包含鉴相脉冲宽度检测器1110、鉴相脉冲周期数检测器1111、反相器INV3及D触发器DFF4；模拟锁定检测器110的两输入端与PLL频率综合器的鉴频鉴相器输出的UP信号、DOWN信号相连；模拟锁定检测器110用于输出鉴相脉冲信号W1和模拟锁定检测信号ALD_output。

如图3所示，鉴相脉冲宽度检测器1110包含2个检测单元PWD1、PWD2，两个与非门NAND1、NAND2和一个三输入与门AND1；检测单元PWD1与检测单元PWD2的脉冲宽度检测阈值不同；检测单元PWD1的输入端in1、检测单元PWD2的输入端in2接鉴相脉冲信号W1，检测单元PWD1的偏置输入端b1、检测单元PWD2的偏置输入端b2分别接偏置电压Bias（如0.6-1.5V），检测单元PWD1的关断信号输入端pd1、检测单元PWD2的关断信号输入端pd2分别接关断信号PD（低电平关断）；检测单元PWD1的输出端out1接与非门NAND1的一个输入端，检测单元PWD2的输出端out2接与非门NAND2的一个输入端；与非门NAND1的另一个输入端接信号sel1；与非门NAND2的另一个输入端接信号sel2；与非门NAND1、NAND2的输出端接三输入与门AND1的两个输入端，三输入与门AND1的另一个输入端接外部复位信号Reset（低电平复位）；三输入与门AND1的输出信号作为鉴相脉冲宽度检测器的输出信号W2。

如图3所示，鉴相脉冲周期数检测器1111包含三个D触发器DFF1、DFF2、DFF3，三个与非门NAND3、NAND4、NAND5，一个选择器和一个反相器INV2；其中三个D触发器DFF1、DFF2、DFF3的时钟端CK分别接与非门NAND3的输出信号W3，三个D触发器DFF1、DFF2、DFF3的复位端RN接鉴相脉冲宽度检测器1110的输出信号W2；D触发器DFF1的输入端D接D触发器DFF3的输出端QN，而D触发器DFF1的输出端Q分别接D触发器DFF2的输入端D和与非门NAND4的一个输入端；D触发器DFF2的输出端Q接D触发器DFF3的输入端D，D触发器DFF2的输出端QN接与非门NAND5的一个输入端；与非门NAND4、NAND5的另一个输入端共同连接到D触发器DFF3的输出端Q；与非门NAND4的输出端接到选择器的输入端D0，与非门NAND5的输出端接到选择器的输入端D1，选择器的控制端SW1接锁定精度控制信号Lock_sel（“低”或“高”电平），选择器的输出端Y输出的信号作为鉴相脉冲周期数检测器的输出信号W4；选择器的输出端Y接与非门NAND3的一个输入端；与非门NAND3的另一个输入端接反相器INV2的输出端，反相器INV2的输入端接鉴相脉冲信号W1。

如图3所示，反相器INV3的输入端接鉴相脉冲周期数检测器的输出信号W4，D触发器DFF4的输入端D与反相器INV3的输出端相连，鉴相脉冲信号W1接D触发器DFF4的时钟端CK，D触发器DFF4的复位端RN接所述关断信号PD；D触发器DFF4的输出端D输出的信号作为数字锁定检测信号DLD_output和所述sel1信号；D触发器DFF4的输出端QN输出的信号W5作为所述sel2信号。

鉴相脉冲周期数检测器提供两档可选检测次数（m1=3、m2=5），由Lock_sel信号控制。m1=3，m2=5的产生原理如下：当电路启动时，W2信号对触发器DFF1、DFF2、DFF3清零，使NAND4与NAND5输出均为“1”，则W4=1，信号W1可传至W3，触发器将正常工作。触发器初始清零状态将使DFF3的QN端为“1”并传至DFF1的输入D端，在第一个时钟上升沿后，DFF1的输出Q变为“1”，并传至NAND4的一个输入端；在第二个时钟上升沿后，DFF2的输出Q变为“1”，QN变为“0”并传至NAND5的一个输入端；在第三个时钟上升沿后，DFF3的输出Q变为“1”并传至NAND4和NAND5的公共输入端，此时NAND4的两个输入均为“1”，使NAND4的输出为“0”（即选择器1的D0=0）。若Lock_sel=0，则选择器的输出选择D0，使W4=0，导致时钟W3失效，触发器将停止工作，即经过三个时钟周期后，检测器停止工作（检测3次，m1=3）。若Lock_sel=1,则选择器的输出将选择D1,使W4=1，时钟W3保持有效，检测器继续工作。此时由于DFF3的输出QN已为“0”并传至DFF1的输入D，则在第四个时钟上升沿后，DFF1的输出变为“0”；在第五个时钟上升沿后，DFF2的输出Q变为“0”，而QN变为“1”并传至NAND5的一个输入端，此时NAND5的两个输入均为“1”，使NAND5的输出为“0”（即选择器的D1=0），由于此时Lock_sel=1，则W4=0导致时钟W3失效，触发器将停止工作，即经过五个时钟周期后，检测器停止工作（检测5次，m2=5）。实际应用时根据锁定检测的需要，可基于上述原理灵活设计触发器的级数及与NAND4、NAND5的连接关系，来改变鉴相脉冲周期数检测器的检测次数（即m1、m2的值）。

鉴相脉冲宽度检测器的两个检测单元PWD1、PWD2的两档阈值（即脉宽T2、T1）分别用以检测PLL的“锁定”与“失锁”状态。若设置T2=10ns，T1=20ns，则当Lock_sel=0时，检测到连续3个宽度小于10ns的鉴相脉冲时，数字锁定检测输出DLD_output变为“高”即示意锁定。当检测到1个宽度大于20ns鉴相脉冲时，数字锁定检测输出DLD_output变为“低”即示意失锁。类似地，当Lock_sel=1时，检测到连续5个宽度小于10ns的鉴相脉冲时，数字锁定检测输出DLD_output变为“高”即示意锁定。当检测到1个宽度大于20ns鉴相脉冲时，数字锁定检测输出DLD_output变为“低”即示意失锁。时序关系分别如图4、图5所示。从电路图3和时序图4、5还可以看到，当DLD_output为“高”即锁定时，W4已为“低”将使W3变为“高”，从而使触发器（DFF1～DFF3）的时钟失效，检测电路自动处于静态以节约功耗。

如图3所示，模拟锁定检测器110包含反相器INV1、或门OR1、MOS管NM1及上拉电阻Rpup；其中鉴频鉴相器输出的Up信号接反相器INV1的输入端，反相器INV1的输出端接或门OR1的一个输入端，或门OR1的另一个输入端接鉴频鉴相器输出的Down信号；或门OR1的输出端接MOS管NM1的栅极；或门OR1的输出端输出所述鉴相脉冲信号W1；所述MOS管NM1的源极接地GND，MOS管NM1的漏极输出所述模拟锁定检测信号ALD_output，同时MOS管NM1的漏极接上拉电阻Rpup的一端，上拉电阻Rpup的另一端接电源VDD。其中鉴相脉冲信号W1=UP+Down。而上拉电阻Rpup一般取10k～100k。图6所示为模拟锁定检测的波形图。从图中可以看到模拟检测输出ALD_output为带窄负脉冲串的高电平信号，锁定时，负脉冲更窄，失锁时负脉冲变宽。实际应用时可在ALD_output处接一积分电路（即低通滤波器如串电阻、并电容），这样锁定时ALD_output为平坦的高电平。需要说明的是，由于本发明中鉴相脉冲信号W1的宽度代表了鉴频鉴相器输入参考和反馈信号之间的相位差，该相位差与漏电流和PFD周期成正比，而与电荷泵电流成反比。因此数字锁定检测器须工作在一定的频率范围内（如在更低的鉴相频率上，漏电流会触发锁定检测电路；在更高的频率上，几纳秒的宽度阈值不再适合）。因此在数字锁定检测频段范围之外，可选择使用模拟锁定检测。

如图7a所示，检测单元PWD1或者PWD2的具体电路包含三个PMOS管PM1～PM3，三个NMOS管NM2～NM4，一个可变电容Cv和两个反相器INV4、INV5；其中PMOS管PM1和NMOS管NM4的栅极共同接检测单元的信号输入端in(即W1)，PMOS管PM1和NMOS管NM4的漏极共同接PMOS管PM2的栅极和电容Cv的一端A，电容Cv的另一端接地；PMOS管PM1的源极接电源VDD，NMOS管NM4的源极接NMOS管NM2的漏极，NMOS管NM2和NM3的源极共同接地GND，而NMOS管NM2和NM3的栅极共同接检测单元的偏置输入端b1（外部偏置电压如0.6-1.5V），PMOS管PM2和PM3的源极接电源VDD，PMOS管PM2和PM3的漏极共同接NMOS管NM3的漏极和反相器INV4的输入端B；反相器INV4的输出端接反相器INV5的输入端，反相器INV5的输出端作为检测单元的输出端out，分别与NAND1、NAND2的一端相连；PMOS管PM3的栅极接检测单元的输入端PD1（低电平关断）；可变电容Cv由开关控制的平板电容或MOS电容构成；通过改变偏置b1或可变电容Cv的大小可设置不同的检测阈值，如针对PWD1、PWD2的不同阈值T2和T1（T2>T1），PWD1中的电容Cv应设计的更大，如本发明实施例中的两组宽度阈值（T1=10ns，T2=20ns）。

工作过程如下：信号输入端in接外部鉴相脉冲，当b1加合适的外部偏置电压时，NM2与NM3相当于电流源，分别为NM1、PM2管提供偏置电流。当in由低变高（上升沿）时，NM1导通而PM1截止，电容Cv通过NM1放电使A点电压下降，由于放电速度由NM2电流源和Cv大小决定，亦即偏置b1、NM2管尺寸及Cv决定，因此A点电压下降缓慢。当A点电压下降到一定值时PM2导通，使B点电压上升；同样，当in由高变低（下降沿）时，PM1导通而NM1截止，电源通过PM1对电容Cv快速充电使A点电压很快升至Vdd，PM2很快截止，由于B点电容较小，将快速放电至低电平。因此输入端in的脉冲信号经A点传到B点时，由于电容对上升沿的滤波引起脉冲宽度变窄，而变窄的部分即为检测到的脉冲宽度。波形图如图7b所示，图中给出了输入为宽度不断变化的鉴相脉冲（W1）时，两组检测单元PWD2/PWD1的三点输出（A、B、out）。从图中可以看到，当脉冲宽度小于10ns时，PWD2/PWD1的输出out2/out1均为低电平，对应锁定检测阶段；当脉冲宽度大于10ns而小于20ns时，PWD2输出宽度更窄的脉冲（脉冲被Cv滤掉一部分）而PWD1输出为低电平，对应“锁定”指示阶段；当脉冲宽度大于20ns时，PWD2/PWD1的输出out2/out1均为宽度更窄的脉冲，对应“失锁”指示阶段。

应当指出的是，以上所述仅是本发明的优选实施例，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和衍生，这些改进和衍生均应视为本发明的保护范围。

Claims

1.一种用于PLL频率综合器中的锁定检测器，其特征在于，锁定检测器包括数字锁定检测器(111)和模拟锁定检测器(110)；数字锁定检测器(111)包含鉴相脉冲宽度检测器(1110)、鉴相脉冲周期数检测器(1111)、反相器INV3及D触发器DFF4；模拟锁定检测器(110)的一输入端与PLL频率综合器的鉴频鉴相器输出的UP信号相连、模拟锁定检测器(110)的另一输入端与PLL频率综合器的鉴频鉴相器输出的DOWN信号相连；模拟锁定检测器(110)用于输出鉴相脉冲信号W1和模拟锁定检测信号ALD_output；

鉴相脉冲宽度检测器(1110)包含2个检测单元PWD1、PWD2，两个与非门NAND1、NAND2和一个三输入与门AND1；检测单元PWD1与检测单元PWD2的脉冲宽度检测阈值不同；检测单元PWD1的信号输入端in1、检测单元PWD2的信号输入端in2接鉴相脉冲信号W1，检测单元PWD1的偏置输入端b1、检测单元PWD2的偏置输入端b2分别接偏置电压Bias，检测单元PWD1的关断信号输入端pd1、检测单元PWD2的关断信号输入端pd2分别接关断信号PD；检测单元PWD1的输出端out1接与非门NAND1的一个输入端，检测单元PWD2的输出端out2接与非门NAND2的一个输入端；与非门NAND1的另一个输入端接信号sel1；与非门NAND2的另一个输入端接信号sel2；与非门NAND1的输出端接三输入与门AND1的第一输入端，与非门NAND2的输出端接三输入与门AND1的第二输入端，三输入与门AND1的第三输入端接外部复位信号Reset；三输入与门AND1的输出信号作为鉴相脉冲宽度检测器(1110)的输出信号W2；

鉴相脉冲周期数检测器(1111)包含三个D触发器DFF1、DFF2、DFF3，三个与非门NAND3、NAND4、NAND5，一个选择器和一个反相器INV2；其中三个D触发器DFF1、DFF2、DFF3的时钟端CK分别接与非门NAND3的输出信号W3，三个D触发器DFF1、DFF2、DFF3的复位端RN接鉴相脉冲宽度检测器(1110)的输出信号W2；D触发器DFF1的输入端D接D触发器DFF3的输出端QN，而D触发器DFF1的输出端Q分别接D触发器DFF2的输入端D和与非门NAND4的一个输入端；D触发器DFF2的输出端Q接D触发器DFF3的输入端D，D触发器DFF2的输出端QN接与非门NAND5的一个输入端；与非门NAND4、NAND5的另一个输入端共同连接到D触发器DFF3的输出端Q；与非门NAND4的输出端接到选择器的输入端D0，与非门NAND5的输出端接到选择器的输入端D1，选择器的控制端SW1接锁定精度控制信号Lock_sel；选择器的输出端Y输出的信号作为鉴相脉冲周期数检测器(1111)的输出信号W4；选择器的输出端Y接与非门NAND3的一个输入端和反相器INV3的输入端；与非门NAND3的另一个输入端接反相器INV2的输出端，反相器INV2的输入端接鉴相脉冲信号W1；D触发器DFF4的输入端D与反相器INV3的输出端相连，鉴相脉冲信号W1接D触发器DFF4的时钟端CK，D触发器DFF4的复位端RN接所述关断信号PD；D触发器DFF4的输出端Q输出的信号作为数字锁定检测信号DLD_output和所述sel1信号；D触发器DFF4的输出端QN输出的信号W5作为所述sel2信号。

2.如权利要求1所述的用于PLL频率综合器中的锁定检测器，其特征在于：模拟锁定检测器(110)包含反相器INV1、或门OR1、MOS管NM1及上拉电阻Rpup；其中鉴频鉴相器输出的Up信号接反相器INV1的输入端，反相器INV1的输出端接或门OR1的一个输入端，或门OR1的另一个输入端接鉴频鉴相器输出的Down信号；或门OR1的输出端接MOS管NM1的栅极；或门OR1的输出端输出所述鉴相脉冲信号W1；所述MOS管NM1的源极接地GND，MOS管NM1的漏极输出所述模拟锁定检测信号ALD_output，同时MOS管NM1的漏极接上拉电阻Rpup的一端，上拉电阻Rpup的另一端接电源VDD。

3.如权利要求1或2所述的用于PLL频率综合器中的锁定检测器，其特征在于，所述检测单元PWD1的脉冲宽度检测阈值为T2、检测单元PWD2的脉冲宽度检测阈值为T1；根据锁定精度控制信号Lock_sel的状态设定两组脉冲周期数阈值m1、m2，其中m1<m2；

若Lock_sel＝0，则当连续检测到m1个宽度小于T1的鉴相脉冲信号W1时，数字锁定检测信号为“高”，表示锁定，而当检测到一个宽度大于T2的鉴相脉冲信号W1时，数字锁定检测信号为“低”，表示失锁；

若Lock_sel＝1，则当连续检测到m2个宽度小于T1的鉴相脉冲信号W1时，数字锁定检测信号为“高”，表示锁定，而当检测到一个宽度大于T2的鉴相脉冲信号W1时，数字锁定检测信号为“低”，表示失锁。

4.如权利要求1所述的用于PLL频率综合器中的锁定检测器，其特征在于：检测单元PWD1或者PWD2的具体电路包含三个PMOS管PM1～PM3，三个NMOS管NM2～NM4，一个可变电容Cv和两个反相器INV4、INV5；其中PMOS管PM1和NMOS管NM4的栅极共同接检测单元的信号输入端in，PMOS管PM1和NMOS管NM4的漏极共同接PMOS管PM2的栅极和电容Cv的一端A，电容Cv的另一端接地；PMOS管PM1的源极接电源VDD，NMOS管NM4的源极接NMOS管NM2的漏极，NMOS管NM2和NM3的源极共同接地GND，而NMOS管NM2和NM3的栅极共同接检测单元的偏置输入端b，PMOS管PM2和PM3的源极接电源VDD，PMOS管PM2和PM3的漏极共同接NMOS管NM3的漏极和反相器INV4的输入端B；反相器INV4的输出端接反相器INV5的输入端，反相器INV5的输出端作为检测单元的输出端out，分别与NAND1、NAND2的一端相连；PMOS管PM3的栅极接检测单元的关断信号输入端pd；可变电容Cv由开关控制的平板电容或MOS电容构成；通过配置可变电容Cv的电容值设置脉冲宽度检测阈值。