CN104539288A - 可调节分辨率的tdc及基于该tdc的adpll - Google Patents

Abstract

本发明公开了一种可调节分辨率的TDC及基于该TDC的ADPLL，基于可调节分辨率TDC的ADPLL能够根据DCO输出时钟周期(频率)调节分辨率，从而满足宽带输出频率的要求，有效克服传统TDC仅适用于窄带的缺陷；同时，针对不同的分辨率，TDC的功耗还能够相应调节和降低，采用该TDC实现的宽带ADPLL，相比已有技术采用Bang-Bang鉴频鉴相器的结构，能够实现小数频率合成，提高鉴频鉴相精度和相位噪声性能，同时实现了低功耗。

Description

可调节分辨率的TDC及基于该TDC的ADPLL

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种可调节分辨率的TDC及基于该TDC的ADPLL。

背景技术

锁相环(PLL)是现代电子系统中的重要部件，其在无线通信系统的发射机和接收机中提供载波和本振信号，完成变频转换和同步，以及实现频率和相位调制；在片上系统中，也可以为模拟和数字电路提供工作时钟。

随着集成电路工艺的不断进步，数字电路以不断提高的集成度、开关速度和截止频率而体现出更显著的优势，以全数字锁相环(ADPLL)为代表的数字射频技术相比传统的模拟设计，能够有效降低成本和易于片上系统(SoC)集成。根据应用范围，已有的全数字锁相环主要分为窄带和宽带两类。

如图1所示，为现有技术中窄带ADPLL的结构示意图；其主要由数控振荡器(DCO)101、相位累加器102、时数转换器(TDC)103和数字滤波器104组成。相位累加器102和TDC 103对参考频率FREF信号106与DCO输出的CKV信号107进行鉴频鉴相，得到相位误差，经滤波后形成控制信号，调节DCO的振荡频率。

如图2所示，为现有技术中TDC结构示意图；其采用N个延时单元201级联的延时链实现，每级延时单元的延迟时间决定了TDC的分辨率Δt_res，因此一旦电路设计完成，整个TDC的分辨率是固定不可调节的。对于给定的分辨率Δt_res，为覆盖完整的DCO时钟周期T_CKV，组成TDC的延时单元个数N需要满足下式：

$N\≥\frac{\max \left(T_{\mathrm{CKV}}\right)}{\min \left(\mathrm{\Δ}{t}_{\mathrm{res}}\right)}---\left(1\right)$

对于DCO输出频率范围较大(如最高频率和最低频率相差超过50％)的应用，该结构的TDC必须根据最低频率(对应最大时钟周期max(T_CKV))选取延时单元个数N。当DCO输出较高频率时，尽管不需要N个延时单元，但TDC仍然有N个延时单元在工作，造成功耗和面积的浪费。因此，已有的TDC结构和基于TDC的ADPLL主要适用于DCO输出频率范围较窄(如最高频率和最低频率相差小于10％)的应用。

如图3所示，为现有技术中宽带ADPLL的结构示意图，其主要由DCO 301、Bang-Bang鉴频鉴相器(Bang-Bang PFD)302和数字滤波器303组成。由于采用Bang-BangPFD进行鉴频鉴相，其输出为0或1的二进制数，精度有限，只能进行整数频率合成，不能实现小数频率合成，因此鉴频鉴相精度和相位噪声性能都随之牺牲。

可见，已有的ADPLL，不论是基于TDC的窄带结构还是基于Bang-Bang PFD的宽带结构，都有其自身的局限。

发明内容

本发明的目的是提供一种可调节分辨率的TDC及基于该TDC的ADPLL，能够实现小数频率合成，满足宽频率范围应用要求，同时实现低功耗。

本发明的目的是通过以下技术方案实现的：

一种可调节分辨率的TDC，包括：一条延时链，该延时链包括多级延时单元和多个触发器，每一延时单元均与一触发器相连；

其中，每个延时单元的延迟时间均通过输入的控制信号进行调节，且该控制信号，还用于选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过控制信号所选择且调节延迟时间的延时单元逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

一种可调节分辨率的TDC，包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；

其中，不同延时链中的延时单元具有不同的延迟时间，并且延时单元的个数也不同；每一条延时链内的延时单元具有相同的延迟时间，且延迟时间固定；

根据输入的选择信号选择其中一条延时链，并通过控制信号将不需要的延时链关断；

待测量的信号经过所选定的延时链逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

一种可调节分辨率的TDC，包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；

其中，不同延时链中的延时单元的个数不相同，每一条延时链内延时单元的延迟时间均可通过输入的控制信号进行调节；

根据输入的选择信号选择其中一条延时链，并通过控制信号关断未被选择的延时链；且在所选择的延时链内，通过该控制信号来调整延时单元的延迟时间，以及通过该控制信号来选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过所选择且调节延迟时间的延时链逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

一种可以实现小数频率合成的ADPLL，包括：前述的时数转换器TDC、数控振荡器DCO、相位累加器与数字滤波器；

其中，所述DCO根据输入的数字控制信号控制，产生振荡信号，并输出振荡频率和时钟信号；

所述TDC，用于通过比较DCO输出的时钟信号和参考时钟信号，获得包含小数相位误差的DCO时钟相位；

所述相位累加器，用于根据频率控制字对参考时钟信号进行计数，得到参考时钟相位，将其与TDC输出的DCO时钟相位相减得到相位误差；

所述的数字滤波器，用于对相位误差进行滤波，输出数字控制信号，调整DCO的振荡频率以达到锁定状态。

由上述本发明提供的技术方案可以看出，基于可调分辨率TDC的ADPLL能够根据DCO输出时钟周期(频率)调节分辨率，从而满足宽带输出频率的要求，有效克服传统TDC仅适用于窄带的缺陷；同时，针对不同的分辨率，TDC的功耗还能够相应调节和降低，采用该TDC实现的宽带ADPLL，相比已有技术采用Bang-Bang鉴频鉴相器的结构，能够实现小数频率合成，提高鉴频鉴相精度和相位噪声性能，同时实现了低功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为背景技术提供的现有技术中窄带ADPLL的结构示意图；

图2为背景技术提供的现有技术中TDC结构示意图；

图3为背景技术提供的现有技术中宽带ADPLL的结构示意图；

图4为本发明实施例一提供的一种可调节分辨率的TDC结构示意图；

图5为本发明实施例二提供的另一种可调节分辨率的TDC结构示意图；

图6为本发明实施例三提供的又一种可调节分辨率的TDC结构示意图；

图7为本发明实施例四提供的基于可调分辨率TDC的ADPLL结构示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

实施例一

本发明实施例提供一种可调节分辨率的TDC，其主要包括：一条延时链，该延时链包括多级延时单元和多个触发器，每一延时单元均与一触发器相连；

其中，每个延时单元的延迟时间均通过输入的控制信号进行调节，且该控制信号，还用于选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过控制信号所选择且调节延迟时间的延时单元逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

示例性的，其结构示意图如图4所示，该TDC 400包括一条由N级延时单元401a～401n和触发器402组成的延时链，其中，每个延时单元的延迟时间可通过控制信号B₁～B_n(403a～403n)进行调节，从而调节TDC的分辨率；同时，通过控制信号403a～403n可以选择工作的延时单元个数，将不需要的单元关断以降低功耗。待测量的信号CKV 404经过延时链逐级延迟，每一级延迟的输出作为触发器的输入，同时参考信号FREF 405作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

最终通过所有触发器的输出可以得到CKV 404和FREF 405两个时钟上升沿之间的时间差相当于延迟时间Δt_res的个数i，从而得到相位差的小数部分，即

$\mathrm{\Δ}{E}_{\mathrm{frac}}=1-\frac{{\mathrm{\Δt}}_{\mathrm{rise}}\left[k\right]}{T_{\mathrm{CKV}}}=1-\frac{{\mathrm{i\Δt}}_{\mathrm{res}}}{T_{\mathrm{CKV}}}---\left(2\right)$

其中，T_CKV是CKV信号的时钟周期；该方案中每个延时单元的延迟时间由控制信号403a～403n设定和调节，由于TDC的分辨率近似等于延时单元的延迟时间，因此，可实现TDC分辨率的调节。TDC的鉴相精度ΔΦ_res和鉴频精度Δf_res分别为

$\mathrm{\Δ}{\mathrm{\Φ}}_{\mathrm{res}}=\frac{\mathrm{\Δ}{t}_{\mathrm{res}}}{T_{\mathrm{CKV}}}---\left(3\right)$

$\mathrm{\Δ}{f}_{\mathrm{res}}=\mathrm{\Δ}{\mathrm{\Φ}}_{\mathrm{res}}{f}_R=\frac{\mathrm{\Δ}{t}_{\mathrm{res}}}{T_{\mathrm{CKV}}}{f}_R---\left(4\right)$

对于给定的参考时钟频率f_R，鉴相精度和鉴频精度均由TDC分辨率Δt_res和DCO时钟周期T_CKV的比值决定，因此对于不同的DCO时钟周期，只要相应调节TDC分辨率即可获得相应的鉴频鉴相精度。对于给定的DCO时钟周期T_CKV0和TDC分辨率Δt_res0，所需要开启的延时单元个数N₀满足下式：

$N_0\≥\frac{T_{\mathrm{CKV}0}}{\mathrm{\Δ}{t}_{\mathrm{res}0}}---\left(5\right)$

剩余的N–N₀个延时单元通过控制信号关断，即TDC仅消耗N₀个延时单元的功耗。

实施例二

本发明实施例提供一种可调节分辨率的TDC，其主要包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；

其中，不同延时链中的延时单元具有不同的延迟时间，并且延时单元的个数也不同；每一条延时链内的延时单元具有相同的延迟时间，且延迟时间固定；

根据输入的选择信号选择其中一条延时链，并通过控制信号将不需要的延时链关断；

待测量的信号经过所选定的延时链逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

示例性的，其结构示意图如图5所示；本示例中为了便于表示，仅示出了三条延时链，但其具体数量可根据实际情况来设定。

如图5所示，该TDC 500包括三条延时链，每条延时链由多级延时单元(501a～501k，502a～502m，503a～503n)和触发器504组成。其中，不同延时链的延时单元具有不同的延迟时间，并且延时链的延时单元个数也不同；每一条延时链内的延时单元具有相同的延迟时间，并且该时间是固定的。

因此，不同延时链所对应的分辨率不同，可以根据需要通过选择信号Sel 505选择所需要的延时链以满足前述公式(5)，并将剩下的延时链通过控制信号B₁～B_j(506～508，506～508分别控制对应延时链的关断)关断以降低功耗，以此实现调节TDC分辨率的目的。待测量的信号CKV 509经过延时链逐级延迟，每一级延迟的输出作为触发器的输入，同时参考信号FREF 510作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

本实施例与实施例一方案的TDC不同之处在于，实施例一方案中仅有一条延时链，通过控制延时单元的延迟时间实现TDC分辨率的调节；而本实施例具有多条延时链，每条延时链的延迟时间是固定的，不同延时链的延时单元个数和延迟时间不同，因此，是可以通过选择不同的延时链来实现TDC分辨率的调节；对每条延时链的延时单元个数和延迟时间的设计，流程与实施例一的方案类似。

实施例三

本发明实施例提供一种可调节分辨率的TDC，其主要包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；

其中，不同延时链中的延时单元的个数不相同，每一条延时链内延时单元的延迟时间均可通过输入的控制信号进行调节；

根据输入的选择信号选择其中一条延时链，并通过控制信号关断未被选择的延时链；且在所选择的延时链内，通过该控制信号来调整延时单元的延迟时间，以及通过该控制信号来选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过所选择且调节延迟时间的延时链逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

示例性的，其结构示意图如图6所示；本示例中为了便于表示，仅示出了三条延时链，但其具体数量可根据实际情况来设定。

如图6所示，该TDC 600包括三条延时链，每条延时链由多级延时单元601a～601k，602a～602m，603a～603n和触发器604组成；其中，不同延时链的延时单元具有不同的延迟时间，并且个数也不同。每一条延时链内的延时单元的延迟时间不是固定的，可以通过对应的控制信号B_1,1～B_1,k(606a～606k)，B_2,1～B_2,m(607a～607m)，B_j,1～B_j,n(608a～608n)进行调节。因此在进行分辨率的调节时，不仅可以按照实施例一的方案通过控制信号调节延时单元的延迟时间和个数，还可以按照实施例二的方案通过选择信号Sel 605选择延时链，从而实现更大范围和更高精度的调节和控制。待测量的信号CKV 609经过延时链逐级延迟，每一级延迟的输出作为触发器的输入，同时参考信号FREF 610作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

实施例四

图7为本发明提供的一种可以实现小数频率合成的ADPLL的结构示意图。如图7所示，其主要包括：前述实施例一、实施例二或实施例三所述的TDC 703、数控振荡器(DCO)701、相位累加器702与数字滤波器704；

其中，所述DCO 701根据输入的数字控制信号控制，产生振荡信号，并输出振荡频率fout 709和时钟信号CKV 708；

所述TDC 703，用于通过比较DCO输出的时钟信号CKV 708和参考时钟信号FREF706，获得包含小数相位误差的DCO时钟相位；

所述相位累加器702，用于根据频率控制字FCW 705对参考时钟信号FREF 706进行计数，得到参考时钟相位，将其与TDC输出的DCO时钟相位相减得到相位误差；

所述的数字滤波器704，用于对相位误差进行滤波，输出数字控制信号，调整DCO的振荡频率以达到锁定状态，即：

f_out＝FCW*f_R

本实施例中，根据DCO输出时钟CKV周期的范围和鉴频鉴相精度要求，设计TDC的分辨率范围和延时链、延时单元个数，通过分辨率控制信号RCW 707(对应图4中的403a～403n、图5中的505～508，或图6中的606a～606k、607a～607m及608a～608n)来调节TDC的分辨率，以覆盖具体给定的DCO时钟周期，并将不需要的延时单元关断以降低功耗。由于采用TDC检测小数相位误差，因此，所述ADPLL能够实现小数频率合成，同时，还可实现低功耗。

需要强调的是，本发明实施例一至实施例三所提供的TDC，在实际实施中，并不限于单端DCO时钟信号，还可针对差分DCO时钟信号进行差分延时链的设计和组合；此外所给出的TDC，也并不局限于ADPLL的应用，还可用于其它与时间测量相关的应用领域。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种可调节分辨率的TDC，其特征在于，包括：一条延时链，该延时链包括多级延时单元和多个触发器，每一延时单元均与一触发器相连；

其中，每个延时单元的延迟时间均通过输入的控制信号进行调节，且该控制信号，还用于选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过控制信号所选择且调节延迟时间的延时单元逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

2.一种可调节分辨率的TDC，其特征在于，包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；

其中，不同延时链中的延时单元具有不同的延迟时间，并且延时单元的个数也不同；每一条延时链内的延时单元具有相同的延迟时间，且延迟时间固定；

根据输入的选择信号选择其中一条延时链，并通过控制信号将不需要的延时链关断；

待测量的信号经过所选定的延时链逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

3.一种可调节分辨率的TDC，其特征在于，包括：一条以上的延时链，且每条延时链均包括多级延时单元和多个触发器，每一延时链中的延时单元均与一触发器相连；

其中，不同延时链中的延时单元的个数不相同，每一条延时链内延时单元的延迟时间均可通过输入的控制信号进行调节；

根据输入的选择信号选择其中一条延时链，并通过控制信号关断未被选择的延时链；且在所选择的延时链内，通过该控制信号来调整延时单元的延迟时间，以及通过该控制信号来选择工作的延时单元个数，并将不需要工作的延时单元关断；

待测量的信号经过所选择且调节延迟时间的延时链逐级延迟，每一级延迟的输出作为触发器的输入，且由参考信号作为触发器的时钟信号，根据触发器的输出对待测信号进行时间测量。

4.一种可以实现小数频率合成的ADPLL，其特征在于，包括：权利要求1-3任一项所述的时数转换器TDC、数控振荡器DCO、相位累加器与数字滤波器；

其中，所述DCO根据输入的数字控制信号控制，产生振荡信号，并输出振荡频率和时钟信号；

所述TDC，用于通过比较DCO输出的时钟信号和参考时钟信号，获得包含小数相位误差的DCO时钟相位；

所述相位累加器，用于根据频率控制字对参考时钟信号进行计数，得到参考时钟相位，将其与TDC输出的DCO时钟相位相减得到相位误差；

所述的数字滤波器，用于对相位误差进行滤波，输出数字控制信号，调整DCO的振荡频率以达到锁定状态。