JP2010273118A - 時間デジタル変換器 - Google Patents

Abstract

【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。
【選択図】 図１

Description

本発明は、時間デジタル変換器に関するものである。

時間デジタル変換器（Time to Digital Converter：以降「ＴＤＣ」と記す）は、小数点以下の時間の計測を行うデバイスである。近年、ＣＭＯＳ回路技術によりナノ秒からピコ秒精度のＴＤＣが容易に実現できるようになり、ＴＤＣの応用範囲が多方面に広がっている。その応用範囲の１つとして、デジタル化が進んでいる位相同期ループ（Phase Locked Loop：以降「ＰＬＬ」と記す）にＴＤＣを組み込んで全デジタルとしたＡＤＰＬＬ（All Digital PLL）の開発が行われている（例えば、非特許文献１参照）。このＡＤＰＬＬでは、動作状態の制御が容易となる、アナログループフィルタを不要にできる、プロセスの微細化により占有面積を小さくできるなどの利点がある。

ＡＤＰＬＬで使用されるＴＤＣは、デジタル制御発振器（Digitally Controlled Oscillator：以降「ＤＣＯ」と記す）の出力信号が入力される遅延回路の各遅延段の出力をリファレンス信号に同期して取り込み処理することで、ＤＣＯの出力信号の周期とリファレンス信号との小数位相差（時間データ）をデジタルコードへ変換するように構成される。

これまで提案されたＡＤＰＬＬは、無線回路での使用を想定したものであり、ＤＣＯの出力周波数は、数ＧＨｚオーダーと高いことから、小数位相情報を検出するＴＤＣは、遅延時間をできるだけ短い固定時間に設定して数ピコ秒の高い時間分解能を実現するように使用されていた。

しかし、従来提案されているＡＤＰＬＬの技術では、使用するＤＣＯに対するＴＤＣについて、周期データを得るのに必要な遅延段数および遅延時間の定め方に関する明確な指針は示されていない。そのため、使用するＤＣＯ毎に周期データを取得するために行うＴＤＣの遅延時間の調整作業が非常に面倒なものになっていた。

例えば、ベースバンドＰＬＬのような低周波ＰＬＬにＴＤＣを適用しようとする場合、ＴＤＣの遅延時間に、従来提案されているＡＤＰＬＬで使用するＴＤＣの遅延時間を適用すると、低周波信号の周期データを取得するためには、ＴＤＣの遅延段数を増やす必要がある。そうすると、不必要に消費電力が大きくなってしまうという問題が起こる。

一方、それを回避するため、遅延回路の遅延段数を増やさずに、遅延回路の各遅延段の時間遅延量を大きくして低周波信号の周期データを取得する方策を採ると、時間遅延量が大きすぎる場合は、波形が鈍り周期データを正確に取得できず、機能動作不良や分解能低下を招来するという問題が起こる。

R. B. Staszewski and P. T. Balasare, "All-Digital Frequency Synthesizer in Deep-Submicron CMOS", Wiley, New York, 2006

本発明は、上記に鑑みてなされたものであり、時間遅延量の最適値制御が行える時間デジタル変換器を提供することを目的とする。

本願発明の一態様によれば、入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりエッジと立ち下がりエッジの一方または両方のエッジを検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える時間デジタル変換器が提供される。

本発明によれば、時間遅延量の最適値制御が行える時間デジタル変換器を実現できるという効果を奏する。

図１は、本発明の第１の実施の形態に係る時間デジタル変換器の構成を示すブロック図である。 図２は、図１に示す可変遅延回路の構成例を示す回路図である。 図３は、本発明の第２の実施の形態に係る時間デジタル変換器の遅延量制御動作を説明するフローチャートである。 図４は、図３に示す手順による遅延時間の最適化過程を説明するタイムチャートである。 図５は、本発明の第３の実施の形態に係る時間デジタル変換器の遅延量制御動作を説明するフローチャートである。 図６は、図５に示す手順による遅延時間の最適化過程を説明するタイムチャートである。 図７は、本発明の第４の実施の形態に係る時間デジタル変換器の遅延量制御動作を説明するフローチャートである。 図８は、図７に示す手順による遅延時間の最適化過程を説明するタイムチャートである。

以下に添付図面を参照して、本発明の実施の形態に係る時間デジタル変換器を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る時間デジタル変換器の構成を示すブロック図である。なお、本実施の形態では、説明の便宜からＡＤＰＬＬの位相検出で用いる場合を想定して説明するが、これに限定されるものではない。

図１において、本実施の形態に係るＴＤＣは、直列に接続された複数の可変遅延回路１−１〜１−ｋと、複数の可変遅延回路１−１〜１−ｋと１対１で設けられる複数のフリップフロップ２−１〜２−ｋと、エッジ検出・カウンタ回路３ａと、制御回路４とを備えている。

なお、可変遅延回路１−１〜１−ｋは、遅延量が可変であればよいので、広く知られているものを適宜に選択して使用すればよい。ここでは、図１にインバータ回路で示したので、ＣＭＯＳインバータ回路による構成例を図２に示す。

図２は、図１に示す可変遅延回路の構成例を示す回路図である。図２において、直列に接続されるＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ８は、各ゲートが共通に接続されて入力端子となり、各ドレインが共通に接続されて出力端子となり、入力を反転して出力するＣＭＯＳインバータ回路を構成する。ＰＭＯＳトランジスタ７のソースと電源との間に可変電流源６が設けられ、ＮＭＯＳトランジスタ８のソースと回路グラウンドとの間に可変電流源９が設けられている。可変電流源６，９は、それぞれ、制御回路４からの遅延量制御信号に応じた動作電流をＣＭＯＳインバータ回路に供給する。これによって、ＣＭＯＳインバータ回路の入出力間の信号伝達時間が制御回路４からの遅延量制御信号に応じて制御される。

ここで、図１に示す構成から理解できるように、本実施の形態に係るＴＤＣは、従来のＡＤＰＬＬの位相検出で用いるＴＤＣにおいて、遅延回路の各遅延段を可変遅延段とし、温度計回路３が備えるエッジ検出回路にカウンタ回路を付加してエッジ検出・カウンタ回路３ａとし、制御回路４を追加したものである。温度計回路３では、内蔵するエッジ検出回路が、リファレンス信号ＲＥＦが入力された時の複数のフリップフロップ２−１〜２−ｋの各出力の変化（エッジ）を検出し、デジタルコード生成回路３ｂが、その検出出力に基づき１周期分のデータであるデジタルコードを生成するようになっている。なお、デジタルコード生成回路３ｂが生成するデジタルコードは、温度計コードと呼ばれている。

さて、ＤＣＯの出力ＣＫＶは、可変遅延回路１−１〜１−ｋの初段可変遅延回路１−１に入力される。フリップフロップ２−１〜２−ｋは、それぞれのクロック入力端子に共通に入力されるリファレンス信号ＲＥＦに応答して可変遅延回路１−１〜１−ｋの各遅延段の出力を取り込み、エッジ検出・カウンタ回路３ａに出力する。

エッジ検出・カウンタ回路３ａは、フリップフロップ２−１〜２−ｋの各出力信号の立ち上がりエッジと立ち下がりエッジの一方または両方のエッジを検出してカウントする。なお、図１では、可変遅延回路１−１〜１−ｋをインバータ回路で示してあることから、フリップフロップ２−１〜２−ｋのデータ出力端子は、逆相出力端子と正相出力端子とが交互にエッジ検出・カウンタ回路３ａに接続されるとしてある。

制御回路４は、１周期分のデータが過不足なく取得できるように、エッジ検出・カウンタ回路３ａにて検出されたエッジ数に応じて可変遅延回路１−１〜１−ｋそれぞれでの遅延量を同一に増減制御する。

このとき、制御回路４が、エッジ検出・カウンタ回路３ａが２個以下のエッジ数を検出するまで遅延量制御を行うことにすると、リファレンス信号ＲＥＦとの位相関係によっては１周期分のデータが取得できない場合がある。一方、制御回路４が、エッジ検出・カウンタ回路３ａが３個以上のエッジ数を検出するまで遅延量制御を行うことにする場合は、１周期分のデータを取得できるが、エッジ数が多すぎると、使用しないデータが多くなるので、結果としてＴＤＣの分解能低下となる。

そこで、例えば、遅延量制御に用いるエッジ数の最適値は３であるとし、エッジ検出・カウンタ回路３ａに、フリップフロップ２−１〜２−ｋの各出力信号の立ち上がりエッジと立ち下がりエッジの両方のエッジを検出してカウントさせる。そして、制御回路４に、エッジ数が２以下と少ない場合は、遅延量が小さいので遅延量を単位時間ずつ増加させる制御を行わせ、エッジ数が３以上と多い場合は遅延量が大きいので、遅延量を単位時間ずつ減少させる制御を行わせ、エッジ数３が検出されると、遅延量制御を終了させ、その時点での遅延量を保持させることができる。

これによれば、例えば、ばらつき等により遅延量が変化してしまった場合や、ＤＣＯの出力周波数が変化した場合に、遅延回路の遅延時間を最適値に制御できるので、機能動作不良になるのを避けることができる。

このように、本第１の実施の形態によれば、遅延回路の遅延量を可変制御できるようにしたので、周期データを正しく取得できないことによる機能動作不良や、ＴＤＣ分解能の不必要な低下、遅延段の段数増加による消費電力の増加を避けることができる。

以下、遅延量の最適値制御についての具体的な３つの動作例を実施の形態として説明する。ＡＤＰＬＬでは、動作開始時などの初期状態においては各種の調整動作（キャリブレーション）が行われる。上記した遅延量の最適値制御を含み以下に示す遅延量の最適値制御も、そのキャリブレーションの一環として実施できるものである。

（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る時間デジタル変換器の遅延量制御動作を説明するフローチャートである。図４は、図３に示す手順による遅延時間の最適化過程を説明するタイムチャートである。図４では、リファレンス信号ＲＥＦとＤＣＯの出力ＣＫＶとの位相関係、ＤＣＯの出力ＣＫＶと或る遅延時間での各フリップフロップの出力との関係およびエッジ検出動作が示されている。

本第２の実施の形態では、図１に示すエッジ検出・カウンタ回路３ａは、キャリブレーション時に、フリップフロップ２−１〜２−ｋの各出力信号の立ち上がりエッジと立ち下がりエッジの各エッジを検出してカウントするように設定されている。また、図１に示す制御回路４は、キャリブレーション時に、検出されたエッジ数ｎがｎ＝３となるのを監視するように設定されているとする。

図１に示すリファレンス信号ＲＥＦとＤＣＯの出力ＣＫＶとは、例えば、図４（１）と図４（２）（３）（４）とに示す位相関係で入力される。図４では、ＤＣＯの出力ＣＫＶが高レベル側半周期から低レベル側半周期へ切り替わった直後にリファレンス信号ＲＥＦが入力した場合の１クロック周期が示されている。

図３と図４において、制御回路４は、まず、制御動作開始時に、可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を最小値に設定する（ＳＴ１）。この場合、例えば、図４（２）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯの出力ＣＫＶの高レベル側半周期の前半部分の前端を含む狭い範囲に集中したとする。エッジ検出・カウンタ回路３ａは、ＤＣＯの出力ＣＫＶの高レベル側半周期の前端（立ち下がりエッジ）の検出を行い、エッジ数ｎをｎ＝１にして制御回路４に出力する（ＳＴ２）。

制御回路４は、ＳＴ２にて検出されたエッジ数ｎは、ｎ＝１であり３以下であるので（ＳＴ３：Ｎｏ）、十分な遅延量ではないと判断して可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を単位時間だけ増加する（ＳＴ４）。その結果、例えば、図４（３）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯの出力ＣＫＶの高レベル側半周期の前端と後端とを含む範囲に広がったとする。エッジ検出・カウンタ回路３ａは、ＤＣＯの出力ＣＫＶの高レベル側半周期の前端（立ち下がりエッジ）と後端（立ち上がりエッジ）の検出を行い、エッジ数ｎをｎ＝２にして制御回路４に出力する（ＳＴ２）。

制御回路４は、ＳＴ２にて検出されたエッジ数ｎは、ｎ＝２であり、今度も３以下であるので（ＳＴ３：Ｎｏ）、十分な遅延量ではないと判断して可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を単位時間だけ増加する（ＳＴ４）。これによって、例えば、図４（４）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯの出力ＣＫＶの１周期を含む範囲に広がったとする。エッジ検出・カウンタ回路３ａは、ＤＣＯの出力ＣＫＶの高レベル側半周期の前端（立ち下がりエッジ）と後端（立ち上がりエッジ）と低レベル側半周期の後端（立ち下がりエッジ）との検出を行い、エッジ数ｎをｎ＝３にして制御回路４に出力する（ＳＴ２）。

制御回路４は、ＳＴ２にて検出されたエッジ数ｎは、今度はｎ＝３であるので（ＳＴ３：Ｙｅｓ）、遅延量制御を終了し、エッジ数ｎ＝３が得られた遅延量を設定値として保持する。図１に示すＴＤＣは、以後、その設定したＴＤＣ遅延時間で動作することになる。

本第２の実施の形態によれば、立ち上がりエッジと立ち下がりエッジのエッジ数の和が３となる場合を遅延時間制御の設定値とするので、１周期分のデータを過不足なく取得できる。したがて、機能動作不良が起こらない条件内で、最高の分解能でＴＤＣを動作させることができる。

（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る時間デジタル変換器の遅延量制御動作を説明するフローチャートである。図６は、図５に示す手順による遅延時間の最適化過程を説明するタイムチャートである。図６では、図４と同様に、リファレンス信号ＲＥＦとＤＣＯの出力ＣＫＶとの位相関係、ＤＣＯの出力ＣＫＶと或る遅延時間での各フリップフロップの出力との関係およびエッジ検出動作が示されている。

本第３の実施の形態では、図１に示すエッジ検出・カウンタ回路３ａは、キャリブレーション時に、フリップフロップ２−１〜２−ｋの各出力信号の立ち上がりエッジと立ち下がりエッジのいずれか一方を検出してカウントするように設定されている。但し、図５と図６では、立ち上がりエッジを検出してカウントするように設定されている。また、図１に示す制御回路４は、キャリブレーション時に、検出されたエッジ数ｎがｎ＝２となるのを監視するように設定されているとする。

図１に示すリファレンス信号ＲＥＦとＤＣＯの出力ＣＫＶとは、例えば、図６（１）と図６（２）（３）とに示す位相関係で入力される。図６では、ＤＣＯの出力ＣＫＶが低レベル側半周期から高レベル側半周期へ切り替わった直後にリファレンス信号ＲＥＦが入力した場合の１クロック周期が示されている。

図５と図６において、制御回路４は、まず、制御動作開始時に、可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を最小値に設定する（ＳＴ１）。この場合、例えば、図６（２）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯの出力ＣＫＶの低レベル側半周期の前半部分の前端を含む狭い周囲に集中したとする。エッジ検出・カウンタ回路３ａは、ＤＣＯ出力ＣＫＶの高レベル側半周期の前端（立ち上がりエッジ）の検出を行い、エッジ数ｎをｎ＝１にして制御回路４に出力する（ＳＴ７）。

制御回路４は、ＳＴ７にて検出されたエッジ数ｎは、ｎ＝１であり２以下であるので（ＳＴ８：Ｎｏ）、十分な遅延量ではないと判断して可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を単位時間だけ増加する（ＳＴ４）。その結果、例えば、図６（３）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯの出力ＣＫＶの１周期を含む範囲に広がったとする。エッジ検出・カウンタ回路３ａは、ＤＣＯの出力ＣＫＶの低レベル側半周期の前端（立ち上がりエッジ）と高レベル側半周期の後端（立ち上がりエッジ）との検出を行い、エッジ数ｎをｎ＝２にして制御回路４に出力する（ＳＴ７）。

制御回路４は、ＳＴ７にて検出されたエッジ数ｎは、今度はｎ＝２であるので（ＳＴ８：Ｙｅｓ）、遅延量制御を終了し、エッジ数ｎ＝２が得られた遅延量を設定値として保持する。図１に示すＴＤＣは、以後、その設定したＴＤＣ遅延時間で動作することになる。

本第３の実施の形態によれば、立ち上がりまたは立ち下がりのエッジ数の和が２となる場合を遅延時間制御の設定値とするので、１周期分のデータを過不足なく取得できる。したがて、第２の実施の形態と同様に、機能動作不良が起こらない条件内で、最高の分解能でＴＤＣを動作させることができる。

加えて、本第３の実施の形態では、第２の実施の形態と比較すると、条件によっては分解能が低くなる可能性を有するが、本第３の実施の形態のみを実施する構成の場合は、第２の実施の形態のみを実施する構成よりも、エッジ検出回路・カウンタ回路の規模を小さくすることができる。

（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る時間デジタル変換器の遅延量制御動作を説明するフローチャートである。図８は、図７に示す手順による遅延時間の最適化過程を説明するタイムチャートである。図８では、図４と同様に、リファレンス信号ＲＥＦとＤＣＯ出力ＣＫＶとの位相関係、ＤＣＯの出力ＣＫＶと或る遅延時間での各フリップフロップの出力との関係およびエッジ検出動作が示されている。

本第４の実施の形態では、図１に示すエッジ検出・カウンタ回路３ａは、キャリブレーション時に、フリップフロップ２−１〜２−ｋの最終段から少なくとも１つのフリップフロップの出力信号を用いずに、残り全てのフリップフロップの各出力信号の立ち上がりエッジと立ち下がりエッジの一方または両方のエッジを検出してカウントするように設定されている。

つまり、本第４の実施の形態は、フリップフロップ２−１〜２−ｋの最終段から少なくとも１つのフリップフロップの出力信号をエッジ検出・カウントの対象とせずに、第１の実施の形態〜第３の実施の形態にて説明した遅延量の最適値制御を実施する場合に関するものである。

但し、図７と図８では、最終段から２つのフリップフロップ２−（ｋ−１），２−ｋの出力信号Ｑ（ｋ−１），Ｑ（ｋ）を用いずに残りのフリップフロップの出力信号Ｑ（１）〜Ｑ（ｋ−２）を用いて立ち上がりエッジと立ち下がりエッジの両方のエッジを検出してカウントするように設定されているとしている。したがって、図１に示す制御回路４は、キャリブレーション時に、検出されたエッジ数ｎがｎ＝３となるのを監視するように設定されていることになる。

図１に示すリファレンス信号ＲＥＦとＤＣＯの出力ＣＫＶとは、例えば、図８（１）と図８（２）（３）（４）とに示す位相関係で入力される。図８（２）（３）（４）に示すＤＣＯ出力ＣＫＶは、図４（２）（３）（４）に示したのと同じ波形である。図８（２）（３）（４）において破線で示すＱ（ｋ−１），Ｑ（ｋ）は、エッジ検出の対象にしないフリップフロップの出力信号である。

図７と図８において、制御回路４は、まず、制御動作開始時に、可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を最小値に設定する（ＳＴ１）。この場合、例えば、図８（２）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯ出力ＣＫＶの高レベル側半周期の前半部分の前端を含む狭い周囲に集中して分布したとする。エッジ検出・カウンタ回路３ａは、フリップフロップ２−１〜２−ｋの最終段から２つのフリップフロップの出力信号Ｑ（ｋ），Ｑ（ｋ−１）を用いずに、残りののフリップフロップの出力信号Ｑ（１）〜Ｑ（ｋ−２）を用いて、ＤＣＯ出力ＣＫＶの高レベル側半周期の前端（立ち下がりエッジ）の検出を行い、エッジ数ｎをｎ＝１にして制御回路４に出力する（ＳＴ１０）。

制御回路４は、ＳＴ１０にて検出されたエッジ数ｎは、ｎ＝１であり３以下であるので（ＳＴ３：Ｎｏ）、十分な遅延量ではないと判断して可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を単位時間だけ増加する（ＳＴ４）。その結果、例えば、図８（３）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、ＤＣＯ出力ＣＫＶの１周期を含む範囲に広がったとする。但し、フリップフロップ２−１〜２−ｋの最終段から２つのフリップフロップの出力信号Ｑ（ｋ），Ｑ（ｋ−１）は、ＤＣＯ出力ＣＫＶの１周期の後端（低レベル側半周期の後端）を挟んで発生している。

そのため、エッジ検出・カウンタ回路３ａは、ＤＣＯ出力ＣＫＶの１周期の後端（低レベル側半周期の後端）ではエッジ検出を行わず、ＤＣＯ出力ＣＫＶの高レベル側半周期の前端（立ち下がりエッジ）と後端（立ち上がりエッジ）の検出を行い、エッジ数ｎをｎ＝２にして制御回路４に出力する（ＳＴ１０）。

制御回路４は、ＳＴ１０にて検出されたエッジ数ｎは、ｎ＝２であり、今度も３以下であるので（ＳＴ３：Ｎｏ）、十分な遅延量ではないと判断して可変遅延回路１−１〜１−ｋの各遅延時間（ＴＤＣ遅延時間）を単位時間だけ増加する（ＳＴ４）。これによって、例えば、図８（４）に示すように、エッジ検出・カウンタ回路３ａに入力されるフリップフロップ２−１〜２−ｋの出力信号Ｑ（１）〜Ｑ（ｋ）は、最終段から２つの出力信号Ｑ（ｋ），Ｑ（ｋ−１）が共にＤＣＯ出力ＣＫＶの１周期の後端を超える形で、ＤＣＯ出力ＣＫＶの１周期を含む範囲に広がったとする。図示例では、フリップフロップ２−（ｋ−３），２−（ｋー２）の出力信号Ｑ（ｋ−３），Ｑ（ｋー２）が低レベル側半周期の後端を挟んで発生している。

これによって、エッジ検出・カウンタ回路３ａは、ＤＣＯ出力ＣＫＶの１周期の後端である低レベル側半周期の後端をも検出できるので、ＤＣＯ出力ＣＫＶの高レベル側半周期の前端（立ち下がりエッジ）と後端（立ち上がりエッジ）と低レベル側半周期の後端（立ち下がりエッジ）との検出を行い、エッジ数ｎをｎ＝３にして制御回路４に出力する（ＳＴ１０）。

制御回路４は、ＳＴ１０にて検出されたエッジ数ｎは、今度はｎ＝３であるので（ＳＴ３：Ｙｅｓ）、遅延量制御を終了し、エッジ数ｎ＝３が得られた遅延量を設定値として保持する。図１に示すＴＤＣは、以後その設定したＴＤＣ遅延時間で動作することになる。

本第４の実施の形態によれば、全フリップフロップ出力数よりも少ない出力数で遅延量の最適値制御が行えるので、ばらつき等により遅延量が変化してしまった場合や、ＤＣＯ出力周波数が変化した場合においても、ＴＤＣの機能動作不良を避けることができる。

なお、図１では、遅延回路の全ての遅延段を可変遅延段として構成した場合を示してあるが、可変遅延段は、少なくとも１つ設けるだけでもよい。遅延回路をこのように構成しても上記した最適値制御は行える。

１−１〜１−ｋ 可変遅延回路、２−１〜２−ｋ フリップフロップ、３ 温度計回路、３ａ エッジ検出・カウンタ回路、３ｂ デジタルコード生成回路、４ 制御回路。

Claims (5)

1. 入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、
   前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、
   前記複数のフリップフロップの各出力の立ち上がりエッジと立ち下がりエッジの一方または両方のエッジを検出するエッジ検出回路と、
   前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、
   前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路と
   を備えることを特徴とする時間デジタル変換器。
2. 前記エッジ検出回路は、前記フリップフロップの各出力の立ち上がりエッジと立ち下がりエッジの両方を検出し、
   前記制御回路は、前記カウントされたエッジ数が値３よりも小さい場合は前記可変遅延段の遅延量を増加させる制御を行い、前記カウントされたエッジ数が値３よりも大きい場合は前記可変遅延段の遅延量を減少させる制御を行うことを特徴とする請求項１に記載の時間デジタル変換器。
3. 前記エッジ検出回路は、前記フリップフロップの各出力の立ち上がりエッジと立ち下がりエッジの両方を検出し、
   前記制御回路は、動作開始時に前記可変遅延段の遅延量を最小値に設定し、前記カウントされたエッジ数が値３となるまで、前記可変遅延段の遅延量を増加させる制御を行うことを特徴とする請求項１に記載の時間デジタル変換器。
4. 前記エッジ検出回路は、前記フリップフロップの各出力の立ち上がりエッジと立ち下がりエッジのいずれか一方を検出し、
   前記制御回路は、動作開始時に前記可変遅延段の遅延量を最小値に設定し、前記カウントされたエッジ数が値２となるまで、前記可変遅延段の遅延量を増加させる制御を行うことを特徴とする請求項１に記載の時間デジタル変換器。
5. 前記エッジ検出回路は、前記フリップフロップの最終段から少なくとも１つのフリップフロップの出力信号を用いずにエッジ検出を行うことを特徴とする請求項２〜４のいずれか一つに記載の時間デジタル変換器。

Images