JP2008153754A - 半導体集積回路 - Google Patents

Abstract

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。
【選択図】 図２

Description

本発明は、半導体集積回路に関するもので、たとえば、ＧＨｚ級の高速入出力（Ｉ／Ｏ）インターフェースに用いて好適なＳｅｒ／Ｄｅｓ（シリアライズ／デシリアライズ）回路に関する。

近年、半導体集積回路のＩ／Ｏインターフェースが高速化し、ＧＨｚ帯のデータを取り扱う必要がでてきた。この高速のＩ／Ｏインターフェースに用いて好適な送受信機が、既に提案されている（たとえば、特許文献１参照）。

上記した従来の送受信機は、送信機（ＴＸ）、受信機（ＲＸ）、および、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有して構成されている。送信機は、データ処理回路から与えられる低速かつパラレルな形態の送信データを、高速かつシリアルな形態に変換する。受信機は、送信されてきた高速かつシリアルな形態の受信データを、リカバリ（復元）クロックを用いて低速かつパラレルな形態に変換し、データ処理回路に出力する。送信機および受信機は、ＰＬＬを共通のクロック源として用いている。

上記受信機には、クロック データ リカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ；ＣＤＲ）回路が設けられている。このＣＤＲ回路は、位相比較器、シリアル／パラレル変換器、ディジタルフィルタ、制御回路、および、位相分割器を備えている。このＣＤＲ回路は負帰還ループ回路となっており、位相比較器に入力される受信データとリカバリクロックとの位相の関係が最もマージンを有するような、リカバリクロックの位相を生成することができるようになっている。

ところで、送受信機には、消費電力をなるべく低く抑えるために、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）で構成される回路の動作を止め、送受信機を休眠状態とする休眠ステート（低消費電力モード）を備えたものがある。すなわち、この送受信機においては、たとえば休眠ステート時に、位相比較器、シリアル／パラレル変換器、ディジタルフィルタ、制御回路、および、位相分割器の動作を止めることによって、電力（電流）の消費を抑えることが可能とされている。

しかしながら、従来の送受信機には、受信機を、この休眠ステートからパワーアップの状態（完全動作ステートもしくはスタンバイステート）に遷移させた際に、正常に受信データを受信できない場合が発生するという問題があった。

このような受信エラーを招く原因としては、以下のようなことが考えられる。たとえば、リカバリクロックを生成する位相分割器において、リカバリクロックの生成に供されるクロック信号（ＩＣＬＫ，ＱＣＬＫ）を得るためのバッファアンプ、および、ＣＭＬ１／２分周器を備える場合、この位相分割器が備えるバッファアンプは一般的に消費電流が大きい。そのため、パワーアップの状態へ遷移した後、クロック信号（ＩＣＬＫ，ＱＣＬＫ）を出力するまでに数十ｎｓｅｃ程度の時間を要する。この間、ＣＭＬ１／２分周器がフリーラン（Ｆｒｅｅ Ｒｕｎ）することによって、ディジタルブロック（ディジタルフィルタおよび制御回路）には、そのＦｍａｘを超えるクロック信号が入力されるためと考えられる。または、電源立ち上げ時に発生するシリアル／パラレル変換器からの不良データ（いわゆる、ゴミデータ）がディジタルフィルタに入力される結果、制御回路内のステートマシンが破壊されて、正常に復帰しなくなるためと考えられる。
特開２００５−２５７３７６号公報

本発明は、上記の問題点を解決すべくなされたもので、休眠ステートでの電力の消費を抑えつつ、休眠ステートからパワーアップの状態へ遷移した際の受信エラーの発生を減少させることが可能な半導体集積回路を提供することを目的としている。

本願発明の一態様によれば、シリアルな形態の受信データを、パラレルな形態のデータに変換するシリアル／パラレル変換器と、前記受信データの位相に一致した位相を有するリカバリクロックを生成するリカバリクロック生成回路と、前記受信データと前記リカバリクロックとの位相を比較するディジタルフィルタと、前記ディジタルフィルタでの比較結果に応じて、前記リカバリクロック生成回路の動作タイミングを制御するリカバリクロック制御回路と、前記リカバリクロック制御回路および前記ディジタルフィルタのリセットを解除するタイミングを、ステートが休眠の状態からパワーアップの状態へ遷移するタイミングよりも遅らせるリセット回路とを具備したことを特徴とする半導体集積回路が提供される。

上記の構成により、休眠ステートでの電力の消費を抑えつつ、休眠ステートからパワーアップの状態へ遷移した際の受信エラーの発生を減少させることが可能な半導体集積回路を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体集積回路の基本構成を示すものである。なお、ここでは、半導体集積回路の高速Ｉ／Ｏ（入出力）インターフェースに用いて好適な送受信機として、Ｓｏｕｔｈ Ｂｒｉｄｇｅで使用されるＳｅｒ／Ｄｅｓ（シリアライズ／デシリアライズ）回路を例に説明する。

図１に示すように、このＳｅｒ／Ｄｅｓ回路は、送信機（ＴＸ）１１、受信機（ＲＸ）２１、および、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）３１を有して構成されている。送信機１１は、データ処理回路（図示していない）から与えられる低速かつパラレルな形態の送信データを、高速かつシリアルな形態に変換して外部に出力する。受信機２１は、送信されてきた高速かつシリアルな形態の受信データを、リカバリ（復元）クロック（Ｒｅｃｏｖｅｒｅｄ Ｃｌｏｃｋ）を用いて低速かつパラレルな形態に変換し、データ処理回路に出力する。送信機１１および受信機２１は、ＰＬＬ３１を共通のクロック源として用いている。

本実施形態の場合、送信機１１、受信機２１、および、ＰＬＬ３１は同一チップ内に内蔵され、チップの外部には、ＰＬＬ３１が用いる参照周波数（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）を発生するための参照周波数源４１が設けられている。ＰＬＬ３１は、参照周波数源４１からの参照周波数をもとにクロック信号（Ｓｙｓｔｅｍ Ｃｌｏｃｋ）を生成するとともに、位相が０度と９０度の基準クロック信号を生成するようになっている。

図２は、上記した受信機２１の基本構成を示すものである。ここでは、Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ（ＰＩ）方式によりリカバリクロックの生成を行うように構成した場合について説明する。

図２に示すように、受信機２１は、リカバリクロックを生成するためのＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路を含んでいる。このＣＤＲ回路は、レシーバ（Ｒｅｃｅｉｖｅｒ）２１ａ、サンプラー（Ｓａｍｐｌｅｒ）２１ｂ、位相検出器（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）２１ｃ、シリアル／パラレル変換器（Ｄｅｓｅｒｉａｌｉｚｅｒ）２１ｄ、ディジタルフィルタ（Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒ）２１ｅ、ＰＩ制御回路（リカバリクロック制御回路）２１ｆ、分周器（Ｄｉｖｉｄｅｒ）２１ｇ、１／２分周器であるバッファ回路（ｄｉｖｉｄｅｒ）２１ｈ、混合器（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）２１ｉ、バッファアンプ２１ｊ，２１ｋ、リセット（Ｒｅｓｅｔ）制御回路２１ｍ、および、パワー（Ｐｏｗｅｒ）制御回路２１ｎを備えている。

なお、バッファ回路２１ｈおよび混合器２１ｉによって、リカバリクロック生成回路が構成されている。また、バッファ回路２１ｈ、混合器２１ｉ、および、バッファアンプ２１ｊ，２１ｋは、上記した位相分割器を構成するものである。また、レシーバ２１ａ、サンプラー２１ｂ、位相検出器２１ｃ、シリアル／パラレル変換器２１ｄ、ディジタルフィルタ２１ｅ、ＰＩ制御回路２１ｆ、分周器２１ｇ、バッファ回路２１ｈ、混合器２１ｉ、および、バッファアンプ２１ｊ，２１ｋの各ブロックは、いずれもＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）によって構成されている。ただし、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆは、ディジタルブロックである。

レシーバ２１ａは、高速かつシリアルな形態の受信データを内部に取り込んで、その振幅を調整したり、増幅したりするものである。

サンプラー２１ｂは、レシーバ２１ａからの受信データをリカバリクロックによりリタイム（サンプリング）するものである。

位相検出器２１ｃは、リカバリクロックと受信データとの位相関係が最適値から進んでいるか、遅れているかを検出するものである。リカバリクロックが最適値よりも進んでいる場合にはダウン信号（ＤＮ）を、遅れている場合にはアップ信号（ＵＰ）を、リカバリデータ（ＲＤ）とともに、シリアル／パラレル変換器２１ｄに出力する。

シリアル／パラレル変換器２１ｄは、位相検出器２１ｃからのリカバリデータおよびアップ信号またはダウン信号を低速化し、低速かつパラレルな形態のデータ（Ｄａｔａ）および信号に変換するものである。この低速かつパラレルな形態のデータは、図示していないデータ処理回路に送られる。

ディジタルフィルタ２１ｅは、受信データとリカバリクロックとの位相を比較するもので、より具体的には、シリアル／パラレル変換器２１ｄによってパラレル化されたアップ信号またはダウン信号を平均化し、ある一定の時間間隔において、アップ信号またはダウン信号のどちらが多いかを比較するものである。このアップ信号またはダウン信号は、ＰＩ制御回路２１ｆに送られる。

ＰＩ制御回路２１ｆは、リカバリクロック生成回路の動作タイミングを制御するもので、たとえばカウンタ回路（Ｃｏｕｎｔｅｒ）２１ｆ-1とステートマシン（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）２１ｆ-2とを有している。カウンタ回路２１ｆ-1は、ディジタルフィルタ２１ｅからのアップ信号またはダウン信号をカウントする。ステートマシン２１ｆ-2は、カウンタ回路２１ｆ-1からのカウント出力（カウント値）にしたがって、位相の異なるクロック信号を混合させる際の比率を決定するための位相制御信号を生成する。この位相制御信号は、混合器２１ｉに送られる。

分周器２１ｇは、バッファ回路２１ｈからのリカバリクロックを分周し、シリアル／パラレル変換器２１ｄ、ディジタルフィルタ２１ｅ、ＰＩ制御回路２１ｆ、および、リセット制御回路２１ｍに与えるものである。

バッファアンプ２１ｊは、ＰＬＬ３１より供給される、位相が０度の基準クロック信号から、位相が１８０度のクロック信号（ＩＣＬＫ）を生成し、それを混合器２１ｉに出力するものである。

バッファアンプ２１ｋは、ＰＬＬ３１より供給される、位相が９０度の基準クロック信号から、位相が２７０度のクロック信号（ＱＣＬＫ）を生成し、それを混合器２１ｉに出力するものである。

混合器２１ｉは、ＰＩ制御回路２１ｆからの位相制御信号にもとづいて、バッファアンプ２１ｊ，２１ｋより供給されるクロック信号ＩＣＬＫ，ＱＣＬＫを混合させるものである。

バッファ回路２１ｈは、混合器２１ｉによって混合されたクロック信号を分割し、特定の位相を有するリカバリクロックを生成するものである。このリカバリクロックは、サンプラー２１ｂ、位相検出器２１ｃ、シリアル／パラレル変換器２１ｄ、および、分周器２１ｇに送られる。バッファ回路２１ｈは、たとえば、その入力にＡＣカップリング用コンデンサを含む、Ｃｏｍｍｏｎ ｍｏｄｅ Ｂｉａｓ発生回路および１／２ Ｄｉｖｉｄｅｒを有して構成されている（図示していない）。

リセット制御回路２１ｍは、受信機２１の状態（パワーステート）を、パワーアップの状態（完全動作ステート（Ｆｕｌｌ Ｏｐｅｒａｔｉｏｎ Ｓｔａｔｅ）もしくはスタンバイステート）Ｐ０から休眠ステートＰ１に遷移させた際に、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆにリセットをかけるためのものである。また、このリセット制御回路２１ｍは、ＰＬＬ３１からのシステムクロックにしたがって動作するディレイ回路（Ｄｅｌａｙ）２１ｍ-1を有している。このディレイ回路２１ｍ-1は、ＰＬＬ３１からのシステムクロックをカウントするカウンタ回路であって、受信機２１を、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移させた際に、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットの解除のタイミングに一定時間（Ｘサイクル）だけディレイをかけるものである。

パワー制御回路２１ｎは、受信機２１を構成する各ブロックへの動作電圧の供給（Ｐｏｗｅｒ＿ｏｎ）を、パワーステートに応じて制御するものである（ただし、この図においては、便宜上、バッファアンプ２１ｊ，２１ｋに動作電圧を与える場合のみを例示している）。

上記したように、ＣＤＲ回路は負帰還ループ回路となっており、位相検出器２１ｃに入力される受信データとリカバリクロックとの位相の関係が最もマージンを有するような、リカバリクロックの位相を生成することができるようになっている。

図３は、上記した構成を有する受信機２１の動作を説明するために示すものである。ここでは、受信機２１を、休眠ステートからパワーアップの状態に、パワーステートを遷移させた際の動作について説明する。

受信機２１の、パワーステート遷移時の動作について説明する前に、この受信機２１は２つのパワーステート、つまり、パワーアップの状態Ｐ０および休眠ステートＰ１を有している。パワーアップの状態Ｐ０とは、通常の、完全動作ステートもしくはスタンバイステートであり、休眠ステートＰ１とは、それ以外の、消費電力をなるべく低く抑えるための低消費電力モードである。すなわち、休眠ステートＰ１時には、ＣＭＬによって構成される、たとえばレシーバ２１ａ、サンプラー２１ｂ、位相検出器２１ｃ、シリアル／パラレル変換器２１ｄ、ディジタルフィルタ２１ｅ、ＰＩ制御回路２１ｆ、分周器２１ｇ、バッファ回路２１ｈ、混合器２１ｉ、および、バッファアンプ２１ｊ，２１ｋの動作を止めることによって、電力（電流）の消費を抑えることが可能となっている。

図３に示すように、この休眠ステートＰ１時において、リセット制御回路２１ｍおよびパワー制御回路２１ｎに対し、たとえば図示していないモード制御回路よってパワーアップの状態Ｐ０の設定が指示されたとする。すると、パワー制御回路２１ｎは、直ちに、各ブロックにフル動作を開始させるための動作電圧を供給する。これにより、消費電流が大きいバッファアンプ２１ｊ，２１ｋにも十分な動作電圧が供給される。

一方、リセット制御回路２１ｍにおいては、ディレイ回路２１ｍ-1によってＰＬＬ３１からのシステムクロックのカウントを開始する。そして、Ｘサイクルをカウントした後に、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除する。その他の、低消費電力モードとされている各ブロックについては、パワーステートを遷移させた際に直ちにリセットを解除する。

つまり、パワーステートの遷移時に、休眠ステートＰ１からパワーアップの状態Ｐ０への遷移タイミングに対し、ＣＤＲ回路における、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するタイミングを遅らせる。この場合、遅らせるディレイ量（Ｘサイクル）としては、たとえば、ＰＩ制御回路２１ｆに正確にリカバリクロックが入力されるのに十分な時間で、かつ、受信機２１のバイアス系が完全に立ち上がるのに必要な時間が望ましい。これにより、受信機２１がパワーアップの状態Ｐ０へ遷移した後、バッファアンプ２１ｊ，２１ｋから正常なクロック信号ＩＣＬＫ，ＱＣＬＫが出力されるまでの間にバッファ回路２１ｈがフリーランしたとしても、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆに、そのＦｍａｘを超えるクロック信号が入力されるのを防ぐことが可能となる。同時に、電源立ち上げ時に発生するシリアル／パラレル変換器２１ｄからの不良データが、ディジタルフィルタ２１ｅに入力されるのを防ぐことが可能となる。このため、その不良データによって、ＰＩ制御回路２１ｆ内のステートマシン２１ｆ-2が破壊されるのを未然に防止できるようになる。

以降、ＣＤＲ回路において、位相検出器２１ｃに入力される受信データとリカバリクロックとの位相の関係が最もマージンを有するような、リカバリクロックの生成が安定に行われる。

上記したように、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するタイミングを、休眠ステートＰ１からパワーアップの状態Ｐ０への遷移タイミングよりも遅らせるようにしている。すなわち、バッファアンプ２１ｊ，２１ｋから出力されるクロック信号ＩＣＬＫ，ＱＣＬＫが十分に安定した後に、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆを起動させるようにしている。これにより、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆに、そのＦｍａｘを超えるクロック信号が入力されたり、ディジタルフィルタ２１ｅに入力される不良データによって、ＰＩ制御回路２１ｆ内のステートマシン２１ｆ-2が破壊されるのを防ぐことが可能となる。したがって、休眠ステートＰ１での電力（電流）の消費を抑えることができるのみでなく、休眠ステートＰ１からパワーアップの状態Ｐ０へ遷移した際の受信エラーの発生をも減少させることが可能となるものである。

なお、上記した実施形態において、不良データがＰＩ制御回路２１ｆおよびディジタルフィルタ２１ｅに入力されるのを防ぐために、ＰＩ制御回路２１ｆおよびディジタルフィルタ２１ｅと同様に、位相検出器２１ｃ、シリアル／パラレル変換器２１ｄ、分周器２１ｇのすべて、もしくは、いずれかにリセット制御回路２１ｍによるリセットがかけられるように構成されたものにも適用できる。

［第２の実施形態］
図４は、本発明の第２の実施形態にしたがった、半導体集積回路の高速Ｉ／Ｏインターフェースに用いて好適な送受信機における受信機の基本構成を示すものである。ここでは、図１に示したＳｏｕｔｈ Ｂｒｉｄｇｅで使用されるＳｅｒ／Ｄｅｓ回路の受信機を例に、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を用いてリカバリクロックの生成を行うように構成した場合について説明する。なお、図２と同一部分には同一符号を付して、詳しい説明は割愛する。

図４に示すように、受信機２１ＡはＣＤＲ回路を含んでいる。このＣＤＲ回路は、レシーバ２１ａ、サンプラー２１ｂ、位相検出器２１ｃ、シリアル／パラレル変換器２１ｄ、ディジタルフィルタ２１ｅ、リセット制御回路２１ｍ、ＶＣＯ（リカバリクロック生成回路）２１ｏ、ＶＣＯ位相追従制御回路（リカバリクロック制御回路）２１ｐ、ＶＣＯ周波数追従制御回路２１ｑ、位相周波数検出器（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）２１ｒ、および、クロック分周器（Ｃｌｏｃｋ Ｄｉｖｉｄｅｒ）２１ｓ，２１ｔを備えている。

なお、位相検出器２１ｃ、シリアル／パラレル変換器２１ｄ、ディジタルフィルタ２１ｅ、ＶＣＯ２１ｏ、ＶＣＯ位相追従制御回路２１ｐ、および、クロック分周器２１ｔによって位相追随ループが、ＶＣＯ２１ｏ、ＶＣＯ位相追従制御回路２１ｐ、ＶＣＯ周波数追従制御回路２１ｑ、位相周波数検出器２１ｒ、および、クロック分周器２１ｓによって周波数追随ループが、それぞれ構成されている。

ＶＣＯ２１ｏは、ＶＣＯ位相追従制御回路２１ｐおよびＶＣＯ周波数追従制御回路２１ｑによって制御され、その発振動作に応じたリカバリクロックを生成するものである。このリカバリクロックは、位相検出器２１ｃ、および、クロック分周器２１ｓ，２１ｔに送られる。

ＶＣＯ位相追従制御回路２１ｐは、ＶＣＯ２１ｏの動作タイミングを制御するもので、たとえばカウンタ回路およびステートマシン（いずれも、図示していない）を有している。カウンタ回路は、ディジタルフィルタ２１ｅからのアップ信号ＵＰまたはダウン信号ＤＮをカウントする。ステートマシンは、カウンタ回路からのカウント出力（カウント値）にしたがって、リカバリクロックの位相を制御するための制御信号を生成する。この制御信号は、ＶＣＯ２１ｏに送られる。

ＶＣＯ周波数追従制御回路２１ｑは、位相周波数検出器２１ｒからの検出出力にしたがって、リカバリクロックの周波数を制御するための制御信号を生成する。この制御信号は、ＶＣＯ２１ｏに送られる。

位相周波数検出器２１ｒは、外部の参照周波数源４１からのリファレンスクロックおよびクロック分周器２１ｓの出力を取り込んで、リファレンスクロックとリカバリクロックとの位相および周波数の差を検出するものである。この検出出力は、ＶＣＯ周波数追従制御回路２１ｑに送られる。

クロック分周器２１ｓ，２１ｔは、ＶＣＯ２１ｏからのリカバリクロックを分周するもので、クロック分周器２１ｓの出力は位相周波数検出器２１ｒに、クロック分周器２１ｔの出力は、シリアル／パラレル変換器２１ｄ、ディジタルフィルタ２１ｅ、および、ＶＣＯ位相追従制御回路２１ｐに、それぞれ供給される。

リセット制御回路２１ｍは、ＰＬＬ３１からのシステムクロックにしたがって動作するディレイ回路２１ｍ-1を有している。このディレイ回路２１ｍ-1は、ＰＬＬ３１からのシステムクロックをカウントするカウンタ回路であって、受信機２１Ａを、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移させた際に、位相追随ループの各ブロック、たとえば、位相検出器２１ｃ、ディジタルフィルタ２１ｅ、ＶＣＯ位相追従制御回路２１ｐ、および、クロック分周器２１ｔのリセットの解除のタイミングに一定時間（Ｘサイクル）だけディレイをかけるものである。

上記したように、ＶＣＯ２１ｏを制御することによってリカバリクロックを生成する方式の受信機２１Ａの場合も、ＣＤＲ回路は負帰還ループ回路となっており、位相検出器２１ｃに入力される受信データとリカバリクロックとの位相の関係が最もマージンを有するような、リカバリクロックの位相を生成することができるようになっている。

ただし、この受信機２１Ａの場合、ＶＣＯ２１ｏは、休眠ステートＰ１時であってもオン状態のままである。そして、周波数追随ループをオン状態に設定することによって、あらかじめリカバリクロックの周波数がリファレンスクロックの周波数に合致させられる。

一方、パワーアップの状態Ｐ０時では、位相追随ループだけがオン状態に設定される（周波数追随ループによる周波数の追随は特に行われない）。しかしながら、このパワーアップの状態Ｐ０時においては、ＶＣＯ位相追従制御回路２１ｐに多くの電流が流れるので、ＶＣＯ２１ｏにかかる電圧が変動し、ＶＣＯ２１ｏの発振周波数が変化する。これにより、ＶＣＯ位相追従制御回路２１ｐに、ＶＣＯ位相追従制御回路２１ｐのＦｍａｘを超える周波数が加えられる可能性がある。

そこで、たとえば図５に示すように、受信機２１Ａを、休眠ステートＰ１からパワーアップの状態Ｐ０へと、パワーステートを遷移させた際に、ディレイ回路２１ｍ-1によってＰＬＬ３１からのシステムクロックのカウントを開始する。そして、一定時間（Ｘサイクル）を経過した後に、休眠ステートＰ１の設定により低消費電力モードとされている、位相追随ループを構成する各ブロック（ＣＤＲ）のリセットを解除する。低消費電力モードとされている他のブロックについては、パワーステートを遷移させた際に、直ちにリセットを解除する。こうすることによって、ＶＣＯ位相追従制御回路２１ｐ内のステートマシンを、Ｆｍａｘを超える周波数の供給による破壊から保護できるようになる。

つまり、パワーステートの遷移時に、休眠ステートＰ１からパワーアップの状態Ｐ０への遷移タイミングに対し、位相検出器２１ｃ、ディジタルフィルタ２１ｅ、ＶＣＯ位相追従制御回路２１ｐ、および、クロック分周器２１ｔのリセットを解除するタイミングをＸサイクルだけ遅らせる。これにより、受信機２１Ａがパワーアップの状態Ｐ０へ遷移した後に、ＶＣＯ位相追従制御回路２１ｐ内のステートマシンが破壊されるのを未然に防止できるようになる。したがって、休眠ステートＰ１での電力（電流）の消費を抑えることができるのみでなく、休眠ステートＰ１からパワーアップの状態Ｐ０へ遷移した際の受信エラーの発生をも減少させることが可能となるものである。

なお、本実施形態の場合、位相検出器２１ｃ、ディジタルフィルタ２１ｅ、ＶＣＯ位相追従制御回路２１ｐ、および、クロック分周器２１ｔのリセットを解除するタイミング（ディレイ量）としては、システムクロックのサイクル（パルス）数をカウントすることにより制御する場合に限らない。たとえば図６に示すように、受信機２１Ｂが休眠ステートＰ１からパワーアップの状態Ｐ０へ遷移した後に、リセット制御回路２１ｍが、ＶＣＯ周波数追従制御回路２１ｑからの周波数追随ループが安定したことを示す周波数安定信号を受け取ることにより、たとえばディジタルフィルタ２１ｅおよびＶＣＯ位相追従制御回路２１ｐのリセットを解除するように構成することも可能である。このような構成とした場合には、リセット制御回路２１ｍのディレイ回路２１ｍ-1を省略することができる。

また、本実施形態のいずれの形態においても、位相検出器２１ｃ、ディジタルフィルタ２１ｅ、ＶＣＯ位相追従制御回路２１ｐ、および、クロック分周器２１ｔと同様に、シリアル／パラレル変換器２１ｄに対しても、リセット制御回路２１ｍによるリセットがかけられるように構成されたものにも適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった半導体集積回路（Ｓｅｒ／Ｄｅｓ回路）の構成例を示すブロック図。 図１に示したＳｅｒ／Ｄｅｓ回路における受信機の構成例を示すブロック図。 図２に示した受信機の、休眠ステートからパワーアップの状態に遷移させた際の動作について説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった、半導体集積回路（Ｓｅｒ／Ｄｅｓ回路）における受信機の構成例を示すブロック図。 図４に示した受信機の、休眠ステートからパワーアップの状態に遷移させた際の動作について説明するために示すタイミングチャート。 図４に示した受信機の、他の構成例を示すブロック図。

符号の説明

２１，２１Ａ，２１Ｂ…受信機、２１ｃ…位相検出器、２１ｄ…シリアル／パラレル変換器、２１ｅ…ディジタルフィルタ、２１ｆ…ＰＩ制御回路、２１ｆ-2…ステートマシン、２１ｍ…リセット制御回路、２１ｍ-1…ディレイ回路、２１ｏ…ＶＣＯ、２１ｐ…ＶＣＯ位相追従制御回路、２１ｑ…ＶＣＯ周波数追従制御回路、２１ｒ…位相周波数検出器、２１ｓ，２１ｔ…クロック分周器、３１…ＰＬＬ。

Claims (5)

1. シリアルな形態の受信データを、パラレルな形態のデータに変換するシリアル／パラレル変換器と、
   前記受信データの位相に一致した位相を有するリカバリクロックを生成するリカバリクロック生成回路と、
   前記受信データと前記リカバリクロックとの位相を比較するディジタルフィルタと、
   前記ディジタルフィルタでの比較結果に応じて、前記リカバリクロック生成回路の動作タイミングを制御するリカバリクロック制御回路と、
   前記リカバリクロック制御回路および前記ディジタルフィルタのリセットを解除するタイミングを、ステートが休眠の状態からパワーアップの状態へ遷移するタイミングよりも遅らせるリセット回路と
   を具備したことを特徴とする半導体集積回路。
2. 前記リセット回路は、外部より供給されるシステムクロックのサイクル数をカウントし、所定のカウント出力にともなって、前記リカバリクロック制御回路および前記ディジタルフィルタのリセットを解除することを特徴とする請求項１に記載の半導体集積回路。
3. 前記リカバリクロック生成回路は、Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ（位相補間）方式により構成された回路ブロックを含むことを特徴とする請求項１に記載の半導体集積回路。
4. 前記リカバリクロック生成回路は、Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ（ＶＣＯ）により構成された回路ブロックを含むことを特徴とする請求項１に記載の半導体集積回路。
5. 前記リセット回路は、前記ＶＣＯを制御する周波数追随ループからの周波数安定信号の供給にともなって、前記リカバリクロック制御回路および前記ディジタルフィルタのリセットを解除することを特徴とする請求項４に記載の半導体集積回路。

Images