JP2019161442A

JP2019161442A - Ｔｄｃ回路及びｐｌｌ回路

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Publication number: JP2019161442A
Application number: JP2018045384A
Authority: JP
Inventors: 貴司東海林; Takashi Shoji
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-03-13
Filing date: 2018-03-13
Publication date: 2019-09-19
Also published as: US10263625B1

Abstract

【課題】遅延素子の遅延量の制御によりスプリアスが軽減されると共に、遅延量の制御に伴う位相差算出誤差の補正を容易に行うことが出来るＴＤＣ回路及びＰＬＬ回路を提供することを目的とする。【解決手段】一つの実施形態によれば、ＴＤＣ回路は、直列接続される複数の遅延素子を有する。前記複数の遅延素子の内の一つをランダムに選択して基準信号を供給する基準信号供給回路を有する。前記複数の遅延素子の出力に応答して、クロック信号をラッチする複数のラッチ回路を有する。前記複数のラッチ回路が出力する出力信号をコーディングして、前記基準信号に対する前記クロック信号の相対的な時間の関係を示すデジタルコードを出力する出力回路を有する。【選択図】図１

Description

本実施形態は、ＴＤＣ（ＴｉｍｅＴｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）回路及びＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路に関する。

遅延素子の遅延時間のバラツキに起因してＴＤＣ回路の非線形性が生じる。従来、ＴＤＣ回路の非線形性に起因する、位相差の周期的なずれによってＰＬＬ回路の出力に生じるスプリアスを軽減する為、ＴＤＣ回路に基準信号を供給する遅延素子の遅延量を制御し、ルックアップテーブルに予め用意した各遅延量に対する位相差誤差と実際の遅延量による位相差を用いて演算を行い、位相算出時にキャリブレーションを行う技術が開示されている。

遅延素子の遅延量は、ＴＤＣ回路とＰＬＬ回路が組み込まれる半導体装置（図示せず）の製造条件、あるいは、動作中の温度変化によっても変化する。遅延量の制御は、位相差算出に誤差成分を与える。従って、遅延量の制御によりスプリアスが軽減出来ると共に、与えた誤差成分が容易に把握でき、位相算出時にタイムリーにその誤差成分の補正が出来ることが望まれる。

特開２０１３−７７８６９号公報特開２０１０−２１６８６号公報特許第５３９７４７１号公報

Enrico Temporiti, Colin Weltin-Wu, Daniele Baldi, Marco Cusmai, and Francesco Svelto, "A 3.5 GHz Wideband ADPLL With Fractional Spur Suppression Through TDC Dithering and Feedforward Compensation, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.45, NO.12, DECEMBER 2010, pp.2723-2736

一つの実施形態は、遅延素子の遅延量の制御によりスプリアスが軽減されると共に、遅延量の制御に伴う位相差算出誤差の補正を容易に行うことが出来るＴＤＣ回路及びＰＬＬ回路を提供することを目的とする。

一つの実施形態によれば、ＴＤＣ回路は、直列接続される複数の遅延素子を有する。前記複数の遅延素子の内の一つをランダムに選択して基準信号を供給する基準信号供給回路を有する。前記複数の遅延素子の出力に応答して、クロック信号をラッチする複数のラッチ回路を有する。前記複数のラッチ回路が出力する出力信号をコーディングして、前記基準信号に対する前記クロック信号の相対的な時間の関係を示すデジタルコードを出力する出力回路を有する。

図１は、第１の実施形態のＴＤＣ回路の構成を示す図である。図２は、第１の実施形態のＴＤＣ回路の制御方法を説明する為の図である。図３は、選択信号供給回路の構成例を示す図である。図４は、第２の実施形態のＴＤＣ回路の構成を示す図である。図５は、第２の実施形態のＴＤＣ回路の遅延素子の動作を説明する為の図である。図６は、遅延素子の他の構成を示す図である。図７は、図６の遅延素子の動作を説明する為の図である。図８は、第３の実施形態のＰＬＬ回路の構成を示す図である。

以下に添付図面を参照して、実施形態にかかるＴＤＣ回路及びＰＬＬ回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のＴＤＣ回路の構成を示す図である。本実施形態のＴＤＣ回路１は、ＴＤＣデコーダ１０と、遅延素子２０１〜２０Ｎ（Ｎ：２以上の整数）と、基準信号供給回路１５と、Ｄ型ラッチ回路１０１〜１０Ｎと、を有する。

遅延素子２０１〜２０Ｎは、直列接続されており、ＯＲ回路２１１〜２１Ｎで構成される。各ＯＲ回路の出力信号は、次段のＯＲ回路の一方の入力端に供給される。初段のＯＲ回路２１１の一方の入力端には、接地電位ＶＳＳが供給される。接地電位ＶＳＳは、ＯＲ回路２１１の論理レベル「０」に対応する。各ＯＲ回路２１１〜２１Ｎの他方の入力端には、基準信号供給回路１５から参照信号ＲＥＦが選択的に供給される。

基準信号供給回路１５は、選択信号供給回路２０と、各遅延素子２０１〜２０Ｎに対応して設けられた複数のＡＮＤ回路３０１〜３０Ｎを有する。ＡＮＤ回路３０１〜３０Ｎの出力信号が各ＯＲ回路２１１〜２１Ｎに供給される。各ＡＮＤ回路３０１〜３０Ｎの一方の入力端には信号線３から参照信号ＲＥＦが供給される。

選択信号供給回路２０には、参照信号ＲＥＦが供給される。選択信号供給回路２０は、参照信号ＲＥＦに応答して、ＡＮＤ回路３０１〜３０Ｎの他方の入力端に選択信号ＳＥＬ−１〜ＳＥＬ−Ｎを供給する。

選択信号ＳＥＬ−１〜ＳＥＬ−Ｎにより、ＡＮＤ回路３０１〜３０Ｎの一つをランダムに選択する。選択されたＡＮＤ回路から参照信号ＲＥＦが対応する遅延素子２０１〜２０Ｎに供給される。すなわち、基準信号供給回路１５は、遅延素子２０１〜２０Ｎの内のいずれか一つをランダムに選択して参照信号ＲＥＦを供給する。

Ｄ型ラッチ回路１０１〜１０Ｎは、遅延素子２０１〜２０Ｎの出力信号のエッジタイミングで信号線２から供給されるＤＣＯ（ＤｉｇｉｔａｌｌｙＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）（図示せず）のクロック信号ＤＣＯ＿ＣＬＫをラッチして、出力端子ＱからＴＤＣデコーダ１０に供給する。

選択信号ＳＥＬ―１〜ＳＥＬ−Ｎの情報が、選択信号供給回路２０からＴＤＣデコーダ１０に供給される。すなわち、どの遅延素子２０１〜２０Ｎに参照信号ＲＥＦが供給されたのかを示す情報がＴＤＣデコーダ１０に供給される。

ＴＤＣデコーダ１０は、Ｄ型ラッチ回路１０１〜１０Ｎの出力信号を用いてコーディングを行い、参照信号ＲＥＦのエッジタイミングに対するクロック信号ＤＣＯ＿ＣＬＫの相対的な時間の関係から位相差を算出する。この算出の際、どの遅延素子２０１〜２０Ｎに参照信号ＲＥＦが供給されたのかを示す選択信号ＳＥＬ―１〜ＳＥＬ−Ｎに基づく補正を行い、デジタルコード信号Ｄｏｕｔを出力する。

例えば、クロック信号ＤＣＯ＿ＣＬＫの周期Ｔに相当する遅延素子の数が１０個とする。参照信号ＲＥＦを印加する遅延素子を１段シフトした場合には、周期Ｔの１／１０に相当する時間の誤差を与えたという情報をＴＤＣデコーダ１０に供給する。ＴＤＣデコーダ１０は、その情報に基づく補正信号、すなわち、その誤差分を差し引く演算を行ってデジタルコード信号Ｄｏｕｔを出力する。周期Ｔに対応する遅延素子の数は、周期Ｔに対応するＤ型ラッチ回路１０１〜１０Ｎからの論理レベル「１」と「０」の個数により把握することが出来る。

遅延素子２０１〜２０Ｎの段数は、クロック信号ＤＣＯ＿ＣＬＫの周期Ｔと遅延素子の遅延時間によって適宜設定することが出来る。例えば、周期Ｔが遅延素子２０１〜２０Ｎの内の１０段分の遅延時間に相当する場合には、選択信号供給回路２０がランダムに選択する最終段の遅延素子の後段に更に１０段の遅延素子を直列に設ける構成とすることが出来る。

また、全ての遅延素子２０１〜２０Ｎをランダムに選択する構成とする必要は無い。例えば、後段側の遅延素子２０Ｎについては参照信号ＲＥＦの供給に代えて論理レベル「０」に対応する接地電位ＶＳＳを印加し、その前段の遅延素子からの出力信号に応答して動作させる構成としてもよい。

周期Ｔにおいて、参照信号ＲＥＦを最初に供給する遅延素子をランダムに選択することによりＴＤＣ回路１の非線形性の周期的な発生を回避でき、スプリアスを抑制することが出来る。

補正は、参照信号ＲＥＦとクロック信号ＤＣＯ＿ＣＬＫの位相差算出の中で行うことが出来る。従って、別途、ルックアップテーブル等に基づくキャリブレーションを行う必要がない。

図２は、ＴＤＣ回路１の制御方法を説明する為の図である。上段は、クロック信号ＤＣＯ＿ＣＬＫを、下段は、参照信号ＲＥＦを示す。クロック信号ＤＣＯ＿ＣＬＫの周期Ｔにおける位相比較動作において、選択信号供給回路２０によって参照信号ＲＥＦを供給する遅延素子をランダムに選択する。

例えば、図２においては、選択信号ＳＥＬ−２によって、ＡＮＤ回路３０２が選択される場合を示す。ＡＮＤ回路３０２が選択されることにより遅延素子２０２が選択され、クロック信号ＤＣＯ＿ＣＬＫがＤ型ラッチ回路１０２によってラッチされ、ＴＤＣデコーダ１０に供給される。以降、遅延素子２０２の出力信号が後段の遅延素子２０３〜２０Ｎによって順次遅延され、各Ｄ型ラッチ回路１０３〜１０Ｎの出力がＴＤＣデコーダ１０に供給される。

ＴＤＣデコーダ１０において、各Ｄ型ラッチ回路１０１〜１０Ｎの出力信号、及び、基準信号供給回路１５からの情報を用いてコーディングを行い、参照信号ＲＥＦとクロック信号ＤＣＯ＿ＣＬＫから位相差を算出する演算が行われる。

図３は、選択信号供給回路２０の構成例を示す図である。選択信号供給回路２０は、乱数発生回路２１と１＿ｈｏｔ信号発生回路２２を有する。乱数発生回路２１は、参照信号ＲＥＦの立上りタイミングに応答して乱数を出力する。１＿ｈｏｔ信号発生回路２２は、乱数発生回路２１の乱数出力に応じて選択信号ＳＥＬ−ｉを出力する。例えば、乱数出力が「３」の場合、１＿ｈｏｔ信号発生回路２２は「０１１」に対応する選択信号ＳＥＬ−３を論理レベル「１」とする信号を生成して、ＡＮＤ回路３０３に供給する。これにより、遅延素子２０３が選択される。すなわち、参照信号ＲＥＦのサイクル毎に、参照信号ＲＥＦを供給する遅延素子２０１〜２０Ｎがランダムに選択される。

（第２の実施形態）
図４は、第２の実施形態のＴＤＣ回路１の構成を示す図である。既述した実施形態に対応する構成には同一番号を付し、重複した記載は必要な場合にのみ行う。本実施形態の遅延素子２０１〜２０Ｎは、ＮＯＲ回路２０１１〜２０Ｎ１と、ＮＡＮＤ回路２０１２〜２０Ｎ２で構成される。

ＮＯＲ回路２０１１の一方の入力端には、論理レベル「０」に対応する接地電位ＶＳＳが供給される。ＮＡＮＤ回路２０１２の一方の入力端には、論理レベル「１」に対応する電源電圧ＶＤＤが供給される。

ＯＲ回路は、一般的にＮＯＲ回路の出力をインバータ回路（図示せず）で反転する構成を有する。従って、各遅延素子２０１〜２０ＮをＯＲ回路で構成した場合には、各遅延素子２０１〜２０Ｎの遅延時間が長くなる。

本実施形態においては、各遅延素子２０１〜２０ＮをＮＯＲ回路２０１１〜２０Ｎ１、ＮＡＮＤ回路２０１２〜２０Ｎ２で構成する。これにより、ＯＲ回路で構成した場合に比べて各遅延素子２０１〜２０Ｎの遅延時間を短くすることが出来る。より、ＴＤＣ回路１の分解能を高めることが出来る。

本実施形態においては、基準信号供給回路１５は、ＮＯＲ回路３０１１〜３０Ｎ１と、ＮＡＮＤ回路２０１２〜２０Ｎ２を有する。ＮＯＲ回路３０１１〜３０Ｎ１はＮＯＲ回路２０１１〜２０Ｎ１に対応して設けられ、ＮＡＮＤ回路３０１２〜３０Ｎ２はＮＡＮＤ回路２０１２〜２０Ｎ２に対応して設けられている。

信号線３−１と信号線３−２から差動関係にある参照信号ＲＥＦの正側の信号ＲＥＦ―Ｐと負側の信号ＲＥＦ−Ｎが供給される。信号線３−１は、各ＮＡＮＤ回路３０１２〜３０Ｎ２の一方の入力端に接続され、信号線３−２は、各ＮＯＲ回路３０１１〜３０Ｎ１の一方の入力端に接続される。

選択信号供給回路２０には、信号ＲＥＦ−Ｐが供給される。選択信号供給回路２０は、信号ＲＥＦ−Ｐの立上りのタイミングに応答して、いずれか一つが論理レベル「１」の選択信号ＳＥＬ−１〜ＳＥＬ−Ｎを出力する。選択信号ＳＥＬ−１〜ＳＥＬ−Ｎは夫々、インバータ回路３０１３〜３０Ｎ３を介してＮＯＲ回路３０１１〜３０Ｎ１の他の入力端に供給されると共に、ＮＡＮＤ回路３０１２〜３０Ｎ２の他方の入力端に供給される。

選択信号ＳＥＬ−１〜ＳＥＬ−Ｎが論理レベル「１」の時、信号ＲＥＦ−Ｐの論理レベル「１」に応じた信号が各々対応するＮＡＮＤ回路２０１２〜２０Ｎ２から出力される。すなわち、選択信号ＳＥＬ−１〜ＳＥＬ−Ｎにより信号ＲＥＦ−Ｐを供給する遅延素子２０１〜２０Ｎの内のＮＡＮＤ回路２０１２〜２０Ｎ２の一つがランダムに選択される。

各ＮＡＮＤ回路２０１２〜２０Ｎ２の出力信号のエッジのタイミングに応答してＤ型ラッチ回路１０１〜１０Ｎが信号線２から供給されるクロック信号ＤＣＯ＿ＣＬＫをラッチして、ＴＤＣデコーダ１０に供給する。

本実施形態の遅延素子２０１〜２０Ｎは、ＮＯＲ回路２０１１〜２０Ｎ１、ＮＡＮＤ回路２０１２〜２０Ｎ２によって構成される。従って、遅延素子２０１〜２０ＮをＯＲ回路、すなわち、ＮＯＲ回路とインバータ回路で構成した場合に比べて遅延時間を短くすることが出来、ＴＤＣ回路１の分解能を高めることが出来る。

図５は、第２の実施形態の遅延素子２０１〜２０Ｎの動作を説明する為の図である。便宜的に、遅延素子２０１〜２０４に対応する構成部分、すなわち、ＮＯＲ回路２０１１〜２０４１、及びＮＡＮＤ回路２０１２〜２０４２を示す。

ＮＯＲ回路２０１１〜２０４１の一方の入力端に論理レベル「０」の信号が供給され、ＮＡＮＤ回路２０１２〜２０４２の一方の入力端に論理レベル「１」の信号が供給された状態を示す。例えば、ＮＯＲ回路２０１１の一方の入力端に論理レベル「０」に対応する接地電位ＶＳＳが印加され、ＮＡＮＤ回路２０１２の一方の入力端に論理レベル「１」に対応する電源電圧ＶＤＤが印加された状態である。

各ＮＯＲ回路２０１１〜２０４１、及び、ＮＡＮＤ回路２０１２〜２０４２の入力信号、及び出力信号の論理レベル「０」「１」が破綻することなく動作することが分かる。

すなわち、ＮＯＲ回路２０１１を次段のＮＡＮＤ回路２０２２に供給し、ＮＡＮＤ回路２０１２の出力信号を次段のＮＯＲ回路２０２１に供給する構成、すなわち、前段と次段の遅延素子において、ＮＯＲ回路２０１１〜２０Ｎ１とＮＡＮＤ回路２０１２〜２０Ｎ２を交互に切換えて接続する構成とする。これにより、論理の破綻なく複数の遅延素子２０１〜２０Ｎの直列回路を構成することが出来る。

図６は、遅延素子２０１〜２０Ｎの他の構成を示す図である。代表して遅延素子２０１を示す。遅延素子２０１は、ＮＯＲ回路２０１１と、ＮＡＮＤ回路２０１２と、インバータ回路４０１１、４０１２を有する。

インバータ回路４０１１、４０１２は、ＮＯＲ回路２０１１とＮＡＮＤ回路２０１２の出力端間に逆並列に接続されている。インバータ回路４０１１はＮＡＮＤ回路２０１２の出力信号／Ａを反転させてＮＯＲ回路２０１１の出力端に供給する。インバータ回路４０１２は、ＮＯＲ回路２０１１の出力信号Ａを反転させてＮＡＮＤ回路２０１２の出力端に供給する。

図７は、図６の遅延素子２０１の動作を説明する為の図である。ＮＯＲ回路２０１１の出力信号Ａと、ＮＡＮＤ回路２０１２の出力信号／Ａの遷移の状態を示す。信号Ａと信号／Ａは、反転位相の関係にある。

例えば、ＮＡＮＤ回路２０１２の出力信号／ＡがＬレベルからＨレベルに遷移する場合には、ＮＯＲ回路２０１１の出力信号Ａの影響を受ける。すなわち、インバータ回路４０１２は、出力信号Ａを反転してＮＡＮＤ回路２０１２の出力端に供給する。この為、出力信号／Ａは、破線５０で示される状態から実線５１で示される遷移状態に引き上げられる。ＮＡＮＤ回路２０１２の出力信号／ＡがＨレベルになるタイミングがｔ０からｔ１にシフトする。

結果として、出力信号ＡがＬレベルになるタイミングｔ２と、出力信号／ＡがＨレベルになるタイミングｔ１が一致する。従って、各遅延素子２０１〜２０Ｎを、図６に示す構成にしても、ＮＯＲ回路２０１１〜２０Ｎ１側とＮＡＮＤ回路２０１２〜２０Ｎ２側で遅延時間が等しい構成とすることが出来る。ＮＯＲ回路２０１１〜２０Ｎ１とＮＡＮＤ回路２０１２〜２０Ｎ２を用いることにより遅延素子２０１〜２０Ｎの１段あたりの遅延時間を短くしてＴＤＣ回路１の分解能を高めることが出来る。

（第３の実施形態）
図８は、第３の実施形態のＰＬＬ回路の構成を示す図である。本実施形態は、ＴＤＣ回路１と、デジタル位相比較器４と、デジタルループフィルタ５と、ＤＣ６と、カウンタ７とを有する。ＴＤＣ回路１は、既述したいずれかの実施形態のＴＤＣ回路１で構成される。ＴＤＣ回路１のデジタルコード信号Ｄｏｕｔは、デジタル位相比較器４に供給される。

カウンタ７は、ＤＣＯ６の出力信号Ｆｏｕｔが供給され、出力信号Ｆｏｕｔのサイクル数をカウントし、整数位相を算出して出力する。

デジタル位相比較器４は、カウンタ７から出力された整数位相、ＴＤＣ回路１の出力信号Ｄｏｕｔ、及び分周比を示す周波数制御信号ＤＮとから、出力信号Ｆｏｕｔの位相誤差を表すデジタル信号を生成する。デジタルループフィルタ５は、デジタル位相比較器４のデジタル信号に含まれる高調波成分や雑音を除去して、出力信号Ｆｏｕｔの周波数を制御する制御信号を生成する。

既述した様に、ＴＤＣ回路１において参照信号ＲＥＦを供給する遅延素子２０１〜２０Ｎをランダムに選択することにより遅延素子２０１〜２０Ｎの遅延時間の非線形性に起因した周期性をランダム化することが出来る為、出力信号Ｆｏｕｔのスプリアスが抑制される。また、遅延素子２０１〜２０Ｎをランダムに選択したことによる誤差分はＴＤＣ回路１において補正される為、キャリブレーションが不要となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ＴＤＣ回路、１０ＴＤＣデコーダ、１５基準信号供給回路、２０選択信号供給回路、１０１〜１０ＮＤ型ラッチ回路、２０１〜２０Ｎ遅延素子、４０１１及び４０１２インバータ回路、６ＤＣＯ。

Claims

直列接続される複数の遅延素子と、
前記複数の遅延素子の内の一つをランダムに選択して基準信号を供給する基準信号供給回路と、
前記複数の遅延素子の出力に応答して、クロック信号をラッチする複数のラッチ回路と、
前記複数のラッチ回路が出力する出力信号をコーディングして、前記基準信号に対する前記クロック信号の相対的な時間の関係を示すデジタルコードを出力する出力回路と、
を具備することを特徴とするＴＤＣ回路。
前記基準信号供給回路は、
乱数発生回路と前記乱数発生回路の出力に基づいて選択信号を生成する信号生成回路を備え、前記選択信号に応答して前記複数の遅延素子の内の一つをランダムに選択して前記基準信号を供給することを特徴とする請求項１に記載のＴＤＣ回路。
前記複数の遅延素子は夫々、ＮＡＮＤ回路とＮＯＲ回路を有し、前段のＮＡＮＤ回路の出力が次段のＮＯＲ回路に供給され、前段のＮＯＲ回路の出力が次段のＮＡＮＤ回路に供給されることを特徴とする請求項１または２に記載のＴＤＣ回路。
前記遅延素子を構成するＮＡＮＤ回路の出力端とＮＯＲ回路の出力端間に逆並列に接続される第１と第２のインバータ回路を備えることを特徴とする請求項３に記載のＴＤＣ回路。
制御信号により発振周波数が制御される発振器と、
前記発振器の出力信号が前記クロック信号として供給される請求項１から４のいずれか一項に記載のＴＤＣ回路と、
前記発振器の出力信号をカウントするカウンタと、
前記ＴＤＣ回路の出力信号と、前記カウンタの出力信号と、及び周波数制御信号とに基づいて前記発振器の出力信号の位相誤差を表す信号を生成する位相比較器と、
前記位相比較器の出力信号に応じて前記制御信号を出力するループフィルタと、
を備えるＰＬＬ回路。