JP2019096936A - 可変遅延回路、ｐｌｌ周波数シンセサイザ、電子機器 - Google Patents

Abstract

【課題】改善された特性を有する可変遅延回路を提供する。【解決手段】可変遅延回路２００は、ＤＴＣ（Digital To Time Converter）回路１００と、コントローラ２１０を備える。ＤＴＣ回路１００は、複数のキャパシタと、制御コードに応じてオン、オフされる複数のＭＯＳスイッチと、を含み、入力パルスを受け、その遅延対象のエッジに制御コードに応じた遅延を与え、遅延パルスｉ＿ｄｔｃ＿ｏを出力する。コントローラ２１０は、入力パルスＲＥＦの遅延対象のエッジより所定時間ＴＣＯＮＳＴ前から遅延対象のエッジまでの期間、制御コードＡ＿ＤＴＣ＿ＣＯＤＥとして、遅延量を指示する有効コードを与え、その直前に、制御コードＡ＿ＤＴＣ＿ＣＯＤＥとして、ＤＴＣ回路の内部の複数のＭＯＳスイッチをすべてオンさせるダミーコードＤＵＭＭＹ＿ＣＯＤＥを供給する。【選択図】図６

Description

本発明は、可変遅延回路に関する。

さまざまな電子回路に、パルス信号を入力として受け、そのエッジに、デジタルの制御コードに応じた遅延を与える可変遅延回路が用いられる。このような可変遅延回路は、デジタルの制御コードを時間情報に変換するため、デジタル−時間コンバータ（ＤＴＣ：Digital-To-Time Converter）とも称される。図１は、ＤＴＣ回路１００を備える可変遅延回路２００Ｒの回路図である。

フリップフロップ２０１には、遅延量を指定するＮビットの制御コードＤＴＣ＿ＣＯＤＥがロードされ、フリップフロップ２０１に格納される制御コードＤＴＣ＿ＣＯＤＥがＤＴＣ回路１００に供給される。たとえばフリップフロップ２０１は、基準パルスＲＥＦのネガエッジに応答して制御コードＤＴＣ＿ＣＯＤＥをラッチする。制御コードＤＴＣ＿ＣＯＤＥの各ビットは、対応するＭＯＳスイッチのオン、オフを指定する。

ＤＴＣ回路１００は、入力バッファ１０２、出力バッファ１０４、遅延ライン１０６、複数のキャパシタＣ_１〜Ｃ_Ｎ、複数のＭＯＳスイッチＭ_１〜Ｍ_Ｎを備える。

複数のキャパシタＣ_１〜Ｃ_Ｎの一端は遅延ライン１０６と接続される。複数のＭＯＳスイッチＭ_１〜Ｍ_Ｎはそれぞれ、対応するキャパシタＣ_１〜Ｃ_Ｎの他端と接地の間に設けられる。

ＭＯＳスイッチＭ_１〜Ｍ_Ｎのオン、オフに応じて、遅延ライン１０６から見えるキャパシタＣ_１〜Ｃ_Ｎの個数が変化する。キャパシタＣ_１〜Ｃ_Ｎの容量値が等しく（Ｃ_Ｕとする）、Ｍ個のＭＯＳスイッチがオン状態であるとき、遅延ライン１０６に有効に接続される遅延に寄与する総容量Ｃ_{ＤＥＬＡＹ}は、Ｃ_Ｕ×Ｎとなる。

入力バッファ（インバータ）１０２は、基準パルスＲＥＦにもとづいて、遅延ライン１０６およびそれに接続される容量を駆動する。出力バッファ（インバータ）１０４は、遅延ライン１０６に発生する電圧ＲＥＦ＿Ｂを、ハイ・ローに２値化し、遅延パルスｉ＿ｄｔｃ＿ｏを出力する。

図２（ａ）は、図１の可変遅延回路２００Ｒの動作波形図であり、図２（ｂ）は、図１のＤＴＣ回路の制御コードと遅延量の関係を示す図である。図２（ａ）には、基準パルスＲＥＦのポジエッジ（リーディングエッジ）が遅延される様子を示す。遅延ライン１０６の電圧ＲＥＦ＿Ｂは遅延ライン１０６の容量値Ｃ_{ＤＥＬＡＹ}に応じた時定数で変化する。遅延ライン１０６の電圧ＲＥＦ＿Ｂが出力バッファ１１０のしきい値とクロスすると、出力パルスｉ＿ｄｔｃ＿ｏが変化する。図２（ｂ）に示すように、遅延量τ_{ＤＥＬＡＹ}は、制御コードＤＴＣ＿ＣＯＤＥの値に対して線形に変化する。

特開２００５−２２９５４８号公報 特許第５５９１９１４号公報

本発明者らは、図１の可変遅延回路２００Ｒについて検討した結果、以下の課題を認識するに至った。

ＤＴＣ回路１００の分解能を高めるためには、キャパシタの容量Ｃを小さくする必要がある。キャパシタの容量Ｃが小さくなると、相対的にＭＯＳスイッチＭのドレイン容量Ｃｄの影響が無視できなくなる。

図３は、ＤＴＣ回路１００の等価回路図である。１個のＭＯＳスイッチＭ_１がオン、残りのＭＯＳスイッチがオフの状態を考察する。ドレイン容量Ｃｄは、ＭＯＳスイッチＭ_１のドレインソース間に存在する。

ＭＯＳスイッチＭ_１がオンのとき、遅延ライン１０６から見える容量はＣである。ＭＯＳスイッチＭ１がオフのとき、遅延ライン１０６から見える容量はＣとＣｄの直列接続の合成容量（Ｃ_Ｕ＊Ｃｄ）／（Ｃ_Ｕ＋Ｃｄ）である。ここで、ドレイン容量Ｃｄは、キャパシタの容量Ｃよりも十分に小さい（Ｃｄ≪Ｃ_Ｕ）。したがってＭＯＳスイッチがオフ時の合成容量は、Ｃｄと近似される。

図４（ａ）はドレイン容量の電圧依存性を示す図である。ＭＯＳスイッチＭ_１のドレイン容量Ｃｄは、ダイオードの逆方向バイアス特性により、ドレインバイアス電圧ｖｂに依存する。ＭＯＳスイッチＭ_１がオフのとき、ドレインはハイインピーダンスとなるため、電位ｖｂは不定となる。したがって、ドレイン容量Ｃｄは不確定要素となる。

図４（ｂ）は、ＭＯＳスイッチＭ_１をターンオフさせたときの、遅延ライン１０６と接地間の容量（ＲＥＦ＿Ｂ端子容量という）の応答特性を示す図である。ＭＯＳスイッチがターンオフした瞬間、ＭＯＳスイッチＭ_１のドレインはフローティングノードとなり、そのときの電圧値ｖｂは不定である。ＭＯＳスイッチのターンオフ後、ドレイン電圧ｖｂが安定するまでには非常に長い時間を要し、したがってドレイン容量ＣｄがＣｄ_０に安定化するのには非常に長い時間を有する。

反対にＭＯＳスイッチがターンオンする際には、ＭＯＳスイッチＭ１のオン抵抗は直ちに０Ωとなり、ドレインバイアス電圧ｖｂは直ちに０Ｖとなるから、ＲＥＦ＿Ｂ端子容量は、キャパシタの値Ｃ_Ｕに素早く確定する。

ＭＯＳスイッチをターンオンするときと、ターンオフするときの安定化時間の相違は、ＤＴＣ回路１００に顕著な非線形性をもたらす。図５（ａ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープアップしたときの、図５（ｂ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープダウンしたときの積分非直線性誤差（ＩＮＬ）を示す図である。図５（ａ）、（ｂ）の対比から分かるように、ＩＮＬは、制御コードＤＴＣ＿ＣＯＤＥの遷移の履歴の影響を大きく受けてしまう。

なお、この問題を当業者の一般的な認識として捉えてはならず、さらに言えば本発明者らが独自に認識したものである。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、改善された特性を有する可変遅延回路の提供にある。

本発明のある態様は、可変遅延回路に関する。可変遅延回路は、ＤＴＣ（Digital To Time Converter）回路と、そのコントローラと、を備える。ＤＴＣ回路は、複数のキャパシタと、制御コードに応じてオン、オフされる複数のＭＯＳスイッチと、を含み、入力パルスを受け、その遅延対象のエッジに制御コードに応じた遅延を与え、遅延パルスを出力する。コントローラは、ＤＴＣ回路に制御コードを供給する。コントローラは、入力パルスの遅延対象のエッジより所定時間前から遅延対象のエッジまでの期間、制御コードとして、遅延量を指示する有効コードを与え、その直前に、制御コードとして、ＤＴＣ回路の内部の複数のＭＯＳスイッチをすべてオンさせるダミーコードを供給する。

本発明の別の態様は、ＰＬＬ（Phase Locked Loop）回路に関する。ＰＬＬ回路は、上述のいずれかの可変遅延回路を備えてもよい。これにより、ジッタの小さいパルスを生成できる。

本発明の別の態様は、周波数シンセサイザに関する。周波数シンセサイザは、上述のＰＬＬ回路を備えてもよい。

本発明の別の態様は、無線通信機器に関する。無線通信機器は、上述のＰＬＬ回路を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、可変遅延回路の特性を改善できる。

ＤＴＣ回路の回路図である。 図２（ａ）は、図１のＤＴＣ回路の動作波形図であり、図２（ｂ）は、図１のＤＴＣ回路の制御コードと遅延量の関係を示す図である。 ＤＴＣ回路の等価回路図である。 図４（ａ）は、ドレイン容量の電圧依存性を示す図であり、図４（ｂ）は、ＭＯＳスイッチＭ_１をターンオフさせたときの、遅延ラインと接地間の容量の応答特性を示す図である。 図５（ａ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープアップしたときの、図５（ｂ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープダウンしたときの積分非直線性誤差（ＩＮＬ）を示す図である。 実施の形態に係る可変遅延回路の回路図である。 図６の可変遅延回路の動作を示すタイムチャートである。 図８（ａ）、（ｂ）は、ひとつのＭＯＳトランジスタの動作を示すタイムチャートである。 図９（ａ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープアップしたときの、図９（ｂ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープダウンしたときの積分非直線性誤差（ＩＮＬ）を示す図である。 第１実施例に係る可変遅延回路の回路図である。 第２実施例に係る可変遅延回路の回路図である。 フラクショナルＮタイプＰＬＬ回路を用いたＰＬＬ周波数シンセサイザのブロック図である。 図１２のＰＬＬ周波数シンセサイザの動作波形図である。 無線通信機能を備える電子機器のブロック図である。

（概要）
本開示は、可変遅延回路に関する。可変遅延回路は、入力パルスを受け、その遅延対象のエッジに制御コードに応じた遅延を与え、遅延パルスを出力するＤＴＣ（Digital To Time Converter）回路と、ＤＴＣ回路に制御コードを供給するコントローラと、を備える。ＤＴＣ回路は、複数のキャパシタと、制御コードに応じてオン、オフされる複数のＭＯＳスイッチと、を含む。コントローラは、入力パルスの遅延対象のエッジより所定時間前から遅延対象のエッジまでの期間、制御コードとして、遅延量を指示する有効コードを与え、その直前に、制御コードとして、ＤＴＣ回路の内部の複数のＭＯＳスイッチをすべてオンさせるダミーコードを供給する。

この可変遅延回路では、ダミーコードによってすべてのＭＯＳトランジスタをターンオンすることで、ＭＯＳトランジスタとキャパシタの接続ノードの電位を確定させる。遅延対象のエッジは、有効な制御コードが与えられてから所定時間経過後に入力されるため、ＭＯＳトランジスタのドレイン容量のばらつきを抑制でき、特性を改善できる。

入力パルスは所定の周波数を有してもよい。所定時間は、入力パルスの半周期の長さであってもよい。これにより毎サイクル、制御コードが与えられてから遅延対象のエッジが発生するまでの時間を揃えることができる。

ダミーコードは、前のサイクルの遅延パルスにもとづくパルスが所定レベルである期間、供給されてもよい。前のサイクルの遅延パルスを利用して、ダミーコードを生成することで回路を簡素化できる。

コントローラは、有効コードを格納する第１フリップフロップと、第１フリップフロップの出力と、ダミーコードを供給すべき期間、所定レベルとなるゲート信号とを論理演算し、ＤＴＣ回路に供給する第１論理ゲートと、を含んでもよい。
第１論理ゲートとしては、ＯＲゲートを用いることができる。

ある態様の可変遅延回路は、ＤＴＣ回路の後段に設けられ、遅延パルスの遅延後のエッジに応答して第１レベルに遷移し、入力パルスの非遅延対象のエッジに応答して第２レベルに遷移する出力パルスを生成する出力回路をさらに備えてもよい。

出力回路は、入力端子にハイが入力され、リセット端子に入力パルスに応じた信号が入力され、クロック端子に遅延パルスが入力された第２フリップフロップを含んでもよい。

出力回路は、遅延パルスと入力パルスを受ける第２論理ゲートを含んでもよい。たとえば第２論理ゲートは、遅延パルス、入力パルスが正論理である場合、ＡＮＤゲートを用いることができる。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図６は、実施の形態に係る可変遅延回路２００の回路図である。可変遅延回路２００は、入力パルスＲＥＦの遅延対象のエッジに、外部から与えられる制御コード（外部制御コード）ＤＴＣ＿ＣＯＤＥに応じた遅延を与え、遅延後の出力パルスＤＥＬ＿ＲＥＦを出力する。本実施の形態において、遅延対象のエッジはポジエッジ（リーディングエッジ）であるとする。

可変遅延回路２００は、ＤＴＣ（Digital To Time Converter）回路１００に加えて、コントローラ２１０を備える。

ＤＴＣ回路１００は、入力パルスＲＥＦを受け、その遅延対象のエッジに制御コードＡ＿ＤＴＣ＿ＣＯＤＥに応じた遅延を与え、遅延パルスｉ＿ｄｔｃ＿ｏを出力する。ＤＴＣ回路１００は、複数のキャパシタと、制御コードＡ＿ＤＴＣ＿ＣＯＤＥに応じてオン、オフされる複数のＭＯＳスイッチと、を含む。ＤＴＣ回路１００の構成は特に限定されないが、たとえば図１のＤＴＣ回路１００と同様に構成することができる。ＭＯＳスイッチの個数がＮであるとき、制御コードＡ＿ＤＴＣ＿ＣＯＤＥのビット数はＮである。Ｎ個のキャパシタの容量はすべて等しくＣ_Ｕであるとする。またＮ個のＭＯＳスイッチのサイズ（Ｗ／Ｌ）もすべて等しく、それらのドレイン容量Ｃｄも等しいものとする。

コントローラ２１０は、外部制御コードＤＴＣ＿ＣＯＤＥを受け、ＤＴＣ回路１００に制御コードＡ＿ＤＴＣ＿ＣＯＤＥを供給する。コントローラ２１０は、入力パルスＲＥＦの遅延対象のエッジ（ポジエッジ）より所定時間Ｔ_{ＣＯＮＳＴ}前から遅延対象のエッジ（ポジエッジ）までの期間、制御コードＡ＿ＤＴＣ＿ＣＯＤＥとして、遅延量τ_{ＤＥＬＡＹ}を指示する有効コード（すなわち、外部制御コードＤＴＣ＿ＣＯＤＥ）を与え、その直前に、制御コードＡ＿ＤＴＣ＿ＣＯＤＥとして、ＤＴＣ回路１００の内部の複数のＭＯＳスイッチをすべてオンさせるダミーコードＤＵＭＭＹ＿ＣＯＤＥを供給する。

たとえばｉ番目のＭＯＳスイッチは、制御コードＡ＿ＤＴＣ＿ＣＯＤＥ［Ｎ−１：０］のうち、下位ｉビット目Ａ＿ＤＴＣ＿ＣＯＤＥ［ｉ−１］に対応付けられており、値が１のときにオン、値が０のときにオフとなる。このときダミーコードＤＵＭＭＹ＿ＣＯＤＥ［Ｎ−１：０］は、［１１１・・・１］（オール１）である。

以上が可変遅延回路２００の基本構成である。続いてその動作を説明する。図７は、図６の可変遅延回路２００の動作を示すタイムチャートである。

外部制御コードＤＴＣ＿ＣＯＤＥは、入力パルスＲＥＦと同じ周期で更新される。更新のタイミングは特に限定されない。図中、Ａ，Ｂ，Ｃ，Ｄは、サイクルごとに外部制御コードＤＴＣ＿ＣＯＤＥの値が変化しうることを模式的に示すものであり、値Ａ，Ｂ，Ｃ，Ｄに対応する遅延量は、τ_{ＤＥＬＡＹＡ}，τ_{ＤＥＬＡＹＢ}，τ_{ＤＥＬＡＹＣ}，τ_{ＤＥＬＡＹＤ}として示される。

２番目のサイクルに着目する。入力パルスＲＥＦの遅延対象のエッジＥ２に対する制御コードＡ＿ＤＴＣ＿ＣＯＤＥは、そのエッジＥ２の時刻ｔ_２から所定時間Ｔ_{ＣＯＮＳＴ}だけ遡る時刻ｔ_１に確定する。つまり、入力パルスＲＥＦの遅延対象のエッジＥ２は、有効な制御コードＢが与えられた時刻ｔ_１から所定時間Ｔ_{ＣＯＮＳＴ}経過後に発生することが保証される。

時刻ｔ_１の直前の期間ｔ_０〜ｔ_１）においては、制御コードＡ＿ＤＴＣ＿ＣＯＤＥとしてダミーコードＤＵＭＭＹ＿ＣＯＤＥ（オール１）が供給される。

図８（ａ）、（ｂ）は、ひとつのＭＯＳトランジスタの動作を示すタイムチャートである。

図８（ａ）を参照して、制御コードＤＴＣ＿ＣＯＤＥの対応するビットの値が０であるときの動作を説明する。期間ｔ_０〜ｔ_１の間に、ダミーコードＤＵＭＭＹ＿ＣＯＤＥによって、ＭＯＳトランジスタがオンとなる。これによりＭＯＳトランジスタとキャパシタの接続ノードの電位（つまりドレイン電圧ｖｂ）が０Ｖに確定する。

そして時刻ｔ_１に、制御コードＤＴＣ＿ＣＯＤＥの対応するビット（値０）によって、ＭＯＳトランジスタがターンオフする。ドレイン電圧ｖｂは、ターンオフ直後に負電圧となり、その後、０Ｖに向かって収束していく。ＲＥＦ＿Ｂ端子容量は、ドレイン電圧ｖｂの変化に応じて、値Ｃｄ_０に向かって収束していく。入力パルスＲＥＦの遅延対象のエッジＥは、時刻ｔ_１から所定時間Ｔ_{ＣＯＮＳＴ}の経過後に発生するから、このエッジＥのタイミングｔ_２におけるＲＥＦ＿Ｂ端子容量は、所定値をとることが保証される。図８（ａ）では、所定時間Ｔ_{ＣＯＮＳＴ}は、ドレイン電圧ｖｂの安定化時間と等しいかそれより長いため、エッジＥのタイミングｔ_２におけるＲＥＦ＿Ｂ端子容量はＣｄ_０となる。

なお、もし所定時間Ｔ_{ＣＯＮＳＴ}をドレイン電圧ｖｂの安定化時間より短かく設定したとしても、エッジＥのタイミングｔ_２におけるＲＥＦ＿Ｂ端子容量は一意に確定する。

図８（ｂ）を参照して、制御コードＤＴＣ＿ＣＯＤＥの対応するビットの値が１であるときの動作を説明する。期間ｔ_０〜ｔ_１の間に、ダミーコードＤＵＭＭＹ＿ＣＯＤＥによって、ＭＯＳトランジスタがオンとなる。これによりＭＯＳトランジスタとキャパシタの接続ノードの電位（つまりドレイン電圧ｖｂ）が０Ｖに確定し、ＲＥＦ＿Ｂ端子容量はＣ_Ｕとなる。

そして時刻ｔ_１に、制御コードＤＴＣ＿ＣＯＤＥの対応するビット（値１）が入力されると、ＭＯＳトランジスタはオン状態を維持する。ドレイン電圧ｖｂは０Ｖのままであり、ＲＥＦ＿Ｂ端子容量はＣ_Ｕを維持する。

以上が可変遅延回路２００の動作である。続いてその利点を説明する。

この可変遅延回路２００によれば、入力パルスＲＥＦが伝搬する遅延ラインから見える容量（ＲＥＦ＿Ｂ端子容量）を、入力パルスＲＥＦの遅延対象のエッジ（ポジエッジ）のタイミングにおいて確定させることができる。これにより、直前のコードが遅延量τ_{ＤＥＬＡＹ}に及ぼす影響を低減できる。

図９（ａ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープアップしたときの、図９（ｂ）は、制御コードＤＴＣ＿ＣＯＤＥをスイープダウンしたときの積分非直線性誤差（ＩＮＬ）を示す図である。図９（ａ）、（ｂ）の対比から分かるように、図６のＤＴＣ回路１００によれば、制御コードＤＴＣ＿ＣＯＤＥの遷移の履歴が、遅延量に与える影響を低減できる。

図７に戻り、コントローラ２１０のさらなる特徴を説明する。

入力パルスＲＥＦは所定の周波数を有し、ハイ期間、ロー期間の長さが固定される。この場合に、入力パルスＲＥＦのロー区間を、所定時間Ｔ_{ＣＯＮＳＴ}として用いるとよい。具体的にはコントローラ２１０は、入力パルスＲＥＦのネガエッジをトリガとして、ＤＴＣ回路１００に与えるコードＡ＿ＤＴＣ＿ＣＯＤＥを、ダミーコードＤＵＭＭＹ＿ＣＯＤＥから制御コードＤＴＣ＿ＣＯＤＥに変化させる。これにより、特別なハードウェアを追加することなく、所定時間Ｔ_{ＣＯＮＳＴ}を簡単に生成できる。

さらにコントローラ２１０は、前のサイクルの遅延パルスＤＥＬ＿ＲＥＦが所定レベル（ハイ）である期間、ダミーコードＤＵＭＭＹ＿ＣＯＤＥを供給するとよい。ポジエッジが遅延対象である場合、前のサイクルの遅延パルスＤＥＬ＿ＤＥＬは、時刻ｔ_１の直前にハイレベルである。この関係を利用することで、ダミーコードＤＵＭＭＹ＿ＣＯＤＥの供給タイミングを簡単に生成できる。

本発明は、図６のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。

（第１実施例）
図１０は、第１実施例に係る可変遅延回路２００Ａの回路図である。可変遅延回路２００Ａは、ＤＴＣ回路１００の後段に設けられた出力回路２２０Ａをさらに備える。出力回路２２０Ａは、遅延パルスｉ＿ｄｔｃ＿ｏの遅延後のエッジ（ポジエッジ）に応答して第１レベル（たとえばハイ）に遷移し、入力パルスＲＥＦの非遅延対象のエッジ（ネガエッジ）に応答して第２レベル（たとえばロー）に遷移する出力パルスＤＥＬ＿ＲＥＦを生成する。

たとえば出力回路２２０Ａは、第２フリップフロップ２２２を含む。たとえば第２フリップフロップ２２２は、Ｄフリップフロップであり、その入力（Ｄ）にはハイレベルの電圧Ｖ_Ｈが入力される。第２フリップフロップ２２２のクロック端子には、ＤＴＣ回路１００からの遅延パルスｉ＿ｄｔｃ＿ｏが入力され、そのリセット端子には、インバータ２２４によって反転された入力パルス＃ＲＥＦが入力される。第２フリップフロップ２２２としてＳＲフリップフロップを用いてもよい。

出力回路２２０Ａを追加することにより、出力パルスＤＥＬ＿ＲＥＦのネガエッジのジッタをさらに抑制できる。

コントローラ２１０Ａは、第１フリップフロップ２１２、第１論理ゲート２１４、インバータ２１６を含む。第１フリップフロップ２１２は、有効コードとして使用される外部制御コードＤＴＣ＿ＣＯＤＥを格納する。たとえば第１フリップフロップ２１２は、入力パルスＲＥＦのネガエッジのタイミングで、外部制御コードＤＴＣ＿ＣＯＤＥを取り込んでもよい。

第１論理ゲート２１４は、第１フリップフロップ２１２の出力Ｉ＿ＤＴＣ＿ＣＯＤＥと、ゲート信号Ｉ＿ＧＡＴＥとを論理演算して得られる制御コードＡ＿ＤＴＣ＿ＣＯＤＥをＤＴＣ回路１００に供給する。ゲート信号Ｉ＿ＧＡＴＥは、ダミーコードＤＵＭＭＹ＿ＣＯＤＥを供給すべき期間、所定レベル（たとえばハイ）となる。ゲート信号Ｉ＿ＧＡＴＥとしては、ＤＴＣ回路１００の出力ｉ＿ｄｔｃ＿ｏ（もしくは可変遅延回路２００Ａの出力ＤＥＬ＿ＲＥＦ）を用いることができる。

本実施例において第１論理ゲート２１４はＯＲ（論理和）ゲートである。ゲート信号Ｉ＿ＧＡＴＥがハイ（すなわち値１）であるとき、第１論理ゲート２１４の出力である制御コードＡ＿ＤＴＣ＿ＣＯＤＥは、Ｉ＿ＤＴＣ＿ＣＯＤＥの値によらずにハイ（１）となり、したがって制御コードＡ＿ＤＴＣ＿ＣＯＤＥはダミーコードとなる。ゲート信号Ｉ＿ＧＡＴＥがロー（すなわち値０）であるとき、第１論理ゲート２１４の出力である制御コードＡ＿ＤＴＣ＿ＣＯＤＥは、Ｉ＿ＤＴＣ＿ＣＯＤＥの値と一致する。

図１０の可変遅延回路２００Ａによれば、図７の動作を実現できる。

図１１は、第２実施例に係る可変遅延回路２００Ｂの回路図である。第２実施例では、出力回路２２０Ｂの構成が第１実施例の出力回路２２０Ａと異なっている。出力回路２２０Ｂは、第２論理ゲート２２４を含む。第２論理ゲート２２４は、遅延パルスｉ＿ｄｔｃ＿ｏと入力パルスＲＥＦを受け、それらを論理演算して、出力パルスＤＥＬ＿ＲＥＦを生成する。たとえば第２論理ゲート２２４はＡＮＤゲートである。

図１１の可変遅延回路２００Ｂによれば、図７の動作を実現できる。出力回路２２０Ａにフリップフロップを用いないため、回路構成がシンプルであり、出力パルスＤＥＬ＿ＲＥＦに付加されるジッター（雑音）を低減することができる。また入力パルスＲＥＦの高周波化にも対応しやすい。

（用途）
続いて可変遅延回路２００の用途を説明する。図１２は、フラクショナルＮタイプＰＬＬ（Phase Locked Loop）回路を用いたＰＬＬ周波数シンセサイザ３００のブロック図である。ＰＬＬ周波数シンセサイザ３００は、ＤＴＣ回路３０２、ＰＦＤ（Phase-Frequency Detector）回路３０４、ループフィルタ３０６、ＶＣＯ（電圧制御発振器）３０８、プログラマブル分周器３１０を備える。

ＤＴＣ回路３０２は、上述の可変遅延回路２００に相当するブロックであり、基準クロックＲＥＦのエッジ（たとえばポジエッジ）にコードｃｏｄｅに応じた遅延を与える。

ＶＣＯ３０８は、ループフィルタ３０６からの出力信号ＬＰＦ＿ＯＵＴに応じた周波数で発振する。プログラマブル分周器３１０は、ＶＣＯ３０８の出力Ｆｏｕｔを、時分割的に２値で変化する分周比（１／３または１／４）で分周し、ＤＩＶ＿ＯＵＴ信号を生成する。ＰＦＤ回路３０４は、ＤＥＬ＿ＲＥＦ信号のポジエッジと、ＤＩＶ＿ＯＵＴ信号のポジエッジの位相差を検出し、位相差に応じた制御信号ＰＦＤ＿ＯＵＴを生成する。ＰＦＤ＿ＯＵＴ信号は、ループフィルタ３０６によって平滑化され、ＬＰＦ＿ＯＵＴ信号が生成される。

以上がＰＬＬ周波数シンセサイザ３００の構成である。図１３は、図１２のＰＬＬ周波数シンセサイザ３００の動作波形図である。分周比Ｎ＝３．２５（周波数は１／３．２５）のときの動作を実線で示す。比較のために、整数ＮタイプＰＬＬ回路の動作（Ｎ＝３）を併せて示す。分周比３．２５を得るために、プログラマブル分周器３１０の分周比（ＤＩＶ＿ＲＡＴＩＯ）は、時間的に値３と４を３：１の割合でとる。

出力信号Ｆｏｕｔの位相（Ｆｏｕｔ＿ｐｈａｓｅ）と基準クロックＲＥＦのポジエッジの関係に着目すると、基準クロックＲＥＦのポジエッジが１回発生する度に、出力信号Ｆｏｕｔの位相Ｆｏｕｔ＿ｐｈａｓｅは３．２５×２π［ｒａｄ］進む。このためＤＴＣ回路３０２を用いて、サイクル毎に、０．７５×２π［ｒａｄ］、０．５×２π［ｒａｄ］、０．２５×２π［ｒａｄ］、０［ｒａｄ］ずつ、基準クロックＲＥＦのポジエッジを遅延させると、遅延後のＤＥＬ＿ＲＥＦ信号のポジエッジとＤＩＶ＿ＯＵＴ信号のエッジのタイミングが揃うこととなる。したがって、遅延後のＤＥＬ＿ＲＥＦ信号をリファレンスとして、ＤＩＶ＿ＯＵＴ信号の位相をフィードバック制御することにより、所望の分周比３．２５を得ることができる。

実施の形態に係るＤＴＣ回路３０２として、上述の可変遅延回路２００（２００Ａ，２００Ｂ）を用いることにより、遅延量が安定した遅延パルスＤＥＬ＿ＲＥＦを得ることができ、ひいては高周波クロックＦｏｕｔのジッタ（位相雑音）を抑制できる。

図１４は、無線通信機能を備える電子機器４００のブロック図である。ここでは中間周波数ＩＦを利用したヘテロダイン方式を例とするが、ダイレクトコンバージョン方式の周波数シンセサイザにも、実施の形態に係るＰＬＬ周波数シンセサイザ３００は利用可能である。

ＰＬＬ周波数シンセサイザ３００は、中間周波数を有するＩＦ信号と、無線周波数を有するＲＦキャリア信号を生成する。π／２移相器４０１は、同相成分と直交成分のＩＦ信号を生成する。直交変調器４０４は、ベースバンドＩＣ４０２からのベースバンド信号ＴＸＩ，ＴＸＱを、移相器４０１からのＩＦ信号を利用して直交変調する。

周波数ミキサー４０６は、直交変調器４０４によって直交変調されたＴＸ信号を、ＲＦキャリア信号を利用して周波数アップコンバージョンする。周波数ミキサー４０６の出力は、バンドパスフィルタ４０８、パワーアンプ４１０、スイッチ４１２、バンドパスフィルタ４１４を経て、アンテナ４１６から送信される。

続いて受信側を説明する。アンテナ４１６が受信したＲＦ受信信号は、バンドパスフィルタ４１４、スイッチ４１２、ＬＮＡ（ローノイズアンプ）４１８、バンドパスフィルタ４２０を介して、周波数ミキサー４２２に入力される。周波数ミキサー４２２は、ＲＦ受信信号を、ＲＦキャリア信号を利用して周波数ダウンコンバージョンする。直交復調器４２４は、周波数ミキサー４２２からのＩＦ受信信号を、移相器４０１からのＩＦ信号を利用して直交復調し、復調後のベースバンド信号ＲＸＩ，ＲＸＱをベースバンドＩＣ４０２に供給する。

以上が電子機器４００の無線トランシーバの構成である。この無線トランシーバによれば、位相雑音の少ないＲＦキャリア信号やＩＦ信号を得ることができるため、通信品質を高めることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１）
実施の形態では、遅延対象のエッジをポジエッジとしたがその限りでなく、ネガエッジ（トレーリングエッジ、フォーリングエッジ）を遅延対象としてもよい。当業者によれば、各信号の論理を適宜反転したり、論理ゲートの種類を変更することにより、ネガエッジの遅延に対応させることが可能である。

（変形例２）
図１のＤＴＣ回路では、遅延ラインと接地の間に、キャパシタおよびＭＯＳスイッチを設けたがその限りでなく、ＭＯＳスイッチとキャパシタを、遅延ラインと電源ラインの間に直列に設けてもよい。

（変形例３）
実施の形態では、ＤＴＣ回路１００における複数のキャパシタの容量がすべて等しいものとしたがその限りでなく、容量値はバイナリで重み付けされてもよい。この場合、複数のＭＯＳスイッチのサイズ（Ｗ／Ｌ）も、容量値にしたがってバイナリで重み付けするとよい。

（変形例４）
実施の形態に係る可変遅延回路２００の用途は、ＰＬＬ周波数シンセサイザには限定されず、パルス信号のエッジを高精度でデジタル制御したいさまざまな用途に用いることができる。その他の用途としては、クロックリカバリー回路などが例示される。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ ＤＴＣ回路
２００ 可変遅延回路
２１０ コントローラ
２１２ 第１フリップフロップ
２１４ 第１論理ゲート
２１６ インバータ
２２０ 出力回路
２２２ 第２フリップフロップ
２２４ インバータ
３００ ＰＬＬ周波数シンセサイザ
３０２ ＤＴＣ回路
３０４ ＰＦＤ回路
３０６ ループフィルタ
３０８ ＶＣＯ
３１０ プログラマブル分周器

Claims (9)

1. 複数のキャパシタと、制御コードに応じてオン、オフされる複数のＭＯＳスイッチと、を含み、入力パルスを受け、その遅延対象のエッジに前記制御コードに応じた遅延を与え、遅延パルスを出力するＤＴＣ（Digital To Time Converter）回路と、
   前記ＤＴＣ回路に前記制御コードを供給するコントローラと、
   を備え、
   前記コントローラは、前記入力パルスの前記遅延対象のエッジより所定時間前から前記遅延対象のエッジまでの期間、前記制御コードとして、遅延量を指示する有効コードを与え、その直前に、前記制御コードとして、前記ＤＴＣ回路の内部の複数のＭＯＳスイッチをすべてオンさせるダミーコードを供給することを特徴とする可変遅延回路。
2. 前記入力パルスは所定の周波数を有し、
   前記所定時間は、前記入力パルスの半周期の長さであることを特徴とする請求項１に記載の可変遅延回路。
3. 前記ダミーコードは、前のサイクルの前記遅延パルスにもとづくパルスが所定レベルである期間、供給されることを特徴とする請求項１または２に記載の可変遅延回路。
4. 前記コントローラは、
   前記有効コードを格納する第１フリップフロップと、
   前記第１フリップフロップの出力と、前記ダミーコードを供給すべき期間、所定レベルとなるゲート信号とを論理演算し、前記ＤＴＣ回路に供給する第１論理ゲートと、
   を含むことを特徴とする請求項１から３のいずれかに記載の可変遅延回路。
5. 前記ＤＴＣ回路の後段に設けられ、前記遅延パルスの遅延後のエッジに応答して第１レベルに遷移し、前記入力パルスの非遅延対象のエッジに応答して第２レベルに遷移する出力パルスを生成する出力回路をさらに備えることを特徴とする請求項１から４のいずれかに記載の可変遅延回路。
6. 前記出力回路は、入力端子にハイが入力され、リセット端子に前記入力パルスに応じた信号が入力され、クロック端子に前記遅延パルスが入力された第２フリップフロップを含むことを特徴とする請求項５に記載の可変遅延回路。
7. 前記出力回路は、前記遅延パルスと前記入力パルスを受ける第２論理ゲートを含むことを特徴とする請求項５に記載の可変遅延回路。
8. 請求項１から７のいずれかに記載の可変遅延回路を備えることを特徴とするＰＬＬ（Phase Locked Loop）周波数シンセサイザ。
9. 請求項８に記載のＰＬＬ周波数シンセサイザを備えることを特徴とする電子機器。

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