CN110832778A - Pll电路 - Google Patents

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Abstract

相位频率比较器(4)对基准信号和可变分频器(3)的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号。与门电路(9)进行上升信号与下降信号的逻辑与运算，输出运算结果作为重定时用信号CLKretime。触发器电路(10)在与门电路(9)的输出信号的定时保持频率控制电路(8)的输出信号并进行输出。ΔΣ调制器(7)与触发器电路(10)的输出对应地决定可变分频器(3)的分频比。

Description

PLL电路
技术领域
本发明例如涉及生成用作FMCW(Frequency Modulated Continuous Wave：调频连续波)雷达发送波的线性调频(Chirp)信号的PLL电路。
背景技术
PLL电路是对压控振荡器(以下称作VCO)的输出信号的相位和基准信号的相位进行比较，通过将其结果反馈到VCO的频率控制电压来使VCO的振荡频率稳定的电路。在该PLL电路中，能够通过对VCO频率与基准信号频率之比进行时间控制，从VCO输出相位调制后的信号。由此，例如，能够在PLL电路中生成用作FMCW雷达发送波的线性调频信号。
作为以往的生成线性调频信号的PLL电路，通过用ΔΣ调制器控制用可变分频器对VCO的输出进行分频时的分频比来实现分数的分频比，将VCO的输出设定为基准信号的分数倍的频率。输入到该ΔΣ调制器的数据是与由频率控制电路生成的VCO的输出频率对应的值，例如如果使用随着时间而逐渐增加的数据，则从VCO输出频率随着时间而增加的线性调频信号。
这里，ΔΣ调制器通常需要与可变分频器同步地进行动作，因此，将可变分频器的输出即分频信号(CLKdiv)作为时钟进行动作。另一方面，频率控制电路从外部控制线性调频信号的调制定时，因此，将从外部输入的基准信号(CLKref)作为时钟进行动作。因此，从频率控制电路向ΔΣ调制器在时钟域的不同电路之间转送数据，需要充分考虑定时。以往，作为这种定时的对策，有的电路通过将输入到相位频率比较器的基准信号反转而作为频率控制电路的时钟，稳定地执行数据转送(例如，参照非专利文献1)。
现有技术文献
非专利文献
非专利文献1：Mohammed El-Shennawy,NikoJoram,Frank Ellinger著「Fractional-N PLL Optimization for Highly Linear Wideband Chirp Generation forFMCW Radars」,2015German Micro wave Conference
发明内容
发明要解决的课题
但是，在上述非专利文献1记载的现有电路中，在ΔΣ调制器的变动幅度大的情况或使VCO的输出相位移位的情况下等，仅仅将时钟反转(半时钟的延迟)是不够的，根据情况，存在产生数据转送错误这样的问题。
本发明正是为了解决上述问题而完成的，本发明的目的在于提供一种PLL电路，即使在CLKref与CLKdiv的定时差大的情况下，也能够防止产生数据转送错误。
用于解决课题的手段
本发明的PLL电路具有：压控振荡器，其输出与给定的频率控制电压对应的频率的信号；可变分频器，其与给定的分频比的信号对应地对压控振荡器的输出信号进行分频；相位频率比较器，其对基准信号和可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；与门电路，其输出上升信号与下降信号的逻辑与运算结果；频率控制电路，其将基准信号作为时钟进行动作，输出与压控振荡器的输出频率对应的信号；触发器电路，其在与门电路的输出信号的定时保持频率控制电路的输出信号并进行输出；ΔΣ调制器，其将可变分频器的输出作为时钟进行动作，与触发器电路的输出对应地决定可变分频器的分频比；电荷泵，其输出与上升信号和下降信号对应的电流；以及环路滤波器，其将对电荷泵的输出进行电流-电压转换和平滑化后的信号作为频率控制电压而输出到压控振荡器。
发明效果
本发明的PLL电路使用输出相位频率比较器的上升信号和下降信号的逻辑与运算结果的与门电路的输出，进行从频率控制电路输出的频率值Freq_data的重定时。由此，即使在CLKref与CLKdiv的定时差大的情况下，也能够防止产生数据转送错误。
附图说明
图1是示出本发明的实施方式1的PLL电路的结构图。
图2是示出本发明的实施方式1的PLL电路的各部的动作波形的时序图。
图3A是示出本发明的实施方式2的PLL电路的结构图，图3B是相位频率比较器的结构图。
图4是示出本发明的实施方式2的PLL电路的各部的动作波形的时序图。
图5是示出本发明的实施方式3的PLL电路的结构图。
图6是示出本发明的实施方式3的PLL电路的各部的动作波形的时序图。
图7是示出本发明的实施方式4的PLL电路的结构图。
具体实施方式
以下，为了更详细地说明本发明，按照附图对用于实施本发明的方式进行说明。
实施方式1
图1是本实施方式的PLL电路的结构图。
本实施方式的PLL电路具有基准信号源(REF)1、压控振荡器(VCO)2、可变分频器3、相位频率比较器4、电荷泵5、环路滤波器6、ΔΣ调制器7、频率控制电路8、与门电路9以及触发器电路(FF)10。另外，以下，设基准信号源1为REF1，压控振荡器2为VCO2，触发器电路10为FF10进行说明。
REF1是产生并输出作为基准信号CLKref的时钟的信号源。VCO2是输出与从环路滤波器6提供的频率控制电压对应的频率的信号的振荡器。可变分频器3是根据从ΔΣ调制器7提供的分频比的信号对VCO2的输出信号进行分频的处理部。相位频率比较器4是进行来自REF1的基准信号CLKref和从可变分频器3输出的分频信号CLKdiv的相位和频率的比较，输出与比较结果对应的频率的上升信号(UP)和下降信号(DN)的处理部。电荷泵5是将由来自相位频率比较器4的上升信号和下降信号构成的数字信号转换为模拟信号的电流值的处理部。环路滤波器6是对从电荷泵5输出的模拟信号进行电流-电压转换和平滑化(积分)的处理部。ΔΣ调制器7是将可变分频器3的输出即分频信号CLKdiv作为时钟进行动作，生成与从FF10输出的频率值Freq_data对应的分频比模式的处理部。频率控制电路8是将REF1输出的基准信号CLKref作为时钟进行动作，输出与VCO2的输出频率对应的频率值Freq_data的信号的电路。与门电路9是进行从相位频率比较器4输出的上升信号和下降信号的逻辑与运算并作为重定时用信号CLKretime而输出的电路。FF10是将从与门电路9输出的重定时用信号CLKretime作为时钟进行动作，在时钟的上升沿保持来自频率控制电路8的频率值Freq_data，并且输出该保持的频率值Freq_data的电路。
接下来，对实施方式1的PLL电路的动作进行说明。
还作为本PLL电路的输出信号的从VCO2输出的信号由可变分频器3进行分频并提供给相位频率比较器4。相位频率比较器4对REF1的输出和可变分频器3的输出进行比较，作为其比较结果输出上升信号(UP)或下降信号(DN)。电荷泵5输出与相位频率比较器4的上升信号或下降信号对应的电流，该输出电流被环路滤波器6进行电流-电压转换和平滑化(积分)，并施加到VCO2的频率控制端子。其结果是，VCO2的输出频率由REF1的频率和可变分频器3的分频比决定，使VCO2的输出频率稳定化。这里，可变分频器3的分频比被控制成使本PLL电路的输出为期望的调制波。控制分频比的是ΔΣ调制器7，生成与从频率控制电路8输出的频率值Freq_data对应的分频比模式，并输出到可变分频器3。从频率控制电路8输出的频率值Freq_data暂时通过重定时用的FF10由ΔΣ调制器7取得。
这里，ΔΣ调制器7是将从可变分频器3输出的分频信号CLKdiv作为时钟进行动作的CLKdiv域，频率控制电路8是将从REF1输出的基准信号CLKref作为时钟进行动作的CLKref域。
接下来，作为本PLL电路的动作，对从输出频率值Freq_data的信号的频率控制电路8向ΔΣ调制器7的数据转送进行说明。在图2中示出实施方式1的PLL电路中的各部的波形。
频率控制电路8将CLKref作为时钟进行动作，作为其输出的Freq_data的值在CLKref上升时(时刻T1、T2、…)发生变化。在电路收敛时，PLL电路以使CLKdiv和CLKref的上升沿一致的方式进行动作，但实际上可变分频器3的分频数因分数动作而随时间变动，因此，作为可变分频器3的输出的CLKdiv的上升沿(时刻t1、t2、…)的定时分散在CLKref的上升沿前后。因此，如果在CLKdiv的上升沿对Freq_data进行重定时，则根据情况会取入2次Freq_data的相同值，发生漏取1个值的现象。例如，在图2所示的动作的情况下，如果在CLKdiv的上升沿对Freq_data进行重定时，则会漏取Freq_data(D1～D4)中的Freq_data(D1、D3)的值而取入2次Freq_data(D2)的值。
因此，在本实施方式中，使用相位频率比较器4的输出信号进行Freq_data的重定时。作为相位频率比较器4的输出的上升信号和下降信号分别在CLKdiv和CLKref的上升沿的定时同时上升、下降。由此，上升信号的上升沿-下降信号的上升沿表现CLKdiv与CLKref的相位差。作为本PLL电路的与门电路9的输出的重定时用信号CLKretime在CLKdiv和CLKref的上升沿内在时间上延迟的上升沿之后上升。即，通过在与门电路9输出的上升沿对Freq_data进行重定时，总是在Freq_data变化后并且CLKdiv的上升沿进入后，能够取入下一个Freq_data。这就是本PLL电路的工作原理。
由此，例如即使在由ΔΣ调制引起的分频比的变动幅度大且CLKdiv的上升沿的时间变动幅度大的情况下，也能够稳定地进行Freq_data的传送。另外，例如在进行了对电荷泵5的输出提供偏置电流的动作的情况下，CLKref和DLKdiv的上升沿产生时间差而不一致，但此时也能够稳定地进行Freq_data的传送。
如上所述，根据实施方式1的PLL电路，该PLL电路具有：压控振荡器，其输出与给定的频率控制电压对应的频率的信号；可变分频器，其与给定的分频比的信号对应地对压控振荡器的输出信号进行分频；相位频率比较器，其对基准信号和可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；与门电路，其输出上升信号与下降信号的逻辑与运算结果；频率控制电路，其将基准信号作为时钟进行动作，输出与压控振荡器的输出频率对应的信号；触发器电路，其在与门电路的输出信号的定时保持频率控制电路的输出信号并进行输出；ΔΣ调制器，其将可变分频器的输出作为时钟进行动作，与触发器电路的输出对应地决定可变分频器的分频比；电荷泵，其输出与上升信号和下降信号对应的电流；以及环路滤波器，其将对电荷泵的输出进行电流-电压转换和平滑化后的信号作为频率控制电压而输出到压控振荡器。因此，即使在CLKref与CLKdiv的定时差大的情况下，也能够防止产生数据转送错误。
实施方式2
在实施方式2中，使用相位频率比较器4内部的触发器的复位信号以代替实施方式1中的与门电路9的输出。
图3A是示出实施方式2的PLL电路的结构图，图3B是相位频率比较器4内部的结构图。如图3A所示，实施方式2的PLL电路具有REF1、VCO2、可变分频器3、相位频率比较器4、电荷泵5、环路滤波器6、ΔΣ调制器7、频率控制电路8以及FF10，这些结构除了从相位频率比较器4输出成为向FF10的输入的重定时用信号CLKretime以外，与图1所示的实施方式1的结构相同。因此，对对应的部分标注相同的标号并省略其说明。
如图3B所示，相位频率比较器4是使用第1触发器401a和第2触发器401b的三态型。另外，该相位频率比较器4具有与门电路402，该与门电路402输出用于对这些第1触发器401a和第2触发器401b进行复位的复位信号。与门电路402是将作为第1触发器401a的输出的上升信号和作为第2触发器401b的输出的下降信号作为输入而进行逻辑与运算的运算电路。即，与门电路402在同时输出了上升信号和下降信号的情况下输出复位信号。
图4是示出实施方式2的各部的波形的说明图。
图4中的重定时用信号CLKretime是从与门电路402输出的复位信号。这里，与门电路402的复位信号的定时与实施方式1中的与门电路9的输出信号的定时相同，因此，在实施方式2中，也能够得到与实施方式1相同的效果。
如以上说明的那样，根据实施方式2的PLL电路，该PLL电路具有：压控振荡器，其输出与给定的频率控制电压对应的频率的信号；可变分频器，其与给定的分频比的信号对应地对压控振荡器的输出信号进行分频；相位频率比较器，其对基准信号和可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；频率控制电路，其将基准信号作为时钟进行动作，输出与压控振荡器的输出频率对应的信号；触发器电路，其在相位频率比较器内部的触发器的复位信号的定时保持频率控制电路的输出信号并进行输出；ΔΣ调制器，其将可变分频器的输出作为时钟进行动作，与触发器电路的输出对应地决定可变分频器的分频比；电荷泵，其输出与上升信号和下降信号对应的电流；以及环路滤波器，其将对电荷泵的输出进行电流-电压转换和平滑化后的信号作为频率控制电压而输出到压控振荡器。因此，即使在CLKref与CLKdiv的定时差大的情况下，也能够防止产生数据转送错误。
实施方式3
在实施方式3中设置有第2相位频率比较器，将来自该第2相位频率比较器的复位信号用作重定时用信号。
图5是示出实施方式3的PLL电路的结构图。如图5所示，实施方式3的PLL电路具有REF1、VCO2、可变分频器3、相位频率比较器4、电荷泵5、环路滤波器6、ΔΣ调制器7、频率控制电路8、FF10以及第2相位频率比较器40。这里，除了追加第2相位频率比较器40，并且使用来自第2相位频率比较器40的输出信号作为成为向FF10的输入的重定时用信号CLKretime以外，与图3所示的实施方式2的结构相同。
第2相位频率比较器40由第1触发器401a、第2触发器401b、与门电路402以及延迟电路(Delay)403构成。这里，第1触发器401a、第2触发器401b以及与门电路402的结构与图3B所示的实施方式2的相位频率比较器4的基本结构相同。但是，从第1触发器401a和第2触发器401b输出的上升信号和下降信号不输出到外部，仅成为与门电路402的输入。另外，延迟电路403是用于以设定时间量的脉宽输出与门电路402的输出信号的延迟电路。
在图6中示出各部的波形。通过延迟电路403，重定时用信号CLKretime的脉宽比实施方式2的重定时用信号CLKretime的脉宽大。在CLKretime的脉宽较小的情况下，有时难以用FF10可靠地进行重定时动作，但当如实施方式3所示为较大的脉宽时，能够用FF10可靠地进行重定时动作。
如以上说明的那样，根据实施方式3的PLL电路，设置有对基准信号和可变分频器的输出信号进行比较的第2相位频率比较器，第2相位频率比较器具有以设定时间量的脉宽输出内部的触发器的复位信号的延迟电路，触发器电路使用第2相位频率比较器的复位信号以代替相位频率比较器的复位信号，因此，除了实施方式1的效果之外，还能够更可靠地进行重定时。
实施方式4
在实施方式4中，将重定时用信号CLKretime直接作为使ΔΣ调制器7进行动作的时钟。
图7是示出实施方式4的PLL电路的结构图。
实施方式4的PLL电路具有REF1、VCO2、可变分频器3、相位频率比较器4、电荷泵5、环路滤波器6、ΔΣ调制器7、频率控制电路8以及第2相位频率比较器40。即，在实施方式4中，没有实施方式3的FF10，将来自第2相位频率比较器40的重定时用信号CLKretime直接作为ΔΣ调制器7的输入。
通过这样的结构，各部的动作波形与实施方式3的图6相同。ΔΣ调制器7不使用来自可变分频器3的输出CLKdiv而使用重定时用信号CLKretime作为时钟，因此，能够可靠地取得作为来自频率控制电路8的输出的频率值Freq_data。
如以上说明的那样，根据实施方式4的PLL电路，该PLL电路具有：压控振荡器，其输出与给定的频率控制电压对应的频率的信号；可变分频器，其与给定的分频比的信号对应地对压控振荡器的输出信号进行分频；相位频率比较器，其对基准信号和可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；第2相位频率比较器，其对基准信号和可变分频器的输出信号进行比较，并且具有以设定时间量的脉宽输出内部的触发器的复位信号的延迟电路；频率控制电路，其将基准信号作为时钟进行动作，输出与压控振荡器的输出频率对应的信号；ΔΣ调制器，其将来自第2相位频率比较器的复位信号作为时钟进行动作，与频率控制电路的输出对应地决定可变分频器的分频比；电荷泵，其输出与相位频率比较器的上升信号和下降信号对应的电流；以及环路滤波器，其将对电荷泵的输出进行电流-电压转换和平滑化后的信号作为频率控制电压而输出到压控振荡器。因此，除了实施方式1的效果之外，不需要触发器电路，能够减少电路面积，并且能够实现功耗的降低。
另外，本申请能够在其发明的范围内进行各实施方式的自由组合或各实施方式的任意构成要素的变形，或者在各实施方式中省略任意构成要素。
产业上的可利用性
如上所述，本发明的PLL电路涉及控制在时钟域不同的电路之间转送数据时的定时的结构，例如，适合用于生成用作FMCW雷达发送波的线性调频信号的PLL电路。
标号说明
1：基准信号源(REF)；2：压控振荡器(VCO)；3：可变分频器；4：相位频率比较器；5：电荷泵；6：环路滤波器；7：ΔΣ调制器；8：频率控制电路；9：与门电路；10：触发器电路(FF)；40：第2相位频率比较器；401a：第1触发器；401b：第2触发器；402：与门电路；403：延迟电路。

Claims (4)

1.一种PLL电路，其特征在于，
该PLL电路具有：
压控振荡器，其输出与给定的频率控制电压对应的频率的信号；
可变分频器，其与给定的分频比的信号对应地对所述压控振荡器的输出信号进行分频；
相位频率比较器，其对基准信号和所述可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；
与门电路，其输出所述上升信号与所述下降信号的逻辑与运算结果；
频率控制电路，其将所述基准信号作为时钟进行动作，输出与所述压控振荡器的输出频率对应的信号；
触发器电路，其在所述与门电路的输出信号的定时保持所述频率控制电路的输出信号并进行输出；
ΔΣ调制器，其将所述可变分频器的输出作为时钟进行动作，与所述触发器电路的输出对应地决定所述可变分频器的分频比；
电荷泵，其输出与所述上升信号和所述下降信号对应的电流；以及
环路滤波器，其将对所述电荷泵的输出进行电流-电压转换和平滑化后的信号作为所述频率控制电压而输出到所述压控振荡器。
2.一种PLL电路，其特征在于，
该PLL电路具有：
压控振荡器，其输出与给定的频率控制电压对应的频率的信号；
可变分频器，其与给定的分频比的信号对应地对所述压控振荡器的输出信号进行分频；
相位频率比较器，其对基准信号和所述可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；
频率控制电路，其将所述基准信号作为时钟进行动作，输出与所述压控振荡器的输出频率对应的信号；
触发器电路，其在所述相位频率比较器内部的触发器的复位信号的定时保持所述频率控制电路的输出信号并进行输出；
ΔΣ调制器，其将所述可变分频器的输出作为时钟进行动作，与所述触发器电路的输出对应地决定所述可变分频器的分频比；
电荷泵，其输出与所述上升信号和所述下降信号对应的电流；以及
环路滤波器，其将对所述电荷泵的输出进行电流-电压转换和平滑化后的信号作为所述频率控制电压而输出到所述压控振荡器。
3.根据权利要求2所述的PLL电路，其特征在于，
该PLL电路设置有第2相位频率比较器，该第2相位频率比较器对所述基准信号和所述可变分频器的输出信号进行比较，
该第2相位频率比较器具有延迟电路，该延迟电路以设定时间量的脉宽输出内部的触发器的复位信号，
所述触发器电路使用所述第2相位频率比较器的复位信号以代替所述相位频率比较器的复位信号。
4.一种PLL电路，其特征在于，
该PLL电路具有：
压控振荡器，其输出与给定的频率控制电压对应的频率的信号；
可变分频器，其与给定的分频比的信号对应地对所述压控振荡器的输出信号进行分频；
相位频率比较器，其对基准信号和所述可变分频器的输出信号进行比较，输出与比较结果对应的频率的上升信号和下降信号；
第2相位频率比较器，其对所述基准信号和所述可变分频器的输出信号进行比较，并且具有以设定时间量的脉宽输出内部的触发器的复位信号的延迟电路；
频率控制电路，其将所述基准信号作为时钟进行动作，输出与所述压控振荡器的输出频率对应的信号；
ΔΣ调制器，其将来自所述第2相位频率比较器的复位信号作为时钟进行动作，与所述频率控制电路的输出对应地决定所述可变分频器的分频比；
电荷泵，其输出与所述相位频率比较器的上升信号和下降信号对应的电流；以及
环路滤波器，其将对所述电荷泵的输出进行电流-电压转换和平滑化后的信号作为所述频率控制电压而输出到所述压控振荡器。
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