CN1476171A - 锁相环频率合成器 - Google Patents

Abstract

一种锁相环频率合成器，包括：参考信号产生器，产生参考频率信号；电压控制振荡器，根据控制电压产生振荡频率；第一可变除数分频器，对参考频率信号进行分频并输出；第二可变除数分频器，对振荡频率分频；第一可控同步分频器，对第一可变分频器的输出同步分频或不分频；第二可控同步分频器，对第二可变除数器的输出进行同步分频或不分频；相位频率比较器，检测第一可控同步分频器与第二可控同步分频器的输出脉冲间的相位差异并输出调整信号；电荷泵激电路，接收相位频率比较器的调整信号；回路滤波器，与电荷泵激电路同步动作，输出控制电压；锁相检测器，连接于相位频率比较器，输出锁相信号；切换控制逻辑，输出信号以调整电荷泵激电路与回路滤波器。

Description

锁相环频率合成器

                        技术领域

本发明涉及锁相环频率合成器，特别涉及快速锁频的锁相环频率合成器。

                         背景技术

图1所示为美国第5,173,665号《可快速改变输出频率的锁相环频率合成器(PLL Frequency Synthesizer Capable of Changing an Output Frequency at aHigh Speed)》专利。如该图所示，该锁相环频率合成器具有参考信号产生器121、第一脉冲移除电路131、第二脉冲移除电路132、相位频率比较器124、电荷泵激电路125、回路滤波器126、压控震荡器122、以及可变除数分频器123。该锁相环频率合成器以较高频的方式达到改变输出频率的快速锁频目的，并在锁频之后利用两个脉冲移除电路131、132分别将参考时钟脉冲与输出时钟脉冲的部分脉冲移除，以符合输出频率。

图2显示上述美国第5,173,665号专利的脉冲移除电路131、132的结构。该脉冲移除电路包含一反相器311、一计数分频器312、以及一与门(ANDGATE)313。如图2所示，该脉冲移除电路131、132利用切换除数A1(A2)的方式来控制脉冲是否移除，以及移除的脉冲数。但如图1与图2所示，第一脉冲移除电路31与第二脉冲移除电路32之间并没有使用同一控制信号控制，因此无法使两个脉冲移除电路达到同步；同时，在改变除数时，并无法取得最佳改变时机，因此会有相位信号不连续的问题。

                      发明内容

有鉴于上述问题，本发明的目的是提出一种快速锁频的锁相环(Phase-Locked-Loop，PLL)频率合成器，且利用切换控制逻辑所输出的同步分频控制信号来控制可控同步分频器的动作。

为达成上述目的，本发明的锁相环频率合成器包含一参考信号产生器，产生参考频率的信号；一电压控制振荡器，根据一控制电压产生输出振荡频率；一第一可变除数分频器，根据一输入可变除数值，对参考频率的信号进行分频并输出所得的信号；一第二可变除数分频器，根据一输入可变除数值，对振荡频率进行分频并输出所得的信号；一第一可控同步分频器，根据一输入可变除数值与一同步分频控制信号，对第一可变分频器的输出进行同步分频或不分频并输出所得的信号；一第二可控同步分频器，根据一输入可变除数值与一同步分频控制信号，对第二可变除数器的输出进行同步分频或不分频并输出所得的信号；一相位频率比较器，接收第一可控同步分频器与第二可控同步分频器的输出脉冲，检测出它们之间的相位差异并输出一调整信号；一电荷泵激电路，接收从所述相位频率比较器输出的调整信号；一回路滤波器，与电荷泵激电路同步动作，并输出所述控制电压；一锁相检测器，连接于相位频率比较器，并输出锁相信号；以及一切换控制逻辑，接收第一可变除数分频器的输出频率与锁相检测器的锁相信号，以产生同步分频控制信号，并可输出信号以调整电荷泵激电路与回路滤波器。

本发明的上述锁相环频率合成器，其中可控同步分频器包含：一第一反相器，接收输入频率的时钟脉冲；一第一D触发器，以第一反相器的输出作为正缘触发时钟脉冲信号，并以同步分频控制信号作为该D触发器输入端信号；一可控分频器，以第一D触发器的Q输出信号作为重置信号，并将第一反相器的输出信号除以M后输出；一与非门，接收第一D触发器的Q输出信号与同步分频控制信号；一第二反相器，接收可控分频器的输出信号；一第二D触发器，以第二反相器的输出作为触发时钟脉冲信号，并以与非门的输出信号作为该D触发器输入端信号；一或门，接收可控分频器的输出信号以及第二D触发器的Q输出信号；以及一与门，接收或门的输出信号与输入频率的时钟脉冲，该与门的输出信号为该可控同步分频器的输出信号。

按照本发明的锁相环频率合成器，由于可控同步分频器受到同步分频控制信号的同步控制，所以在进行分频与不分频的模式切换时，不会影响已锁频的信号。

                        附图说明

图1为现有技术的锁相环频率合成器的方块图。

图2为图1的脉冲移除电路的电路图。

图3为本发明的锁相环频率合成器的方块图。

图4为图3的可控同步分频器的电路图。

图5为图4的可控同步分频器的时序图。

附图中的各个附图标记说明如下：

10锁相环频率合成器                       12参考信号产生器

14相位频率比较器                         16电荷泵激电路

18回路滤波器                             20电压控制振荡器

22、24可变除数分频器                     26、28可控同步分频器

30锁相检测器                             32切换控制逻辑

                      具体实施方式

以下参考附图说明本发明的锁相环频率合成器。由于相位频率比较器对于高频信号的反应较快，因此可以较快速达到锁频的目的，但是却容易产生不稳定状态，导致电压控制振荡器的锁频信号的相位噪声较差。相对来讲，相位频率比较器对于低频信号的反应较慢，但是却较稳定，可使电压控制振荡器的锁频信号的相位噪声较好。因此，利用此特性，本发明的锁相环频率合成器利用两阶段控制来进行锁频控制。亦即，可在未达到锁相状态时，输出高频信号至相位频率比较器。而当锁相环频率合成器接近锁相状态时，则输出低频信号至相位频率比较器，即利用第二阶段的分频器进行同步分频的动作，得到最佳锁频的结果。也可在锁相状态时，任意切换可控同步分频器，进行分频与不分频，且仍保持相位连续的特性。

图3所示为本发明的锁相环频率合成器的控制方块图。如该图所示，本发明的锁相环频率合成器10的基本结构与现有技术的锁相环相同，均包含参考信号产生器12、相位频率比较器14、电荷泵激电路16、回路滤波器18、电压控制振荡器20、第一可变除数分频器22、以及第二可变除数分频器24。另外，本发明还包含可控同步分频器26与28、以及控制该分频器26与28的动作时机的锁相检测器30与切换控制逻辑32。该切换控制逻辑32还可输出信号以调整电荷泵激电路16与回路滤波器18的动作。

参考信号产生器12产生一标准的参考频率的信号。该参考频率的信号经由第一可变除数分频器22除以R之后，输出低频参考频率的信号至第一可控同步分频器26。另外，电压控制震荡器20所产生的输出频率经由第二可变除数分频器24除以N之后，输出低频输出频率至第二可控同步分频器28。相位频率比较器14比较可控同步分频器26与28的输出频率，并产生调整信号。电荷泵激电路16与回路滤波器18即根据调整信号产生控制电压来控制电压控制振荡器20的振荡频率。因此，电压控制振荡器20即可输出所需频率的时钟脉冲信号。

锁相检测器30以及切换控制逻辑32用来产生控制可控同步分频器26与28的同步分频控制信号。如图3所示，锁相检测器30接收相位频率比较器14的信号，并输出锁相信号至切换控制逻辑32。切换控制逻辑32则参考第一可变除数分频器22的输出频率，在适当时机将同步分频控制信号输出，使可控同步分频器26与28进行分频与不分频动作。如此，本发明的锁相环频率合成器10可快速并稳定达到锁相功能。

图4所示为图3的可控同步分频器26与28的方块图，而图5所示为该可控同步分频器的时序图。所谓可控同步分频器是经接受信号控制，而同步切换于分频与不分频的模式。由于可控同步分频器26与28的功能与结构相同，因此只描述可控同步分频器26的结构。如图4所示，可控同步分频器26包含两个反相器261与262、一可控分频器263、两个D触发器264与265、一与非门266、一或门267、以及一与门268。

第一反相器261接收输入频率的时钟脉冲，亦即第一可变除数分频器22的输出频率的时钟脉冲。第一D触发器264以第一反相器261的输出信号作为正缘触发时钟脉冲信号，并以切换控制逻辑32的同步分频控制信号作为D触发器输入信号。可控分频器263接收第一反相器261的输出信号并将其分频后输出，同时以第一D触发器264的Q输出信号作为重置信号。与非门266接收第一D触发器264的Q输出信号与切换控制逻辑32的同步分频控制信号。第二反相器262接收可控分频器263的输出信号。第二D触发器265以第二反相器262的输出信号作为正缘触发时钟脉冲信号，并以与非门266的输出信号作为D触发器输入信号。或门267接收可控分频器263的输出信号与第二D触发器265的Q输出信号。而与门268接收输入频率的时钟脉冲与或门267的输出信号，且该与门268的输出信号即为可控同步分频器26的输出频率的时钟脉冲。

可控同步分频器26与28的可控分频器263并不需要进行除数变换动作，而一直保持除数为M。可控同步分频器26与28主要是以第一D触发器264来控制可控分频器263的重置动作，亦即同步分频控制信号输出后，相对于可变除数分频器22与24的输出频率的时钟脉冲，在下一个负缘输入信号时对可控分频器263进行重置。同时，可控同步分频器26与28以第二D触发器265来控制同步分频结束的时间，亦即当同步分频控制信号结束输出后，在下一个可控分频器263的负缘信号切换至不分频功能。

接着，参考图5说明可控同步分频器的动作时序，其中(a)为输入频率的时钟脉冲、(b)为同步分频控制信号，参考第一可变除数分频器22的输出频率、(c)为第一反相器261的输出信号、(d)为第一D触发器264的Q输出信号、(e)为可控分频器263的输出信号、(f)为第二D触发器265的Q输出信号、(g)为或门267的输出信号、以及(h)为第一可控同步分频器26的输出频率的时钟脉冲。首先，假设可控分频器263为除3的分频器，亦即M为3。数字电路系统中，以L表示低电压信号而以H表示高电压信号。

当同步分频控制信号输出时，即由L变为H时，第一D触发器264的Q输出信号在t1时间由L变为H。此时，可控分频器263受到第一D触发器264的Q输出信号的触发而变为H。接着，在t2时间，可控分频器263的输出变为L，同时，第二D触发器265的Q输出端亦由H变L。此时，第一可控同步分频器26即进入分频模式。而当同步分频控制信号输出结束时，即由H变为L时，第一D触发器264的Q输出信号在t3时间由H变为L。在此情形下，第二D触发器265必须等到t4时，亦即可控分频器263的输出信号由H变L时，才会将输出由L变为H。此时，第一可控同步分频器26即进入不分频模式。因此，如图5所示，t2-t4的时间为分频模式，第一可控同步分频器26在此时间的输出频率会降低为输入频率的三分之一(M＝3)。

由于可控同步分频器26与28会受到同步分频控制信号的控制而同时切换至分频模式，而且会在可控分频器263的输出信号由H变L时才会同时切换不分频模式，因此锁频的状态不会因为切换模式而受到影响，可得到保持相位信号同步连续的效果。

接着，本发明的第二可变除数分频器24的除数N值可为整数，亦可为分数，即分数分频器。当N值为分数(M+NF/F；NI为整数部分；NF为分子；F为分母)时，该分数分频器的分母F值的倒数必须与可控同步分频器的M值的乘积(M/F)为整数，如此，该N值为分数的分数分频器在可控同步分频器26与28同步分频时，不需要补偿电流，因为依照分数分频器的原理，在分数分频倍数(M/F)周期内，因同步分频未输出比较相位信号而不需要补偿电流。所以，在已锁住相位时，经过分数分频倍数(M/F)周期后，仍可保持相同锁住相位。

以上虽以实施例说明了本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，本领域技术人员可进行各种变形或改变。

Claims (9)

1.一种锁相环频率合成器，包含：

一参考信号产生器，产生一参考频率的信号；

一电压控制振荡器，根据一控制电压产生一输出振荡频率；

一第一可控同步分频器，根据一同步分频控制信号，对所述参考频率的信号进行同步分频或不分频并输出所得的信号；

一第二可控同步分频器，根据所述同步分频控制信号，对所述震荡频率进行同步分频或不分频并输出所得的信号；

一相位频率比较器，接收所述第一可控同步分频器与第二可控同步分频器的输出信号，检测出它们之间的相位差异并输出一调整信号；

一电荷泵激电路，接收从所述相位频率比较器输出的所述调整信号；

一回路滤波器，与所述电荷泵激电路同步动作，并输出控制所述电压控制振荡器的所述控制电压；

一锁相检测器，连接于所述相位频率比较器，并输出锁相信号；以及

一切换控制逻辑，接收所述第一可变除数分频器的输出频率与所述锁相检测器的所述锁相信号，以产生所述同步分频控制信号，并输出信号调整所述电荷泵激电路与所述回路滤波器。

2.根据权利要求1所述的锁相环频率合成器，还包括第一可变除数分频器，根据一输入的第一可变除数值，对所述参考频率进行分频后输出至所述第一可控同步分频器。

3.根据权利要求2所述的锁相环频率合成器，还包括第二可变除数分频器，根据一输入的第二可变除数值，对所述振荡频率进行分频后输出至所述第二可控同步分频器。

4.根据权利要求3所述的锁相环频率合成器，其中，所述可控同步分频器包含：

一第一反相器，接收输入频率的时钟脉冲；

一第一D触发器，以所述第一反相器的输出作为正缘触发时钟脉冲信号，并以所述同步分频控制信号作为该D触发器输入端信号；

一可控分频器，以所述第一D触发器的Q输出信号作为重置信号，并将所述第一反相器的输出信号除以M后输出；

一与非门，接收所述第一D触发器的Q输出信号与所述同步分频控制信号；

一第二反相器，接收所述可控分频器的输出信号；

一第二D触发器，以所述第二反相器的输出作为触发时钟脉冲信号，并以所述与非门的输出信号作为该D触发器输入端信号；

一或门，接收所述可控分频器的输出信号以及所述第二D触发器的Q输出信号；以及

一与门，接收所述或门的输出信号与所述输入频率的时钟脉冲，该与门的输出信号为所述可控同步分频器的输出信号。

5.根据权利要求4所述的锁相环频率合成器，其中，所述第一可变除数分频器的除数R为整数。

6.根据权利要求4所述的锁相环频率合成器，其中，所述第二可变除数分频器的除数N为整数。

7.根据权利要求4所述的锁相环频率合成器，其中，所述可控同步分频器的除数M为整数。

8.根据权利要求7所述的锁相环频率合成器，其中，所述第二可变除数分频器为分数分频器，亦即除数N为分数，且该分数的分母F值的倒数与所述可控同步分频器的M值的乘积(M/F)为整数。

9.根据权利要求8所述的锁相环频率合成器，其中，所述频率合成器在所述可控同步分频器同步分频时，不需要补偿电流。

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