JPH09321617A - Pll周波数シンセサイザ - Google Patents
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- JPH09321617A JPH09321617A JP8134515A JP13451596A JPH09321617A JP H09321617 A JPH09321617 A JP H09321617A JP 8134515 A JP8134515 A JP 8134515A JP 13451596 A JP13451596 A JP 13451596A JP H09321617 A JPH09321617 A JP H09321617A
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- 238000000034 method Methods 0.000 description 3
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ch間隔の小さい周波数シンセサイザにおい
ても、雑音特性に全く影響を与えることなく切換え時に
基準周波数を高くして高速化を実現したPLL周波数シ
ンセサイザを提供する。 【解決手段】 位相比較器2.1〜2.nと帰還分周器
6.1〜6.nと基準信号分周器8.1〜8.nとを複
数系(n)備え、n×Δfの周期毎に各系の分周器をイ
ネーブルする信号を出力するタイミング発生部9と、各
位相比較信号の重畳をなすオアゲート8U,8Dとを備
える。n×Δfの周期で位相比較信号をチャージポンプ
3に送り、基準周波数をch間隔のn倍にまで高くでき
る。また、各位相比較器のロック検出を監視して各位相
比較系の電源制御を行う制御部11により、収束同期し
た時にはロック信号を最初に発した位相比較系以外の系
の電源をオフし、単一の位相比較系による基準周波数を
Δfまで落としたループに切換える。
ても、雑音特性に全く影響を与えることなく切換え時に
基準周波数を高くして高速化を実現したPLL周波数シ
ンセサイザを提供する。 【解決手段】 位相比較器2.1〜2.nと帰還分周器
6.1〜6.nと基準信号分周器8.1〜8.nとを複
数系(n)備え、n×Δfの周期毎に各系の分周器をイ
ネーブルする信号を出力するタイミング発生部9と、各
位相比較信号の重畳をなすオアゲート8U,8Dとを備
える。n×Δfの周期で位相比較信号をチャージポンプ
3に送り、基準周波数をch間隔のn倍にまで高くでき
る。また、各位相比較器のロック検出を監視して各位相
比較系の電源制御を行う制御部11により、収束同期し
た時にはロック信号を最初に発した位相比較系以外の系
の電源をオフし、単一の位相比較系による基準周波数を
Δfまで落としたループに切換える。
Description
【0001】
【発明の属する技術分野】本発明はPLL周波数シンセ
サイザに関し、特にチャネル間隔が小さい通信システム
に用いて好適なPLL周波数シンセサイザに関するもの
である。
サイザに関し、特にチャネル間隔が小さい通信システム
に用いて好適なPLL周波数シンセサイザに関するもの
である。
【0002】
【従来の技術】大容量の通信システムに対応するために
は、チャネル間隔が小さく設定される。この様に、チャ
ネル間隔が小さい場合には、PLL周波数シンセサイザ
を構成するPLLループの分周比が大きくなり、比較す
べき基準周波数が低くなるために、高速化が困難となっ
て結果的に周波数の切換え(チャネル切換え)に時間が
かかることになる。
は、チャネル間隔が小さく設定される。この様に、チャ
ネル間隔が小さい場合には、PLL周波数シンセサイザ
を構成するPLLループの分周比が大きくなり、比較す
べき基準周波数が低くなるために、高速化が困難となっ
て結果的に周波数の切換え(チャネル切換え)に時間が
かかることになる。
【0003】そこで、チャネル間隔が小さい通信システ
ムの通信機器で使用されるPLL周波数シンセサイザの
周波数切換えを高速で行うための技術が、例えば、19
93年11月に発行された電子情報通信学会論文誌C−
1,Vol.J76−C−I,No.11,pp445
〜452に記載の「分数分周方式を用いた高速周波数切
換シンセサイザ」(足立寿史 他)に開示されている。
ムの通信機器で使用されるPLL周波数シンセサイザの
周波数切換えを高速で行うための技術が、例えば、19
93年11月に発行された電子情報通信学会論文誌C−
1,Vol.J76−C−I,No.11,pp445
〜452に記載の「分数分周方式を用いた高速周波数切
換シンセサイザ」(足立寿史 他)に開示されている。
【0004】図3はこの開示された周波数シンセサイザ
のブロック図である。図3を参照すると、発振器1によ
る基準信号の周波数fr を位相比較器2の一入力として
おり、その他入力には、VCO(電圧制御発振器)5の
発振出力を分周器6にて分周した信号を印加している。
のブロック図である。図3を参照すると、発振器1によ
る基準信号の周波数fr を位相比較器2の一入力として
おり、その他入力には、VCO(電圧制御発振器)5の
発振出力を分周器6にて分周した信号を印加している。
【0005】この位相比較器2の一対の比較出力U,D
(位相差の絶対値と符号とを夫々表すもので、進み
(U)か遅れ(D)を夫々示す信号)はチャージポンプ
3及びループフィルタ4を介してVCO5の制御電圧と
なっている。
(位相差の絶対値と符号とを夫々表すもので、進み
(U)か遅れ(D)を夫々示す信号)はチャージポンプ
3及びループフィルタ4を介してVCO5の制御電圧と
なっている。
【0006】分周器6は分数値{1/(M+k/L)}
を分周比とするものであり、加算器71,ラッチ72及
び制御部73からなるアキュムレータ7により、当該分
周比が制御される。
を分周比とするものであり、加算器71,ラッチ72及
び制御部73からなるアキュムレータ7により、当該分
周比が制御される。
【0007】基準信号の基準周波数fr に同期して加算
器71の出力をラッチ72にてラッチしてkずつ加算出
力を増加させ、加算器71がオーバフローになったとき
に分周比がM+1となり、オーバフローが発生しないと
きには分周比はMを保つ。
器71の出力をラッチ72にてラッチしてkずつ加算出
力を増加させ、加算器71がオーバフローになったとき
に分周比がM+1となり、オーバフローが発生しないと
きには分周比はMを保つ。
【0008】基準信号の1周期(1/f)を1クロック
としてLクロック(時間T)の間に、図4に示す如く、
1回だけ分周比をMからM+1に変化させている。この
時、時間Tにおける分周比の平均値はM+1/Lとな
り、1/Lはk/Lに拡張して考えることができるの
で、k=0,1,2,・・・とすることにより、1/L
ステップで分周比を決定できることになる。
としてLクロック(時間T)の間に、図4に示す如く、
1回だけ分周比をMからM+1に変化させている。この
時、時間Tにおける分周比の平均値はM+1/Lとな
り、1/Lはk/Lに拡張して考えることができるの
で、k=0,1,2,・・・とすることにより、1/L
ステップで分周比を決定できることになる。
【0009】ここで、位相比較器2の感度をKPD,VC
Oの感度をKV ,出力周波数をfOUT ,基準周波数をf
r とすると、ループゲインKO は、 KO =KV ・KPD/N=KV ・KPD/(fOUT /fr ) となり、よって、ループゲインKO は、Nが小すなわち
fr 大で大となり、収束時間を短縮することが可能とな
るのである。
Oの感度をKV ,出力周波数をfOUT ,基準周波数をf
r とすると、ループゲインKO は、 KO =KV ・KPD/N=KV ・KPD/(fOUT /fr ) となり、よって、ループゲインKO は、Nが小すなわち
fr 大で大となり、収束時間を短縮することが可能とな
るのである。
【0010】
【発明が解決しようとする課題】図3に示した分数分周
方式では、図4に示した如く、分周比が時間Tを基本周
期として変化するために、1/Tとその整数倍の周波数
成分が位相比較器の出力に現われ、VCOの出力信号が
変調される。
方式では、図4に示した如く、分周比が時間Tを基本周
期として変化するために、1/Tとその整数倍の周波数
成分が位相比較器の出力に現われ、VCOの出力信号が
変調される。
【0011】その結果、出力信号の中心周波数近傍に高
いレベルのスプリアスが発生するという問題がある。
いレベルのスプリアスが発生するという問題がある。
【0012】本発明の目的は、チャネル間隔の小さい大
容量通信システムにおいても高い基準周波数を使用し
て、スプリアスの発生なしに高速のチャネル切換えを可
能としたPLL周波数シンセサイザを提供することであ
る。
容量通信システムにおいても高い基準周波数を使用し
て、スプリアスの発生なしに高速のチャネル切換えを可
能としたPLL周波数シンセサイザを提供することであ
る。
【0013】
【課題を解決するための手段】本発明によるPLL周波
数シンセサイザは、電圧制御発振手段と、n個(nは2
以上の整数)の位相比較手段と、これ等n個の位相比較
手段に夫々対応して設けられ前記電圧制御発振手段の発
振信号の周波数を分周して対応位相比較手段の一入力と
するn個の発振信号分周手段と、これ等n個の位相比較
手段に夫々対応して設けられ基準信号の周波数を分周し
て対応位相比較手段の他入力とするn個の基準信号分周
手段と、前記n個の位相比較手段の出力に応じて前記電
圧制御発振手段の制御電圧を生成する制御電圧生成手段
と、チャネル変更指示に応答して前記基準信号の一周期
間隔で前記発振信号分周手段及び基準信号分周手段のn
組を順次活性制御する制御手段とを含むことを特徴とし
ている。
数シンセサイザは、電圧制御発振手段と、n個(nは2
以上の整数)の位相比較手段と、これ等n個の位相比較
手段に夫々対応して設けられ前記電圧制御発振手段の発
振信号の周波数を分周して対応位相比較手段の一入力と
するn個の発振信号分周手段と、これ等n個の位相比較
手段に夫々対応して設けられ基準信号の周波数を分周し
て対応位相比較手段の他入力とするn個の基準信号分周
手段と、前記n個の位相比較手段の出力に応じて前記電
圧制御発振手段の制御電圧を生成する制御電圧生成手段
と、チャネル変更指示に応答して前記基準信号の一周期
間隔で前記発振信号分周手段及び基準信号分周手段のn
組を順次活性制御する制御手段とを含むことを特徴とし
ている。
【0014】そして、前記位相比較手段の各々は位相同
期状態の時に位相同期検出信号を生成する機能を有し、
前記制御手段は、更に前記位相同期検出信号を発生した
位相比較手段を除く他の全ての位相比較手段、対応する
他の全ての発振信号分周手段及び基準信号分周手段を非
活性制御するようにしたことを特徴としている。
期状態の時に位相同期検出信号を生成する機能を有し、
前記制御手段は、更に前記位相同期検出信号を発生した
位相比較手段を除く他の全ての位相比較手段、対応する
他の全ての発振信号分周手段及び基準信号分周手段を非
活性制御するようにしたことを特徴としている。
【0015】
【発明の実施の形態】本発明の作用について述べる。基
準周波数をn分周する分周器,VCO出力を分周する分
周器,これ等分周出力の位相比較をなす位相比較器を複
数組(n組)設け、基準周波数の1周期ずつ順次遅れて
これ等各組を動作させ、これ等各組の位相比較出力を重
畳して、チャージポンプ,LPF(ループフィルタ)を
介してVCO制御電圧とする。
準周波数をn分周する分周器,VCO出力を分周する分
周器,これ等分周出力の位相比較をなす位相比較器を複
数組(n組)設け、基準周波数の1周期ずつ順次遅れて
これ等各組を動作させ、これ等各組の位相比較出力を重
畳して、チャージポンプ,LPF(ループフィルタ)を
介してVCO制御電圧とする。
【0016】こうすることにより、各組の位相比較周波
数自体は基準周波数を1/nした低い周波数であって
も、実際にチャージポンプへ送出される位相差信号はn
組の信号が全て重畳されているために、基準周波数と等
しいサイクルを有する信号であるので、PLL系での見
掛上の比較周波数は基準周波数を1/nする以前の周波
数となり、よって、基準周波数は高くしたままチャネル
間隔の小さいシステムに高速に対応できることになるの
である。
数自体は基準周波数を1/nした低い周波数であって
も、実際にチャージポンプへ送出される位相差信号はn
組の信号が全て重畳されているために、基準周波数と等
しいサイクルを有する信号であるので、PLL系での見
掛上の比較周波数は基準周波数を1/nする以前の周波
数となり、よって、基準周波数は高くしたままチャネル
間隔の小さいシステムに高速に対応できることになるの
である。
【0017】以下、図面を用いて本発明の実施例につい
て詳述する。
て詳述する。
【0018】図1は本発明の実施例のブロック図であ
り、図3と同等部分は同一符号にて示している。図1に
おいて、発振器1の発振信号の基準周波数fr を1/n
分周する分周器8.1〜8.nがn個設けられており、
またVCO5の発振周波fv を1/N分周する分周器
6.1〜6.nもn個設けられている。
り、図3と同等部分は同一符号にて示している。図1に
おいて、発振器1の発振信号の基準周波数fr を1/n
分周する分周器8.1〜8.nがn個設けられており、
またVCO5の発振周波fv を1/N分周する分周器
6.1〜6.nもn個設けられている。
【0019】更に、位相比較器2.1〜2.nもまたn
個設けられており、位相比較器2.1は分周器8.1と
6.1との両分周出力の位相比較を行う。位相比較器
2.2は分周器8.2と6.2との両分周出力の位相比
較を行う。以下同様にして、位相比較器2.nは分周器
8.nと6.nとの両分周出力の位相比較を行う。
個設けられており、位相比較器2.1は分周器8.1と
6.1との両分周出力の位相比較を行う。位相比較器
2.2は分周器8.2と6.2との両分周出力の位相比
較を行う。以下同様にして、位相比較器2.nは分周器
8.nと6.nとの両分周出力の位相比較を行う。
【0020】各位相比較器は図3の従来例にて説明した
と同様に、一対の比較出力U,Dを夫々生成するもので
あるが、本例においては、進み位相差を示す出力Uは反
転値(Uの上にバーを付している)が導出されているも
のとする。
と同様に、一対の比較出力U,Dを夫々生成するもので
あるが、本例においては、進み位相差を示す出力Uは反
転値(Uの上にバーを付している)が導出されているも
のとする。
【0021】比較出力Uの反転値は全てノアゲート8U
にて論理和重畳され、また比較出力Dは全てオアゲート
8Dにて論理和重畳されており、これ等重畳出力はチャ
ージポンプ3へ夫々入力されている。このチャージポン
プ3の出力はループフィルタ4を介してVCO5の制御
電圧となっている。
にて論理和重畳され、また比較出力Dは全てオアゲート
8Dにて論理和重畳されており、これ等重畳出力はチャ
ージポンプ3へ夫々入力されている。このチャージポン
プ3の出力はループフィルタ4を介してVCO5の制御
電圧となっている。
【0022】尚、発振器1の発振出力fr は直接n個の
分周器8.1〜8.nへ印加されてはおらず、リタイミ
ングのためのDタイプFF(フリップフロップ)10に
より、VCO5の発振出力fv によりリタイミングされ
た後に(fr ´)、n個の分周器8.1〜8.nへ夫々
入力されている。
分周器8.1〜8.nへ印加されてはおらず、リタイミ
ングのためのDタイプFF(フリップフロップ)10に
より、VCO5の発振出力fv によりリタイミングされ
た後に(fr ´)、n個の分周器8.1〜8.nへ夫々
入力されている。
【0023】タイミング発生器9は制御部11からのセ
ット信号Sに応答して、発振器1の発振出力fr の1周
期(1/fr )ずつ順次遅れてアクティブとなるn個の
タイミング信号EN1 〜ENn を生成するものである。
そのために、セット信号Sをリセット(R)入力とし、
基準周波数fr をクロック(CK)入力とする互いに縦
続接続されたn段のDタイプFF9.1〜9.nからな
っている。
ット信号Sに応答して、発振器1の発振出力fr の1周
期(1/fr )ずつ順次遅れてアクティブとなるn個の
タイミング信号EN1 〜ENn を生成するものである。
そのために、セット信号Sをリセット(R)入力とし、
基準周波数fr をクロック(CK)入力とする互いに縦
続接続されたn段のDタイプFF9.1〜9.nからな
っている。
【0024】初段FF9.1のデータ(D)入力にはセ
ット信号Sが印加されており、そのQ出力が次段FF
9.2のデータ入力となっている。以下、順次前段のQ
出力をデータ入力とするものである。これ等n段のFF
9.1〜9.nの各Q出力がタイミング信号EN1 〜E
Nn となる。
ット信号Sが印加されており、そのQ出力が次段FF
9.2のデータ入力となっている。以下、順次前段のQ
出力をデータ入力とするものである。これ等n段のFF
9.1〜9.nの各Q出力がタイミング信号EN1 〜E
Nn となる。
【0025】タイミング信号EN1 は分周器6.1及び
8.1の活性化を行うものであり、タイミング信号EN
2 は分周器6.2及び8.2の活性化を行う。以下同様
にして、タイミング信号ENn は分周器6.n及び8.
nの活性化を行う。
8.1の活性化を行うものであり、タイミング信号EN
2 は分周器6.2及び8.2の活性化を行う。以下同様
にして、タイミング信号ENn は分周器6.n及び8.
nの活性化を行う。
【0026】制御部11はチャネル変更指示に応答して
セット信号Sを生成して、リタイミングFF10のリセ
ット,タイミング発生器9の各FF9.1〜9.nのリ
セットを夫々行うものである。
セット信号Sを生成して、リタイミングFF10のリセ
ット,タイミング発生器9の各FF9.1〜9.nのリ
セットを夫々行うものである。
【0027】また、制御部11は、各位相比較器2.1
〜2.nからの位相同期(ロック)検出信号LO1 〜L
On を夫々入力としている。そして、例えば第m(mは
1〜nのいずれかの整数)の位相比較器2.mにて位相
同期が検出されたときに、この第mの位相比較器2.m
と第mの分周器6.m及び8.mとを除く他の全ての組
の位相比較器,分周器を非活性状態とすべく、電源オフ
信号POを生成するようになっている。
〜2.nからの位相同期(ロック)検出信号LO1 〜L
On を夫々入力としている。そして、例えば第m(mは
1〜nのいずれかの整数)の位相比較器2.mにて位相
同期が検出されたときに、この第mの位相比較器2.m
と第mの分周器6.m及び8.mとを除く他の全ての組
の位相比較器,分周器を非活性状態とすべく、電源オフ
信号POを生成するようになっている。
【0028】尚、位相比較器2.1〜2.nの各々は分
周器からの両入力信号が位相同期状態になったときに、
ロック検出信号LO1 〜LOn を夫々生成する機能を有
しているものであり、この機能は周知であるのでここで
は述べない。
周器からの両入力信号が位相同期状態になったときに、
ロック検出信号LO1 〜LOn を夫々生成する機能を有
しているものであり、この機能は周知であるのでここで
は述べない。
【0029】かかる構成において、位相比較器と、この
位相比較器へ入力されるVCO発振信号分周器(帰還分
周器と称される)と、基準発振信号分周器とがn組(n
系統)設けられていることになり、各組の分周器6.1
〜6.nはVCO出力周波数fv を1/Nし、また各組
の分周器8.1〜8.nは基準発振周波数fr ´を1/
nし、共に各周波数をチャネル間隔Δf(=fr ´/
n,fv /N)まで落とす機能を有している。
位相比較器へ入力されるVCO発振信号分周器(帰還分
周器と称される)と、基準発振信号分周器とがn組(n
系統)設けられていることになり、各組の分周器6.1
〜6.nはVCO出力周波数fv を1/Nし、また各組
の分周器8.1〜8.nは基準発振周波数fr ´を1/
nし、共に各周波数をチャネル間隔Δf(=fr ´/
n,fv /N)まで落とす機能を有している。
【0030】これ等各分周器は、図2の動作タイミング
チャートにて示す如く、セット信号Sに応答して、基準
信号fr の各立上がりに同期して順次生成されるタイミ
ング信号EN1 〜ENn により夫々活性化される。
チャートにて示す如く、セット信号Sに応答して、基準
信号fr の各立上がりに同期して順次生成されるタイミ
ング信号EN1 〜ENn により夫々活性化される。
【0031】今ここで、チャネル間隔を200KHz,
出力周波数999.8MHzのPLL同期の例を想定す
ると、この場合、N=4999となる。そして、n=5
に選定したとすると、fr =n×200KHz=1MH
zとなる。タイミング信号EN1 〜ENn は1MHzお
きに立上がる(イネーブルとなる)。
出力周波数999.8MHzのPLL同期の例を想定す
ると、この場合、N=4999となる。そして、n=5
に選定したとすると、fr =n×200KHz=1MH
zとなる。タイミング信号EN1 〜ENn は1MHzお
きに立上がる(イネーブルとなる)。
【0032】fv が999.8MHz≦fv <1GHz
の場合には、f01〜f05のパルスの立上がりの間隔はf
v の1000周期に相当することになる。しかし、f05
の後のf01の2回目のパルスは1000周期ではなく9
99周期目になる。
の場合には、f01〜f05のパルスの立上がりの間隔はf
v の1000周期に相当することになる。しかし、f05
の後のf01の2回目のパルスは1000周期ではなく9
99周期目になる。
【0033】また、fv が999.75MHz≦fv <
999.8MHzにおいては、f04とf05との間隔がf
v の999周期に相当するものになる。同様にして、f
v が999.67MHz≦fv <999.75MHzで
は、f03とf04との間隔のみがfv の999周期に相当
するものになる。
999.8MHzにおいては、f04とf05との間隔がf
v の999周期に相当するものになる。同様にして、f
v が999.67MHz≦fv <999.75MHzで
は、f03とf04との間隔のみがfv の999周期に相当
するものになる。
【0034】以上のことから、fv が999MHz≦f
v <1001MHzにおいては、f01〜f05の間隔はf
v の1000±1周期の関係となる。
v <1001MHzにおいては、f01〜f05の間隔はf
v の1000±1周期の関係となる。
【0035】一方、fr1〜fr5も同様であり、上記の例
の如く、999.75MHz≦fv<999.8MHz
の場合には、fr1〜fr5のパルスの立上がりの間隔も、
fr4〜fr5のみ999周期となる。
の如く、999.75MHz≦fv<999.8MHz
の場合には、fr1〜fr5のパルスの立上がりの間隔も、
fr4〜fr5のみ999周期となる。
【0036】f0iとfri(i=1〜5)の位相比較にお
いては、セット信号Sの立上がりタイミングに応答した
パルスf0i,fRiの各1パルス目の立上がりは、リタイ
ミングFF10の作用により常に同位相の関係にあるた
めに、位相比較出力はf0i,friの各2パルス目以降か
ら発生されることになり、各位相比較器において発生さ
れた位相比較出力はオアゲート8U,8Dにて夫々論理
和重畳されてチャージポンプ3への駆動信号となる。
いては、セット信号Sの立上がりタイミングに応答した
パルスf0i,fRiの各1パルス目の立上がりは、リタイ
ミングFF10の作用により常に同位相の関係にあるた
めに、位相比較出力はf0i,friの各2パルス目以降か
ら発生されることになり、各位相比較器において発生さ
れた位相比較出力はオアゲート8U,8Dにて夫々論理
和重畳されてチャージポンプ3への駆動信号となる。
【0037】各位相比較出力はfri,f0iの最初の入力
から、n×fri,n×f0i以後に各fri,f0iの位相関
係に基づいて発生される。すなわち、位相比較信号はf
r ´のパルス発生時に夫々同期して発生し、その発生周
期は平均して1/fr となる。
から、n×fri,n×f0i以後に各fri,f0iの位相関
係に基づいて発生される。すなわち、位相比較信号はf
r ´のパルス発生時に夫々同期して発生し、その発生周
期は平均して1/fr となる。
【0038】fr =n×Δfの関係から基準周波数fr
はチャネル間隔のΔfのn倍に設定されることになる。
はチャネル間隔のΔfのn倍に設定されることになる。
【0039】制御部11においては、チャネル切換え指
示時にセット信号Sがイネーブルとなり、n系統の位相
比較器2.1〜2.nの中で、何れかの系の位相比較に
おいて位相差が一定の許容範囲内に入った(位相ロック
状態)と確認された時点(LO1 〜LOn のいずれかが
イネーブルとなる)で、その位相比較器を除く残余の全
ての位相比較器の系統を非活性制御する。
示時にセット信号Sがイネーブルとなり、n系統の位相
比較器2.1〜2.nの中で、何れかの系の位相比較に
おいて位相差が一定の許容範囲内に入った(位相ロック
状態)と確認された時点(LO1 〜LOn のいずれかが
イネーブルとなる)で、その位相比較器を除く残余の全
ての位相比較器の系統を非活性制御する。
【0040】そのために、制御部11は当該位相ロック
を検出した系統以外の系の電源をオフとする信号POを
生成する。その結果、収束同期に入った後は、位相ロッ
クした系の位相比較器,分周器の単一系のみが動作を維
持し続け、周期1/Δfの位相比較出力によって基準周
波数のPLLループにより同期が保たれることになる。
を検出した系統以外の系の電源をオフとする信号POを
生成する。その結果、収束同期に入った後は、位相ロッ
クした系の位相比較器,分周器の単一系のみが動作を維
持し続け、周期1/Δfの位相比較出力によって基準周
波数のPLLループにより同期が保たれることになる。
【0041】再びチャネル切換えがなされるときには、
全ての位相比較系はオン(活性化)されてセット信号S
がイネーブルとなり、再び各分周器が1/fr の周期ず
つ遅れて立上がり、見掛上、位相比較の基準周波数をn
×Δfに高めて、高速切換えが可能となる。尚、分周比
Nはチャネル切換えにより可変とされることは勿論であ
る。
全ての位相比較系はオン(活性化)されてセット信号S
がイネーブルとなり、再び各分周器が1/fr の周期ず
つ遅れて立上がり、見掛上、位相比較の基準周波数をn
×Δfに高めて、高速切換えが可能となる。尚、分周比
Nはチャネル切換えにより可変とされることは勿論であ
る。
【0042】
【発明の効果】叙上の如く、本発明によれば、チャネル
間隔の基準周波数Δfで動作する位相比較系をn系統設
け、(1/n)Δfずつシフトさせて各系統の位相比較
出力を生成する様にし、これ等各位相比較出力を重畳し
て用いることにより、分数分周方式によることなく、P
LL系の基準周波数を見掛上n×Δfに高く設定するこ
とができ、よって高速切換えが可能となるという効果が
ある。
間隔の基準周波数Δfで動作する位相比較系をn系統設
け、(1/n)Δfずつシフトさせて各系統の位相比較
出力を生成する様にし、これ等各位相比較出力を重畳し
て用いることにより、分数分周方式によることなく、P
LL系の基準周波数を見掛上n×Δfに高く設定するこ
とができ、よって高速切換えが可能となるという効果が
ある。
【0043】また、収束した後は1系統の位相比較系以
外は全て電源をオフとして基準周波数Δfまで落として
動作せしめているので、同期状態での雑音特性が改善さ
れるという効果もある。
外は全て電源をオフとして基準周波数Δfまで落として
動作せしめているので、同期状態での雑音特性が改善さ
れるという効果もある。
【図1】本発明の実施例のブロック図である。
【図2】本発明の実施例の動作タイミングチャートであ
る。
る。
【図3】従来のPLL周波数シンセサイザの例を示す図
である。
である。
【図4】図3のブロック動作を示す図である。
1 発振器 2.1〜2.n 位相比較器 3 チャージポンプ 4 ループフィルタ 5 VCO 6.1〜6.n 1/N分周器 8.1〜8.n 1/n分周器 9 タイミング発生器 10 リタイミングD−FF 11 制御部
Claims (5)
- 【請求項1】 電圧制御発振手段と、n個(nは2以上
の整数)の位相比較手段と、これ等n個の位相比較手段
に夫々対応して設けられ前記電圧制御発振手段の発振信
号の周波数を分周して対応位相比較手段の一入力とする
n個の発振信号分周手段と、これ等n個の位相比較手段
に夫々対応して設けられ基準信号の周波数を分周して対
応位相比較手段の他入力とするn個の基準信号分周手段
と、前記n個の位相比較手段の出力に応じて前記電圧制
御発振手段の制御電圧を生成する制御電圧生成手段と、
チャネル変更指示に応答して前記基準信号の一周期間隔
で前記発振信号分周手段及び基準信号分周手段のn組を
順次活性制御する制御手段とを含むことを特徴とするP
LL周波数シンセサイザ。 - 【請求項2】 前記位相比較手段の各々は位相同期状態
の時に位相同期検出信号を生成する機能を有し、前記制
御手段は、更に前記位相同期検出信号を発生した位相比
較手段を除く他の全ての位相比較手段、対応する他の全
ての発振信号分周手段及び基準信号分周手段を非活性制
御するようにしたことを特徴とする請求項1記載のPL
L周波数シンセサイザ。 - 【請求項3】 更に前記基準信号の立上がりタイミング
を前記電圧制御発振手段の発振信号のそれに一致せしめ
るリタイミング手段を有することを特徴とする請求項1
または2記載のPLL周波数シンセサイザ。 - 【請求項4】 前記リタイミング手段は、前記基準信号
をデータ入力とし、前記発振信号をクロック入力とする
Dタイプフリップフロップであることを特徴とする請求
項3記載のPLL周波数シンセサイザ。 - 【請求項5】 前記制御電圧生成手段は、前記n個の位
相比較出力の論理和出力を導出する手段と、この論理和
出力を入力とするチャージポンプ手段と、このチャージ
ポンプ手段の出力を入力とするループフィルタ手段とを
有することを特徴とする請求項1〜4いずれか記載のP
LL周波数シンセサイザ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8134515A JP2914297B2 (ja) | 1996-05-29 | 1996-05-29 | Pll周波数シンセサイザ |
US08/864,974 US5856761A (en) | 1996-05-29 | 1997-05-28 | PLL frequency synthesizer using plural phase comparators and frequency dividers |
DE69730175T DE69730175T2 (de) | 1996-05-29 | 1997-05-30 | PLL-Frequenzsynthetisierer |
EP97108716A EP0810736B1 (en) | 1996-05-29 | 1997-05-30 | PLL frequency synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8134515A JP2914297B2 (ja) | 1996-05-29 | 1996-05-29 | Pll周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09321617A true JPH09321617A (ja) | 1997-12-12 |
JP2914297B2 JP2914297B2 (ja) | 1999-06-28 |
Family
ID=15130137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8134515A Expired - Fee Related JP2914297B2 (ja) | 1996-05-29 | 1996-05-29 | Pll周波数シンセサイザ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5856761A (ja) |
EP (1) | EP0810736B1 (ja) |
JP (1) | JP2914297B2 (ja) |
DE (1) | DE69730175T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US6927716B2 (en) | 2001-06-15 | 2005-08-09 | Analog Devices, Inc. | Variable modulus interpolator, and a variable frequency synthesizer incorporating the variable modulus interpolator |
WO2019171585A1 (ja) * | 2018-03-09 | 2019-09-12 | 三菱電機株式会社 | Pll回路 |
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---|---|---|---|---|
WO2000045515A1 (fr) * | 1999-01-29 | 2000-08-03 | Sanyo Electric Co., Ltd. | Appareil a boucle a phase asservie (pll) et dispositif de repartition en frequence variable |
WO2001017113A1 (fr) * | 1999-08-26 | 2001-03-08 | Sanyo Electric Co., Ltd. | Boucle a phase asservie |
US6265947B1 (en) * | 2000-01-11 | 2001-07-24 | Ericsson Inc. | Power conserving phase-locked loop and method |
US7125477B2 (en) * | 2000-02-17 | 2006-10-24 | Applied Materials, Inc. | Contacts for electrochemical processing |
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JP2002208858A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザと周波数生成方法 |
US6919650B2 (en) * | 2002-05-31 | 2005-07-19 | Ballard Power Systems Corporation | Hybrid synchronization phase angle generation method |
US6791906B1 (en) * | 2003-10-30 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Method and system for fail-safe control of a frequency synthesizer |
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GB2430090B (en) * | 2005-09-08 | 2007-10-17 | Motorola Inc | RF synthesizer and RF transmitter or receiver incorporating the synthesizer |
US9029461B2 (en) * | 2009-02-06 | 2015-05-12 | Eastman Chemical Company | Aliphatic polyester coating compositions containing tetramethyl cyclobutanediol |
CN109584773B (zh) * | 2018-12-24 | 2022-04-01 | 惠科股份有限公司 | 时序控制方法、时序控制芯片和显示装置 |
Family Cites Families (6)
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DE4121361A1 (de) * | 1991-06-28 | 1993-01-07 | Philips Patentverwaltung | Frequenzsynthese-schaltung |
JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
JPH05291950A (ja) * | 1992-04-15 | 1993-11-05 | Mitsubishi Electric Corp | フェーズロックドループ周波数シンセサイザ |
JPH07302938A (ja) * | 1994-04-28 | 1995-11-14 | Sony Corp | 圧電セラミックトランス及びその製造方法 |
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-
1996
- 1996-05-29 JP JP8134515A patent/JP2914297B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-28 US US08/864,974 patent/US5856761A/en not_active Expired - Fee Related
- 1997-05-30 DE DE69730175T patent/DE69730175T2/de not_active Expired - Fee Related
- 1997-05-30 EP EP97108716A patent/EP0810736B1/en not_active Expired - Lifetime
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US6927716B2 (en) | 2001-06-15 | 2005-08-09 | Analog Devices, Inc. | Variable modulus interpolator, and a variable frequency synthesizer incorporating the variable modulus interpolator |
US7006024B2 (en) | 2001-06-15 | 2006-02-28 | Analog Devices, Inc. | Variable modulus interpolator, and a variable frequency synthesiser incorporating the variable modulus interpolator |
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US11043955B2 (en) | 2018-03-09 | 2021-06-22 | Mitsubishi Electric Corporation | PLL circuit |
Also Published As
Publication number | Publication date |
---|---|
US5856761A (en) | 1999-01-05 |
DE69730175T2 (de) | 2004-12-30 |
EP0810736A1 (en) | 1997-12-03 |
EP0810736B1 (en) | 2004-08-11 |
DE69730175D1 (de) | 2004-09-16 |
JP2914297B2 (ja) | 1999-06-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |