JP3102373B2

JP3102373B2 - 周波数シンセサイザ

Info

Publication number: JP3102373B2
Application number: JP09056759A
Authority: JP
Inventors: 淳城倉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-03-12
Filing date: 1997-03-12
Publication date: 2000-10-23
Anticipated expiration: 2017-03-12
Also published as: JPH10256908A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は周波数シンセサイザ
に関し、特に所定周期で分周比を変化させることのでき
る分数分周型周波数シンセサイザに関する。

【０００２】

【従来の技術】一般に、ＰＬＬ（ＰｈａｓｅＬｏｃｋ
ｅｄＬｏｏｐ）シンセサイザにおいては、大容量のシ
ステムに対応するために、チャンネル間隔が小さい場合
には、ＰＬＬループの分周比が大きくなり、基準周波数
が低くなるために高速化が難しくなる。従来は、高速化
を実現するために、可変分周器の分周比を時間的に変化
させ、等価的に分数の分周比を実現する分数分周方式が
採られていた。例えば、足立寿史，小杉裕昭，上野伴
希，中部考治による電子情報通信学会論文誌´９３／１
１Ｖｏｌ．Ｊ７６−Ｃ−１Ｎｏ．１１，（１９９３
年１１月発行）の４４５〜４５１頁に記載されている。

【０００３】同方式のＰＬＬシンセサイザにおいては、
図７に示されるように分数値１／｛Ｍ＋（ｋ／Ｌ）｝を
分周比とし、基準周波数を出力周波数のチャンネル間隔
の任意の整数倍に設定できる。したがって、基準周波数
を高くしてＰＬＬの応答を求めることができる。同図に
おいては、位相比較器（ＰＤ）１，チャージポンプ回路
（ＣＰ）２，ループフィルタ（ＬＰＦ）３，電圧制御発
振器（ＶＣＯ）４及び可変分周器５によってＰＬＬを形
成している。そして、分周比の分数化（Ｎ→Ｍ＋（ｋ／
Ｌ））は、同図中の加算器（ａｄｄｅｒ）６及びラッチ
回路（ｌａｔｃｈ）７からなるアキュムレータ８と、可
変分周器５とにより、実現される。なお、制御部９は、
可変分周器５に「Ｍ」を与え、加算器６に「ｋ」を与え
る。

【０００４】かかる構成において、アキュムレータ８は
基準周波数に等しいクロックによりカウントを行う。そ
して、加算器６からオーバフロー信号ＯＦが出力された
時に可変分周器５の分周比をＭ＋１とする。一方、オー
バフロー信号が発生しない時には可変分周器５の分周比
はＭを保つものとする。ここで、図８に示されているよ
うに、基準信号の１周期１／ｆ２を１クロックとし、１
クロック（時間Ｔ）の間に１度だけ分周比をＭからＭ＋
１に変化させるとき、時間Ｔにおける分周比の平均値は
Ｍ＋１／Ｌで示される。１／Ｌはｋ／Ｌに拡張して考え
ることができ、ｋ＝０，１，２，…とすることによって
１／Ｌステップで分周比を決定できる。

【０００５】位相比較器１の感度をＫPD，電圧制御発振
器４の感度をＫV ，出力周波数をｆout ，基準周波数を
ｆref とすると、ループゲインＫO は、ＫO ＝ＫV ・ＫPD／ｎ＝ＫV ・ＫPD／（ｆout ／ｆref
）となる。よって、ループゲインＫO は、ｎが小さいと
き、すなわちｆref が高いときに大きくなり、収束の時
間を短縮できる。

【０００６】

【発明が解決しようとする課題】上述した分数分周方式
では、分周比が時間Ｔを基本周期として変化し、１／Ｔ
とその整数倍の周波数成分が位相比較器の出力信号に現
れる。すると、電圧制御発振器の出力信号が変調され、
中心周波数近傍に高いレベルのスプリアスが発生すると
いう欠点がある。

【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は収束同期時に
スプリアスを除去し位相雑音を低減することのできる周
波数シンセサイザを提供することである。

【０００８】

【課題を解決するための手段】本発明による周波数シン
セサイザは、発振出力信号と基準信号との位相差を示す
パルス信号に応じて発振する発振器を含む位相同期ルー
プと、前記位相同期ループがロック状態であるときに前
記パルス信号を間引く間引き手段とを有する周波数シン
セサイザであって、前記位相同期ループは、入力される
制御電圧に応じた繰返し周波数を有する信号を出力する
電圧制御発振手段と、周期１／Ｎで変化させることので
きる分周比で前記電圧制御発振手段の出力を分周するＮ
分数型分周手段と、この分周手段の出力と基準信号との
位相を比較しその位相差に対応する制御信号を出力する
位相比較手段と、この制御信号の直流成分を前記電圧制
御発振手段に与える濾波手段とを含み、前記間引き手段
は、前記位相同期ループがロック状態であるとき前記周
期１／Ｎ毎に１回だけ前記位相比較手段から出力される
制御信号を前記濾波手段に与えることを特徴とする。

【０００９】本発明による他の周波数シンセサイザは、
発振出力信号と基準信号との位相差を示すパルス信号に
応じて発振する発振器を含む位相同期ループと、前記位
相同期ループがロック状態であるときに前記パルス信号
を間引く間引き手段とを有する周波数シンセサイザであ
って、前記位相同期ループは、入力される制御電圧に応
じた繰返し周波数を有する信号を出力する電圧制御発振
手段と、周期１／Ｎで変化させることのできる分周比で
前記電圧制御発振手段の出力を分周するＮ分数型分周手
段と、この分周手段の出力と基準信号との位相を比較し
その位相差に対応する制御信号を出力する位相比較手段
と、この制御信号の直流成分を前記電圧制御発振手段に
与える濾波手段とを含み、前記間引き手段は、前記位相
同期ループがロック状態であるとき前記周期１／Ｎ毎に
１回だけ前記位相比較手段から出力される制御信号を前
記濾波手段に入力し該濾波手段の出力を前記電圧制御発
振手段に与えることを特徴とする。

【００１０】要するに本周波数シンセサイザは、位相同
期ループがロック状態にあるときに、分数分周比の変調
周期の周期Ｔ毎に１パルスのみ位相比較信号を伝達させ
る機能を設けることによって、ＰＬＬの位相比較サイク
ルを１／Ｔとし、整数分周型シンセサイザと等価の動作
を実現しているのである。これによって、位相同期ルー
プがロック状態にあるときにおけるスプリアスの発生を
抑制しているのである。

【００１１】なお、特開平３−１９８４２４号公報及び
特開平７−１１１４５４号公報はＰＬＬの高速引込みに
関するものであり、上記欠点を解決することはできな
い。

【００１２】つまり、本周波数シンセサイザは、Ｎ分数
分周型シンセサイザであって、位相比較出力のＮパルス
毎に選択伝達する機能を有している。そして、チャンネ
ル切換え時には通常の分数分周型シンセサイザとして動
作し、収束同期時には位相比較信号の出力サイクルを分
周比変調周期にまで落として動作させる制御部を備えて
いる。

【００１３】より具体的には、位相比較器の比較信号入
力前段に、ロック確認時に分周比変調周期Ｔ毎に１パル
スのみ、基準信号と分周信号との比較信号を位相比較器
に出力する比較信号の入力選択回路を有するＰＬＬ系を
構成している。そして、位相比較器においては、位相差
が一定値以下となり、同期収束状態に入ったと判断され
た時にロック信号を出力する。そして分数分周信号の変
調器Ｔ毎に１パルスのみ基準信号と分周信号の比較信号
を位相比較器に出力し、分周比変調時の位相差の生じた
比較信号は出力しない。このため、伝達する位相比較信
号には１／Ｔとその整数倍の周波数成分が現れることが
なく、電圧制御発振器の出力信号へのスプリアスの発生
が抑制される。

【００１４】また、他の実現手段としては、位相比較器
の後段においてロック確認時に、分周比変調周期Ｔ毎に
位相比較出力を１パルスのみループフィルタに伝える出
力信号濾波回路を有する系がある。かかる場合はロック
時に分数分周器と基準信号の位相比較信号が全て出力さ
れず、分数分周信号の変調周期Ｔ毎に１パルスのみ出力
される。したがって、分周比が周期Ｔで変調することに
よる一定位相の基準周波数信号との間に生じるミスフィ
ット（ｍｉｓｆｉｔ）による比較出力がキャンセルされ
る。このため、電圧制御発振器の出力が分周比変調の影
響を受け、スプリアスを発生させることはない。

【００１５】さらに、他の実現手段として、チャージポ
ンプ部（ＣＰ）においてロック確認時に分周比変調周期
Ｔ毎に位相比較出力信号に対して１パルスの信号のみに
おいて後段のループフィルタ内のコンデンサの充放電を
行うＣＰ電流遮断・導通制御による系もあげられる。か
かる場合は、ロック時に位相比較信号出力の全てに対し
て後段に接続れるループフィルタのコンデンサの充放電
の電流出入の動作を行わず、分数分周信号の変調周期Ｔ
毎に１パルスのみ充放電のための電流出入動作を行う。
分周比が周期Ｔで変調することによる一定位相の基準周
波数信号との間に生じるミスフィットによる比較出力は
ＰＬＬ動作に反映されない。よって、電圧制御発振器の
出力が分周比変調の影響を受け、スプリアスを発生させ
ることはない。

【００１６】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００１７】図１は本発明による周波数シンセサイザの
実施の一形態を示すブロック図であり、図７と同等部分
は同一符号により示されている。

【００１８】同図において、本発明の実施の形態による
分数分周型シンセサイザでは、従来のものと同様に、入
力される制御電圧に基づき出力周波数を発生する電圧制
御発振器４と、出力周波数を分周して分周信号を出力す
る可変分周器５と、分周信号と基準信号との位相比較を
行い、位相差電流を出力する位相比較器１と、この位相
差電流のフィルタリングを行い電圧制御発振器４への制
御電圧を出力するループフィルタ３とでＰＬＬループを
形成している。可変分周器５においては、以下のように
分周比を変えている。すなわち、アキュムレータ８内で
基準周波数でＬクロック加算カウントを行うと、設定分
数分周比「Ｍ＋ｋ／Ｌ」の「ｋ」の値に応じてオーバフ
ロー信号ＯＦが発生する。このオーバフロー信号ＯＦで
分周比をＭからＭ＋１に変えているのである。

【００１９】また、本実施の形態では、ｋではなく１ず
つ加算を行い、基準信号でＬクロックカウントした時に
発生するオーバフロー信号ＯＦ２を利用して、Ｔ周期毎
に１パルスのみ位相比較器１に比較信号を伝達してい
る。位相比較器１の比較信号入力前段に設けられている
比較信号入力選択回路２０では、変調周期Ｔ毎に１パル
スのみ基準信号と分周信号の比較信号が位相比較器１に
入力される。

【００２０】比較信号入力選択回路２０は、ＰＬＬのロ
ック状態において位相比較器１から出力されるロック信
号ＬＯＣＫを反転した信号とオフセット信号ＯＦ２´と
の論理和を演算するオアゲート１７と、このオアゲート
１７の出力を夫々入力の一方とするアンドゲート１８及
び１９とを含んで構成されている。アンドゲート１８の
もう一方の入力には可変分周器５の出力ｆV が印加さ
れ、アンドゲート１９のもう一方の入力には入力信号ｆ
r が印加されている。

【００２１】さらに比較信号入力選択回路２０は、アキ
ュムレータ８内の加算器６及びラッチ回路７と同様にカ
ウント動作を行ってオフセット信号ＯＦ２を出力する加
算器１３及びラッチ回路１４と、出力ｆV と入力信号ｆ
r との論理和を演算するオアゲート１５と、このオアゲ
ート１５の出力をクロック入力とし、オフセット信号Ｏ
Ｆ２をＤ入力とするフリップフロップ１６とを含んで構
成されている。このフリップフロップ１６のＱ出力が上
述したオフセット信号ＯＦ２´となる。

【００２２】また、ＰＬＬのロック状態において位相比
較器１から出力されるロック信号ＬＯＣＫは、初期位相
制御回路１２にも入力される。初期位相制御回路１２
は、入力信号ｆr をクロック入力とし、ロック信号ＬＯ
ＣＫの出力がローレベルに遷移するタイミングでリセッ
トされるフリップフロップ１０と、このフリップフロッ
プ１０のＱ出力とロック信号ＬＯＣＫを反転した信号と
の論理和を演算するオアゲート１１とを含んで構成され
ている。オアゲート１１の出力は、リセット信号ＲＥＳ
ＥＴとしてアキュムレータ８内の位相比較器５及び制御
部９に与えられる。

【００２３】かかる構成において、ＰＬＬループがロッ
ク状態のときにのみ位相比較器１からロック信号ＬＯＣ
Ｋが出力され、オアゲート１７を介してオフセット信号
ＯＦ２´がアンドゲート２１及び２２に入力される。オ
フセット信号ＯＦ２´は図１の場合と同様に、変調周期
Ｔ毎に１パルスのみハイレベルになるので、位相比較器
１に入力されるパルスが間引かれることになる。したが
って、位相比較器１は、ＰＬＬループがロック状態のと
き、変調周期Ｔ毎に１パルスのみ位相比較動作を行うこ
とになる。

【００２４】この図１に示されている周波数シンセサイ
ザの各部の動作について図２のタイミングチャートを参
照して説明する。同図のタイミングチャートは、分数分
周比を、Ｍ＋ｋ／Ｌ（＝４＋１／４）に簡略化した例で
ある。なお、同図において図１中の信号と同一の信号は
同一符号により示されている。分数分周器５の分周開始
後、基準信号ｆr によりアダー６，ラッチ７でｋ（同図
ではｋ＝１）ずつカウントし、Ｌ値（同図ではＬ＝１）
をオーバフローした時にオーバフロー信号ＯＦが発生す
る。このオーバフロー信号ＯＦの発生区間においては分
周比をＭ＋１（同図では４＋１＝５）とする。オーバフ
ロー信号ＯＦによる分周比のＭ＋１への変化は分周信号
Ｌクロックパルス間にｋ回（０≦ｋ≦Ｌ，ｋは整数）起
こり得るが、その周期はＴ／ａ（ａはｋ，Ｌの最大公約
数、図１では１）で表される。

【００２５】分数分周方式の位相同期ループで、位相差
が一定値以下となりロックが確認された時、位相比較器
１からロックＬＯＣＫ信号が出力される。このロック信
号を入力とする初期位相制御回路１２により分数分周器
５をリセットする。こうすることにより、分周信号の第
１パルス出力と基準信号との位相を揃えて（図中）、
分周動作を開始させることができる。

【００２６】分数分周器５は４＋１／４分周を行う場
合、オフセット信号ＯＦの発生する分周出力４パルス目
までは４分周を行い（Ｎ＝４）、５パルス目（Ｎ＝５）
のみ４＋１分周後に立上る（図中）。このため、図２
に示されているようにロック時にも（２）〜（４）パル
スにおいて基準信号との間に位相差が生じる。

【００２７】ロック信号検出後の分数分周器５のリセッ
ト後に、同様に基準信号毎に１ずつ加算するアダー１３
でＬカウントした時に発生するオーバフロー信号ＯＦ２
が、フリップフロップ１６に入力される。フリップフロ
ップ１６のＱ出力は次の基準信号ｆr 及び分周信号ｆv
の立上り時にハイレベルとなり、更に続く両比較信号の
立上り時にローレベルとなる。このフリップフロップ１
６の出力がオーバフロー信号ＯＦ２´となる。

【００２８】このオーバフロー信号ＯＦ２´とロック検
出信号（Ｌｏｃｋ）を反転したものとの論理和をオアゲ
ート１７で演算する。これにより、比較信号入力選択回
路２０は、基準信号ｆr と分周信号ｆv の比較信号を夫
々入力とするアンドゲート１８，１９により、アンロッ
ク状態の時には常時ハイレベルを出力し、位相比較器へ
の比較信号入力を妨げることはない。

【００２９】逆に、ロック状態の時には比較信号の位相
の合った第１パルスからＬ（同図では（５））パルス目
の信号ｆr ，信号ｆv の立上りまでローレベルを出力
し、ロック状態であるにも関わらず、位相差を有する信
号ｆr ，信号ｆv の（２）〜（４），（６）〜（８），
（１０）〜（１２），…の各パルスを削除する。

【００３０】ａＬ＋１（図２においてＬは５，ａは整
数）パルス（５），（９）…に関しては、その両比較信
号パルスの位相比較区間中はハイレベルを出力する。こ
のため、（５），（９）…パルスは位相比較器１に出力
され、同期収束にあれば、この分周比変調周期Ｔ毎に１
の分周信号パルスと基準信号とがロック状態であると判
断される。このときは一定値以下の微少な位相差が存在
するのみである。

【００３１】ロック状態における位相同期ループは、分
周比Ｎ＝Ｍ・Ｌ＋ｋ（＝１７）の整数分周型シンセサイ
ザと等価の動作を行う。したがって、分数分周型シンセ
サイザの分周比が周期Ｔ／１で変調することによる１／
Ｔとその整数倍の周波数成分とが位相比較の出力信号に
あらわれない。このため、同期収束時には電圧制御発振
器４の出力信号でのスプリアス発生が起こらない。

【００３２】次に、本発明の他の実施形態による周波数
シンセサイザについて図３を参照して説明する。同図に
おいて、図１と同等部分は同一符号により示されてお
り、その部分の詳細な説明は省略する。同図に示されて
いる周波数シンセサイザの構成が図１のものと異なる点
は、位相比較器の前段ではなく、その後段で変調周期Ｔ
毎に１パルスのみ位相比較出力を伝達する回路を設けて
いる点である。つまり、位相比較器１から出力されチャ
ージポンプ回路２に入力されるパルスを、出力信号濾波
回路２３によって間引く構成である。

【００３３】より具体的には、位相比較器１とチャージ
ポンプ回路２との間にアンドゲート２１及び２２を設
け、これらアンドゲート２１及び２２の入力の一方にオ
アゲート１７の出力を入力しているのである。

【００３４】かかる構成において、図１の場合と同様
に、ＰＬＬループがロック状態のときにのみ位相比較器
１からロック信号ＬＯＣＫが出力され、オアゲート１７
を介してオフセット信号ＯＦ２´がアンドゲート２１及
び２２に入力される。オフセット信号ＯＦ２´は図１の
場合と同様に、変調周期Ｔ毎に１パルスのみハイレベル
になるので、位相比較器１からチャージポンプ回路２に
伝達されるパルスが間引かれることになる。したがっ
て、チャージポンプ回路２は、ＰＬＬループがロック状
態のとき、変調周期Ｔ毎に１パルスのみ位相比較器１の
出力に基づくチャージポンプ動作を行うことになる。

【００３５】この図３に示されている周波数シンセサイ
ザの動作について図４のタイミングチャートを参照して
説明する。同図においても、図３中の信号と同一の信号
は同一符号により示されている。同図において、図１及
び図２の場合と同様に、オーバフロー信号ＯＦ２´とロ
ック信号ＬＯＣＫを反転した信号との論理和をオアゲー
ト１７で演算する。分数分周比の変調周期Ｔ毎に１回の
み位相比較区間としてハイレベルとなるオアゲート１７
の出力信号は、アンドゲート２２に入力され、位相比較
器１の位相比較出力である信号ｆ1Vを反転した信号との
論理積が演算される。また、オアゲート１７の出力信号
は、アンドゲート２１にも入力され、位相比較器１の他
の位相比較出力である信号ｆ1Dを反転した信号との論理
積が演算される。

【００３６】したがって同期収束時には、これらアンド
ゲート２１及び２２の出力ｆV 及びｆD が後段のチャー
ジポンプ回路２に入力されることになる。これらアンド
ゲート２１及び２２の出力ｆV 及びｆD は、出力信号濾
波回路２３の出力となる。このように、出力信号濾波回
路２３から出力ｆV 及びｆD が図４に示されているよう
に送出される結果、回路全体としては比較周波数ｆｒ×
Ｔ＝ｆｒ／４，分周比Ｍ×Ｌ＋ｈ＝１７の整数分周型シ
ンセサイザと等価の動作が行われる。

【００３７】次に、本発明の他の実施形態による周波数
シンセサイザについて図５を参照して説明する。同図に
おいて、図１及び図３と同等部分は同一符号により示さ
れており、その部分の詳細な説明は省略する。同図に示
されている周波数シンセサイザの構成が図１のものと異
なる点は、位相比較器の前段ではなく、その後段で変調
周期Ｔ毎に１パルスのみ位相比較出力を伝達する回路を
設けている点である。また、同図に示されている周波数
シンセサイザの構成が図１のものと異なる点は、チャー
ジポンプ回路２を、ＰＬＬループがロック状態のときに
は変調周期Ｔ毎に１回のみ動作させる点である。つま
り、充放電電流遮断導通制御回路２７でチャージポンプ
回路２の動作を制御することによって、位相比較器１か
ら出力されるパルスを間引く構成である。

【００３８】より具体的には、チャージポンプ回路２内
の電源側に電流遮断スイッチ２５、接地側に電流遮断ス
イッチ２６を夫々設け、これらスイッチ２５及び２６を
オアゲート１７及びインバータ２４でオンオフ制御して
いるのである。

【００３９】かかる構成において、図１の場合と同様
に、ＰＬＬループがロック状態のときにのみ位相比較器
１からロック信号ＬＯＣＫが出力される。すると、オア
ゲート１７を介してオフセット信号ＯＦ２´がスイッチ
２５及び２６に入力され、かつ、インバータ２４でオフ
セット信号ＯＦ２´が反転されてスイッチ２５及び２６
に入力される。このとき、スイッチ２５及び２６はオン
状態になる。

【００４０】オフセット信号ＯＦ２´は図１及び図３の
場合と同様に、変調周期Ｔ毎に１パルスのみハイレベル
になるので、位相比較器１からループフィルタに伝達さ
れるパルスが間引かれることになる。したがって、ルー
プフィルタ３内のコンデンサは、ＰＬＬループがロック
状態のとき、変調周期Ｔ毎に１パルスのみ位相比較器１
の出力に基づく充放電動作を行うことになる。

【００４１】この図５の周波数シンセサイザの動作につ
いて図６のタイミングチャートを参照して説明する。同
図においても、図５中の信号と同一の信号は同一符号に
より示されている。同図において、オーバフロー信号Ｏ
Ｆ２´とロック信号を反転した信号との論理和をオアゲ
ート１７で演算する。そして、このオアゲート１７の出
力がハイレベルの場合にのみチャージポンプ回路２内に
設けられた電流遮断スイッチ２５及び２６をオン状態に
させる。これらスイッチ２５及び２６がオン状態になる
ことにより、ループフィルタ３内のコンデンサＣの充放
電動作を行わせる。一方、オアゲート１７の出力がロー
レベルの場合には電流遮断スイッチ２５及び２６をオフ
状態にさせる。これらスイッチ２５及び２６がオフ状態
になることにより、ループフィルタ３内のコンデンサＣ
は充放電動作を行わない。

【００４２】電流遮断導通制御回路２７が以上の動作を
行うので、ＰＬＬでのループフィルタ電荷による電圧制
御発振器４の変調電圧ＶAPC には分数分周器の変調同期
Ｔ毎に１回だけ位相比較信号が反映される。したがって
回路全体としては、図１〜図４の場合と同様に、比較周
波数ｆｒ×Ｔ＝ｆｒ／４，分周比Ｍ×Ｌ＋ｈ＝１７の整
数分周型シンセサイザと等価の動作が行われることにな
る。

【００４３】以上のように、本周波数シンセサイザは、
分数分周型でありながら、同期収束時には整数分周型の
シンセサイザと等価のＰＬＬ動作を行っているのであ
る。これにより、ＰＬＬ内の電圧制御発振器の出力信号
でのスプリアスの発生を抑制することができるのであ
る。また、同期収束時には、位相比較器による比較結果
の伝達を１／Ｔに縮小してＰＬＬのループゲインを下げ
ることにより、同期収束時での電圧制御発振器の出力信
号の耐雑音特性を改善することができるのである。

【００４４】要するに本周波数シンセサイザは、位相同
期信号をそのまま伝達する動作モードと、位相同期信号
のパルスを間引く動作モードとを有し、これら２つの動
作モードを切替えつつ動作しているのである。そして、
位相同期ループがロック状態でないときには位相同期信
号をそのまま伝達する動作モードとし、位相同期ループ
がロック状態であるときには位相同期信号のパルスを間
引く動作モードとしているのである。この動作モードの
切替えにより、位相同期ループがロック状態でないとき
に位相同期信号をそのまま伝達してロック状態への引込
みを速めることができ、かつ、位相同期ループがロック
状態であるときには位相同期信号のパルスを間引いてス
プリアスの発生を抑制することができるのである。

【００４５】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００４６】（１）入力される制御電圧に応じた繰返し
周波数を有する信号を出力する電圧制御発振手段と、周
期１／Ｎで変化させることのできる分周比で前記電圧制
御発振手段の出力を分周するＮ分数型分周手段と、この
分周手段の出力と基準信号との位相を比較しその位相差
に対応する制御信号を出力する位相比較手段と、この位
相比較手段の直流成分を前記電圧制御発振手段に与える
濾波手段とを含んで構成される位相同期ループを有する
周波数シンセサイザであって、制御指令が入力されてい
ないとき前記制御信号を前記電圧制御発振手段にそのま
ま与え前記制御指令が入力されているときに前記周期１
／Ｎ毎に１回だけ前記制御信号を前記電圧制御発振手段
に与える制御信号印加制御手段を含むことを特徴とする
周波数シンセサイザ。

【００４７】（２）前記制御指令は、前記位相同期ルー
プがロック状態であるときにのみ発生することを特徴と
する（１）記載の周波数シンセサイザ。

【００４８】（３）前記制御信号印加制御手段は、前記
制御指令が入力されているとき前記周期１／Ｎ毎に１回
だけ前記分周手段の出力及び前記基準信号を前記位相比
較手段に与え前記制御指令が入力されていないとき前記
分周手段の出力及び前記基準信号を前記位相比較手段に
常時与えることを特徴とする（１）又は（２）記載の周
波数シンセサイザ。

【００４９】（４）前記制御信号印加制御手段は、前記
制御指令が入力されているとき前記周期１／Ｎ毎に１回
だけ前記位相比較手段から出力される制御信号を前記濾
波手段に与え前記制御指令が入力されていないとき前記
位相比較手段から出力される制御信号を前記濾波手段に
常時与えることを特徴とする（１）又は（２）記載の周
波数シンセサイザ。

【００５０】（５）前記制御信号印加制御手段は、前記
制御指令が入力されているとき前記周期１／Ｎ毎に１回
だけ前記位相比較手段から出力される制御信号を前記濾
波手段の出力を前記電圧制御発振手段に与え前記制御指
令が入力されていないとき前記位相比較手段から出力さ
れる制御信号を前記電圧制御発振手段に常時与えること
を特徴とする（１）又は（２）記載の周波数シンセサイ
ザ。

【００５１】（６）前記制御指令が入力されたタイミン
グで前記分周手段をリセットして該分周手段の出力と前
記基準信号との位相を合せることを特徴とする（１）〜
（５）のいずれかに記載の周波数シンセサイザ。

【００５２】

【発明の効果】以上説明したように本発明は、位相同期
信号をそのまま伝達するモードと、位相同期信号のパル
スを間引くモードとを有し、位相同期ループがロック状
態でないときには位相同期信号をそのまま伝達し、位相
同期ループがロック状態であるときには位相同期信号の
パルスを間引くことにより、位相同期ループがロック状
態でないときに位相同期信号をそのまま伝達してロック
状態への引込みを速めることができ、かつ、位相同期ル
ープがロック状態であるときには位相同期信号のパルス
を間引いてスプリアスの発生を抑制でき、位相雑音を低
減できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態による周波数シンセサイ
ザの構成を示すブロック図である。

【図２】図１の周波数シンセサイザの動作を示すタイミ
ングチャートである。

【図３】本発明の実施の他の形態による周波数シンセサ
イザの構成を示すブロック図である。

【図４】図３の周波数シンセサイザの動作を示すタイミ
ングチャートである。

【図５】本発明の実施の他の形態による周波数シンセサ
イザの構成を示すブロック図である。

【図６】図５の周波数シンセサイザの動作を示すタイミ
ングチャートである。

【図７】従来の周波数シンセサイザの構成を示すブロッ
ク図である。

【図８】図７の周波数シンセサイザの動作を示すタイミ
ングチャートである。

【符号の説明】

１位相比較器２チャージポンプ回路３ループフィルタ４電圧制御発振器５可変分周器６，１３加算器７，１０，１４，１６ラッチ回路９制御部２０比較信号入力選択回路２３位相差信号濾波回路２５，２６電流遮断スイッチ２７充放電電流遮断導通制御回路

Claims

(57)【特許請求の範囲】

【請求項１】発振出力信号と基準信号との位相差を示
すパルス信号に応じて発振する発振器を含む位相同期ル
ープと、前記位相同期ループがロック状態であるときに
前記パルス信号を間引く間引き手段とを有する周波数シ
ンセサイザであって、前記位相同期ループは、入力される制御電圧に応じた繰
返し周波数を有する信号を出力する電圧制御発振手段
と、周期１／Ｎで変化させることのできる分周比で前記
電圧制御発振手段の出力を分周するＮ分数型分周手段
と、この分周手段の出力と基準信号との位相を比較しそ
の位相差に対応する制御信号を出力する位相比較手段
と、この制御信号の直流成分を前記電圧制御発振手段に
与える濾波手段とを含み、前記間引き手段は、前記位相同期ループがロック状態で
あるとき前記周期１／Ｎ毎に１回だけ前記位相比較手段
から出力される制御信号を前記濾波手段に与えることを
特徴とする周波数シンセサイザ。
【請求項２】発振出力信号と基準信号との位相差を示
すパルス信号に応じて発振する発振器を含む位相同期ル
ープと、前記位相同期ループがロック状態であるときに
前記パルス信号を間引く間引き手段とを有する周波数シ
ンセサイザであって、前記位相同期ループは、入力される制御電圧に応じた繰
返し周波数を有する信号を出力する電圧制御発振手段
と、周期１／Ｎで変化させることのできる分周比で前記
電圧制御発振手段の出力を分周するＮ分数型分周手段
と、この分周手段の出力と基準信号との位相を比較しそ
の位相差に対応する制御信号を出力する位相比較手段
と、この制御信号の直流成分を前記電圧制御発振手段に
与える濾波手段とを含み、前記間引き手段は、前記位相同期ループがロック状態で
あるとき前記周期１／Ｎ毎に１回だけ前記位相比較手段
から出力される制御信号を前記濾波手段に入力し該濾波
手段の出力を前記電圧制御発振手段に与えることを特徴
とする周波数シンセサイザ。
【請求項３】前記位相同期ループがロック状態になっ
たタイミングで前記分周手段をリセットして該分周手段
の出力と前記基準信号との位相を合せることを特徴とす
る請求項１又は２記載の周波数シンセサイザ。