CN115765727B - 一种实现快速锁定的锁相环、收发机和通信设备 - Google Patents
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Abstract
本发明提供了一种实现快速锁定的锁相环、收发机和通信设备，该锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，还包括：快速锁定控制单元，其第一输入端接收参考时钟信号，第二输入端接收锁相使能信号，被配置为当接收到锁相使能信号时，响应于参考时钟信号的上升沿输出高电平复位信号；分频器，其连接至快速锁定控制单元的输出端，被配置响应于高电平复位信号，触发生成反馈信号；鉴频鉴相器，其连接至快速锁定控制单元的输出端，被配置为响被配置为响应于所述高电平复位信号，输出所述参考时钟信号和所述反馈信号的相位误差。利用上述方法，能够实现快速锁相。
Description
技术领域
本发明属于射频收发机领域，具体涉及一种实现快速锁定的锁相环、收发机和通信设备。
背景技术
本部分旨在为权利要求书中陈述的本发明的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
随着半导体工艺尺寸不断缩小和系统复杂性提升，收发机芯片工作频率不断提高，为了确保芯片工作的稳定性，对于收发机时钟的频率和质量要求越来越高。锁相环(Phase Locked Loop，PLL)作为片上系统(System-on-a-Chip，SoC)的一种时钟源，广泛应用于各种收发机中。
锁相环的快速锁定一直是研发追求目标，但是受到稳定性、动态响应、精度和噪声等因素相互制约，锁相速度难以进一步提高。现有加速锁定方案包括改变电荷泵内部的电流，但此方案涉及的电路结构比较复杂，不仅容易给锁相环系统带来噪声，而且改变锁相环环路参数，从而难以广泛应用于各种锁相环系统。
因此，如何加快锁相速度是一个亟待解决的问题。
发明内容
针对上述现有技术中存在的锁相时间较长的问题，提出了一种实现快速锁定的锁相环、收发机和通信设备，能够加快锁相速度。
本发明提供了以下方案。
第一方面，提供一种实现快速锁定的锁相环，锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，还包括：快速锁定控制单元，其第一输入端接收参考时钟信号，第二输入端接收锁相使能信号，被配置为当接收到锁相使能信号时，响应于参考时钟信号的上升沿输出高电平复位信号；分频器，其连接至快速锁定控制单元的输出端，被配置为响应于高电平复位信号，触发生成反馈信号；鉴频鉴相器，其连接至快速锁定控制单元的输出端，被配置为响应于高电平复位信号，输出参考时钟信号和反馈信号的相位误差。
在一种实施方式中，快速锁定控制单元被配置为：当锁相使能信号为低电平时，输出低电平复位信号；当锁相使能信号为高电平时，在参考时钟信号的上升沿，低电平复位信号跳变为高电平复位信号。
在一种实施方式中，快速锁定控制单元包括上升沿触发的D型触发器。
在一种实施方式中，D型触发器的D端连接至锁相使能信号，CLK端连接至参考时钟信号，复位端连接至锁相使能信号，Q端为输出端。
在一种实施方式中，快速锁定控制单元包括：多个级联的D型触发器。
在一种实施方式中，快速锁定控制单元包括2个级联的D型触发器，使得在参考时钟信号的第二个上升沿处，快速锁定控制单元输出高电平复位信号。
在一种实施方式中，鉴频鉴相器被配置为：响应于低电平复位信号，将UP信号和DN信号重置为0。
在一种实施方式中，分频器被配置为：响应于低电平控制信号，将反馈信号重置为低电平；响应于高电平控制信号，根据压控振荡器的输出信号Fvco的周期Tvco和分压器数N输出反馈信号。
第二方面，提供一种实现快速锁定的收发机，包括如第一方面的锁相环。
第三方面，提供一种实现快速锁定的通信设备，包括如第一方面的锁相环。
上述实施例的优点之一，通过设置该快速锁相控制电路，能够减小参考时钟信号和反馈信号之间的初始相位差，从而能够实现快速锁相。
本发明的其他优点将配合以下的说明和附图进行更详细的解说。
应当理解，上述说明仅是本发明技术方案的概述，以便能够更清楚地了解本发明的技术手段，从而可依照说明书的内容予以实施。为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举例说明本发明的具体实施方式。
附图说明
通过阅读下文的示例性实施例的详细描述，本领域普通技术人员将明白本文所述的优点和益处以及其他优点和益处。附图仅用于示出示例性实施例的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的标号表示相同的部件。在附图中：
图1为传统的电荷泵锁相环PLL的结构示意图；
图2（a）为根据图1所示出的电荷泵锁相环PLL进行锁相的时序示意图；
图2（b）为根据图1所示出的电荷泵锁相环PLL进行锁相的另一时序示意图；
图3为根据本发明一实施例的实现快速锁定的锁相环的结构示意图；
图4为根据图3所示出的锁相环进行锁相的时序示意图；
图5为根据本发明一实施例的快速锁定控制模块的结构示意图。
在附图中，相同或对应的标号表示相同或对应的部分。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域技术人员。
在本申请实施例的描述中，应理解，诸如“包括”或“具有”等术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不旨在排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在的可能性。
除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
参考图1，尤其针对零中频收发机，如图传统的电荷泵锁相环PLL，主要由鉴频鉴相器（Phase Frequency Detector，PFD），电荷泵（Charge Pump，CP），环路滤波器（LoopFilter，LPF），压控振荡器（Voltage Controlled Oscillator，VCO）和分频器（FrequencyDivider，DIV）五个部分组成。鉴频鉴相器PFD将参考时钟信号Fref与反馈信号Fv的相差和频差转换为鉴相误差，鉴相误差作用于电荷泵CP，控制电荷泵的通断，使环路滤波器LPF充放电，从而改变压控振荡器VCO的控制电压。压控振荡器VCO的控制电压与鉴相误差信号成正比，由于负反馈回路的作用，反馈信号Fv的频率或相位将向鉴相误差减小的方向改变，直到鉴相误差为零。当鉴相误差变为零时，锁相环路就进入了锁定状态。
当锁相环闭环时，鉴频鉴相器PFD实际上需要比较参考时钟信号Fref和反馈信号Fv之间的相位误差和频率误差，此时，如果参考时钟信号Fref和反馈信号Fv之间的初始相位差较大，压控振荡器VCO输出的控制电压Vctrl将有较大的变化来补偿该初始相位误差，从而导致锁相环的锁定时间变长。
参考图2（a）和图2（b），示出了参考时钟信号Fref和反馈信号Fv在不同初始相位误差下的锁相时间差异，压控振荡器VCO的输出频率将在分频器DIV生成反馈信号Fv，假设压控振荡器VCO的控制电压Vctrl的初始电压为V0，Fv的频率大于Fref的频率。当锁相环被锁定时，压控振荡器VCO的控制电压Vctrl应降低到V1，以使Fv的频率等于Fref的频率。参考图2（a），Fref和Fv具有较大的初始相位误差，Vctrl首先增大，然后减小到锁定电压V1；参考图2（b），Fref和Fv具有较小的初始相位误差，此时Vctrl仅需要改变以补偿频率差，锁相时间更短。
本申请实施例的目的在于，针对参考时钟信号Fref和反馈信号Fv之间的初始相位差较大从而导致锁相时间较长的技术问题，提供一种能够使得Fref和Fv之间的初始相位误差减小的快速锁定锁相环，这样锁相环不需要浪费大量时间来补偿初始相位误差，只需要花费时间来减小Fref和Fv之间的频率误差。
参考图3，示出了本申请一实施例的实现快速锁定的锁相环，该锁相环除了包括上述鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器之外，还包括：快速锁定控制单元FLC。
快速锁定控制单元FLC具有第一输入端、第二输入端和输出端。其中，快速锁定控制单元FLC的第一输入端用于接收参考时钟信号Fref，第二输入端用于接收锁相使能信号PLL_EN。快速锁定控制单元FLC的输出端用于输出复位信号Lock_RSTB，分别连接至鉴频鉴相器PFD和分频器DIV。
在本实施方式中，为了使得参考时钟信号Fref和反馈信号Fv之间的初始相位误差减小，快速锁定控制单元FLC被配置为当接收到的锁相使能信号PLL_EN=1为高电平时，响应于参考时钟信号Fref的上升沿跳变，生成高电平复位信号Lock_RSTB=1，并传输至鉴频鉴相器PFD和分频器DIV。
具体地，快速锁定控制单元FLC被配置为：当PLL_EN=0时，也即锁相使能信号为低电平时，输出低电平复位信号Lock_RSTB=0；当PLL_EN=1时，也即锁相使能信号为高电平时，在参考时钟信号的上升沿，Lock_RSTB从0跳变为1。
例如，参考图4，当锁相使能信号PLL_EN为低电平0时，快速锁定控制单元FLC输出的复位信号Lock_RSTB为低电平0，也即低电平复位信号；当PLL_EN为高电平1时，在Fref的上升沿，复位信号Lock_RSTB从低电平0跳变为高电平1。可以理解，除非锁相使能信号PLL_EN重置为低电平0，复位信号Lock_RSTB始终保持高电平状态。
对于分频器DIV来说，其连接至快速锁定控制单元FLC的输出端，实时接收快速锁定控制单元FLC输出的复位信号Lock_RSTB。分频器DIV响应于快速锁定控制单元FLC输出的高电平复位信号，触发生成反馈信号Fv。
具体地，分频器被配置为：当复位信号Lock_RSTB=0，也即快速锁定控制单元FLC输出低电平复位信号时，分频器响应于低电平复位信号，将反馈信号Fv重置为低电平，也即Fv=0。当复位信号Lock_RSTB=1，也即快速锁定控制单元FLC输出高电平复位信号时，分频器响应于高电平复位信号，输出反馈信号Fv=1。进一步地，为了确保Fv的输出脉冲是正确的，根据压控振荡器VCO的输出信号Fvco的周期Tvco和分压器数N输出反馈信号Fv。
例如，参考图4，对于分频器DIV来说，当接收到的复位信号Lock_RSTB=0时，输出的反馈信号Fv重置为0；当接收到的复位信号Lock_RSTB=1时，即在参考时钟信号Fref的上升沿处，分频器产生高电平反馈信号Fv =1，并随之基于压控振荡器VCO的周期Tvco和分压器数量N维持反馈信号Fv的脉冲周期，使Fv=Tvco*N。
对于鉴频鉴相器PFD来说，其连接至快速锁定控制单元FLC的输出端，以实时接收快速锁定控制单元FLC输出的复位信号Lock_RSTB，鉴频鉴相器PFD响应于高电平复位信号Lock_RSTB=1，输出参考时钟信号Fref和反馈信号Fv的相位误差UP和DN。
具体地，鉴频鉴相器PFD被配置为：当复位信号Lock_RSTB=0，也即快速锁定控制单元FLC输出低电平复位信号时，鉴频鉴相器PFD将UP信号和DN信号重置为0。当复位信号Lock_RSTB=1时，也即快速锁定控制单元FLC输出高电平复位信号时，启动比较参考时钟信号Fref和反馈信号Fv的相位误差，并输出UP信号和DN信号。
例如，参考图4中Lock_RSTB、Fref、Fv和UP、DN的时序图，可以看出，当Lock_RSTB=0时，UP和DN始终保持0；当Lock_RSTB=1时，比较Fref和Fv的相位误差，并输出UP相位误差和DN相位误差；
可以看出，此时反馈信号Fv的初始上升沿被“拉到”与参考时钟信号Fref的其中一个上升沿几乎齐平，二者的初始相位误差被大幅减小。此时，UP相位误差和DN相位误差较小，主要是用于体现Fref和Fv的频率误差。
在一种实施方式中，快速锁定控制单元FLC包括上升沿触发的D型触发器。
具体地，D型触发器的D端连接至锁相使能信号，CLK端连接至参考时钟信号，复位端RSTB连接至锁相使能信号，Q端为输出端。当PLL_EN为0时，复位端RSTB等于0，输出端Q固定输出0；当PLL_EN为1时，D端和复位端RSTB等于1，遇到CLK端的上升沿时，将D的值赋给输出端Q，Q等于1；对于CLK端的非上升沿，Q保持不变。
在一种实施方式中，快速锁定控制单元包括：多个级联的D型触发器。
具体地，参考图5，上述多个可以是2个，2个级联的D型触发器，其中前级DFF触发器的输出端Q与后级DFF触发器的D端，使得快速锁定控制单元FLC在参考时钟信号Fref的第二个上升沿处输出高电平复位信号Lock_RSTB=1。
图4示出了上述2个级联的上边沿触发的D型触发器构成的快速锁定控制单元FLC实现的时序图。然而，应当理解，在另外的实施方式中，还可以采用三个或更多个级联的D型触发器来实现上述快速锁定控制单元FLC，其相应的时序图也会有些微差别，比如，在某些情况下，在Fref其他上升沿处输出高电平复位信号Lock_RSTB=1，本申请对此不作具体限制。 上述实施例的优点之一，通过设置该快速锁相控制电路，能够减小参考时钟信号和反馈信号之间的初始相位差，从而能够实现快速锁相。
基于相同的技术构思，本发明实施例还提供一种实现快速锁定的收发机，该收发机包括如上述实施例所述的锁相环。如此使得该收发机能够实现快速锁相功能。
基于相同的技术构思，本发明实施例还提供一种实现快速锁定的通信设备，该通信设备包括如上述实施例所述的锁相环。如此使得该通信设备能够实现快速锁相功能。
另外还需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下在本说明书的描述中，参考术语“一些可能的实施方式”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
虽然已经参考若干具体实施方式描述了本发明的精神和原理，但是应该理解，本发明并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
Claims (9)
1.一种实现快速锁定的锁相环，所述锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，其特征在于，所述锁相环还包括：
快速锁定控制单元，其第一输入端接收参考时钟信号，第二输入端接收锁相使能信号，被配置为当接收到的所述锁相使能信号为高电平时，响应于所述参考时钟信号的上升沿，输出的复位信号从低电平复位信号跳变为高电平复位信号，以减小参考时钟信号和反馈信号之间的初始相位差；
所述分频器，其连接至所述快速锁定控制单元的输出端，被配置为响应于所述高电平复位信号，触发生成反馈信号；
所述鉴频鉴相器，其连接至所述快速锁定控制单元的输出端，被配置为响应于所述高电平复位信号，输出所述参考时钟信号和所述反馈信号的相位误差。
2.根据权利要求1所述的锁相环，其特征在于，快速锁定控制单元被配置为：
当所述锁相使能信号为低电平时，输出低电平复位信号；
当所述锁相使能信号为高电平时，在所述参考时钟信号的上升沿，所述低电平复位信号跳变为所述高电平复位信号。
3.根据权利要求1所述的锁相环，其特征在于，所述快速锁定控制单元包括上升沿触发的D型触发器。
4.根据权利要求3所述的锁相环，其特征在于，
所述D型触发器的D端连接至所述锁相使能信号，CLK端连接至所述参考时钟信号，复位端连接至所述锁相使能信号，Q端为输出端。
5.根据权利要求1所述的锁相环，其特征在于，所述快速锁定控制单元包括：多个级联的D型触发器。
6.根据权利要求5所述的锁相环，其特征在于，所述快速锁定控制单元包括2个级联的D型触发器，使得在所述参考时钟信号的第二个上升沿处，所述快速锁定控制单元输出高电平复位信号。
7.根据权利要求1所述的锁相环，其特征在于，所述鉴频鉴相器被配置为：
响应于低电平复位信号，将UP信号和DN信号重置为0。
8.根据权利要求1所述的锁相环，其特征在于，所述分频器被配置为：
响应于所述低电平控制信号，将反馈信号重置为低电平；
响应于所述高电平控制信号，根据所述压控振荡器的输出信号Fvco的周期Tvco和分压器数N输出反馈信号。
9.一种实现快速锁定的收发机，其特征在于，包括：如权利要求1-8中任一项所述的锁相环。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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