CN114513204B - 一种多环路的锁相环电路及电路板组件 - Google Patents

Abstract

本发明实施例涉及电子电路领域，公开了一种多环路的锁相环电路及电路板组件。电路包括：N个鉴相模块、选择器、电荷泵、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数。本实施例中，在状态模块接收到触发信号时，若参考时钟信号和分频器输入的反馈信号之间的相位误差在预设允许误差内，则根据需要控制选择器切换输出的信号；若相位误差不在预设允许误差内，则先通过调节分频器的分频比来减小相位误差，直至相位误差在预设允许误差内后，再控制选择器切换输出的信号，以减小切换器切换输出的信号时压控振荡器接收的调节电压的变化幅度，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。

Description

一种多环路的锁相环电路及电路板组件

技术领域

本发明实施例涉及电子电路领域，特别涉及一种多环路的锁相环电路及电路板组件。

背景技术

随着微电子技术的发展，微处理器和工作站系统主频和性能提高，对系统的时钟生成电路设计提出了越来越高的要求。而锁相环(PLL，Phase Locked Loop)作为一种常用的设计技术，被广泛应用于系统级芯片(SOC，System on Chip)中，以构成时钟生成电路。

通常在锁相环电路中还设置有选择器，技术人员可以控制选择器选择需要的参考时钟信号作为输出参考信号，或者切换到需要的参考时钟信号作为输出参考信号，并将输出参考信号通过鉴相器输入到锁相环中。

在切换参考时钟信号的过程中，切换后的参考时钟信号与锁相环反馈的反馈信号之间的相位误差可能较大，这会导致锁相环中的压控振荡器(VCO，voltage controloscillator)的输入电压出现衰减振荡，进而导致VCO的输出相位在短时间内发生剧烈变化，在一些应用场合中，这一变化会严重影响数据通讯功能。

发明内容

本发明实施例的目的在于提供一种多环路的锁相环电路及电路板组件，有效减小了压控振荡器的输出相位的变化幅度，进而有效提高了数据通讯功能的稳定性。

为解决上述技术问题，本发明的实施例提供了一种多环路的锁相环电路，包括：N个鉴相模块、选择器、电荷泵、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；N个鉴相模块的第一输入端作为锁相环电路的输入端，用于接收参考时钟信号，N个鉴相模块的第一输出端连接于选择器的N个输入端，选择器的输出端连接于电荷泵，电荷泵连接于滤波器，滤波器连接于压控振荡器的输入端，压控振荡器的输出端作为锁相环电路的输出端，压控振荡器的输出端还连接于N个分频器的输入端，分频器的输出端连接于鉴相模块的第二输入端，N个鉴相模块的第二输出端连接于状态模块的N个输入端，状态模块的N个第一输出端连接于N个分频器的控制端，状态模块的第二输出端连接于选择器的控制端；鉴相模块用于产生接收的参考时钟信号和分频器输入的反馈信号的相位误差，并向状态模块发送相位误差；状态模块用于在从状态模块的触发端接收到触发信号后，若相位误差大于预设允许误差，向分频器输出调节信号；若相位误差小于或等于预设允许误差，向选择器输出第一控制信号；分频器用于根据接收到的调节信号，调节分频器的分频比；选择器用于在接收到第一控制信号后，切换输出第一控制信号对应的信号。

本发明的实施例还提供了一种多环路的锁相环电路，包括：N个鉴相模块、N个电荷泵、选择器、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；N个鉴相模块的第一输入端作为锁相环电路的输入端，用于接收参考时钟信号，N个鉴相模块的第一输出端连接于N个电荷泵的输入端，N个电荷泵的输出端连接于选择器的N个输入端，选择器的输出端连接于滤波器，滤波器连接于压控振荡器的输入端，压控振荡器的输出端作为锁相环电路的输出端，压控振荡器的输出端还连接于N个分频器的输入端，分频器的输出端连接于鉴相模块的第二输入端，N个鉴相模块的第二输出端连接于状态模块的N个输入端，状态模块的N个第一输出端连接于N个分频器的控制端，状态模块的第二输出端连接于选择器的控制端；鉴相模块用于产生接收的参考时钟信号和分频器输入的反馈信号的相位误差，并向状态模块发送相位误差；状态模块用于在从状态模块的触发端接收到触发信号后，若相位误差大于预设允许误差，向分频器输出调节信号；若相位误差小于或等于预设允许误差，向选择器输出第一控制信号；分频器用于根据接收到的调节信号，调节分频器的分频比；选择器用于在接收到第一控制信号后，切换输出第一控制信号对应的信号。

本发明的实施例还提供了一种电路板组件，包括上述任一多环路的锁相环电路。

本发明实施例相对于相关技术而言，在状态模块接收到触发信号时，认为需要选择器切换输出的信号，此时先计算参考时钟信号和分频器输入的反馈信号之间的相位误差，若相位误差在预设允许误差内，则根据需要控制选择器切换输出的信号；若相位误差不在预设允许误差内，则先通过调节分频器的分频比来减小相位误差，直至相位误差在预设允许误差内后，再控制选择器切换输出的信号。本实施例中，通过调节分频器的分频比，尽可能地缩小需要切换的参考时钟信号和其对应的反馈信号之间的相位误差，以减小切换器切换输出的信号时压控振荡器接收的调节电压的变化幅度，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。

在一些实施例中，鉴相模块包括：鉴相器和比较器；鉴相器的第一输入端作为鉴相模块的第一输入端，鉴相器的第二输入端作为鉴相模块的第二输入端，鉴相器的输出端作为鉴相模块的第一输出端，比较器的第一输入端连接于鉴相器的第一输入端，比较器的第二输入端连接于鉴相器的第二输入端，比较器的输出端作为鉴相模块的第二输出端。本实施例中，提供了鉴相模块的一种具体电路结构。

在一些实施例中，鉴相模块还包括第一延时模块；比较器的第一输入端通过第一延时模块连接于鉴相器的第一输入端，和/或，比较器的第二输入端通过第一延时模块连接于鉴相器的第二输入端。本实施例中，比较器本身可能存在误差，即比较器可能在两个输入信号的相位并未对齐时，输出表征相位已对齐的信号，本实施例通过在比较器的输入端前增加第一延时模块，来尽可能地抵消比较器本身的误差，使选择器可以在两个输入信号实际已对齐时切换输出的信号，可以有效减小压控振荡器的输出相位的变化幅度，进而有效提高了数据通讯功能的稳定性。

在一些实施例中，鉴相模块包括：鉴相器、比较器和与门；鉴相器的第一输入端作为鉴相模块的第一输入端，鉴相器的第二输入端作为鉴相模块的第二输入端，鉴相器的上行输出端和鉴相器的下行输出端作为鉴相模块的第一输出端，与门的第一输入端连接于鉴相器的上行输出端，与门的第二输入端连接于鉴相器的下行输出端，与门的输出端连接于比较器的第一输入端，鉴相器的上行输出端连接于比较器的第二输入端，比较器的输出端作为鉴相模块的第二输入端。本实施例中，提供了鉴相模块的另一种具体电路结构。

在一些实施例中，电路还包括第二延时模块，分频器的输出端通过第二延时模块连接于鉴相模块的第二输入端，状态模块的第三输出端连接于第二延时模块的控制端；状态模块还用于根据相位误差，向第二延时模块输出第二控制信号；第二延时模块用于根据第二控制信号，延时输出分频器向第二延时模块输入的信号。通过调节分频器的分频比调节相位误差的能力往往是有限的，故本实施例还设置了第二延时模块，以由第二延时模块和分频器共同调节反馈信号的相位，可以尽可能地减小需要切换的参考时钟信号与反馈信号之间的相位误差，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。

在一些实施例中，将鉴相器替换为鉴频鉴相器。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是根据本申请相关技术的锁相环电路的结构示意图；

图2是根据本申请相关技术的锁相环电路中各元器件对应的输入或输出的波形示意图；

图3是根据本申请一个实施例的多环路的锁相环电路的结构示意图一；

图4是根据本申请一个实施例的多环路的锁相环电路中各元器件对应的输入或输出的波形示意图；

图5是根据本申请一个实施例的多环路的锁相环电路中鉴相模块的结构示意图一；

图6是根据本申请一个实施例的多环路的锁相环电路中鉴相模块的结构示意图二；

图7是根据本申请一个实施例的多环路的锁相环电路的结构示意图二；

图8是根据本申请一个实施例的多环路的锁相环电路的结构示意图三。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

随着微电子技术的发展，微处理器和工作站系统主频和性能提高，对系统的时钟生成电路设计提出了越来越高的要求。而锁相环(PLL，Phase Locked Loop)作为一种常用的设计技术，被广泛应用于系统级芯片(SOC，System on Chip)中，以构成时钟生成电路。

通常在锁相环电路中还设置有选择器，技术人员可以控制选择器选择需要的参考时钟信号作为输出参考信号，或者切换到需要的参考时钟信号作为输出参考信号，并将输出参考信号通过鉴相器输入到锁相环中。

发明人发现，在切换参考时钟信号的过程中，切换后的参考时钟信号与锁相环反馈的反馈信号之间的相位误差可能较大，这会导致锁相环中的压控振荡器的输入电压出现衰减振荡，进而导致压控振荡器的输出相位在短时间内发生剧烈变化，这主要是因为锁相环是根据当前输入的参考时钟信号和反馈信号之间的相位误差，对输出相位进行调节的，相位误差越大，调节速度越快，压控振荡器的输出相位的变化幅度就越大，在一些应用场合中，这一变化会严重影响数据通讯功能。

举例来说，请参考图1中相关技术的锁相环电路的结构，锁相环电路包括选择器01、鉴相器02、电荷泵03、滤波器04、压控振荡器05和分频器06，当通过选择器01切换输入到鉴相器02的参考时钟信号后，各元器件对应的输入或输出波形图如图2所示。

在图2中，sw_ref是选择器01的控制端接收到的信号，用于根据该信号选择对应的参考时钟信号输出给鉴相器02，clk_ref0和clk_ref1均为参考时钟信号，clk_ref为实际输出到鉴相器02的参考时钟信号，up/dn为鉴相器02向电荷泵03输出的信号，vtune为压控振荡器05的输入端接收到的信号，clk_vco为压控振荡器05输出的时钟信号，phi_vco为压控振荡器05输出的时钟信号的相位，clk_fb为分频器06输入到鉴相器02的反馈信号。

当sw_ref为低电平时，认为此时clk_ref＝clk_ref0，在锁相环电路稳定后，认为反馈信号clk_fb＝clk_ref0；当切换sw_ref为高电平时，认为此时clk_ref＝clk_ref1，然而此时clk_fb依旧等于clk_ref0，信号up/dn此时与clk_ref1和clk_fb之间的相位误差呈正相关，若clk_ref1和clk_fb之间的相位误差过大，则会导致up/dn处于高电平的时间宽度也会越宽，压控振荡器05的输入vtune会发生较大变化，进而导致压控振荡器的输出相位phi_vco的发生较大变化，请参考图2的phi_vco的波形图，当phi_vco在预设的斜率范围内变化可以认为锁相环电路当前处于无中断切换状态，可见，相关技术中phi_vco已经超出了预设的斜率范围，即相关技术中的锁相环电路当前未处于无切换状态，在一些应用场合中，这一变化会严重影响数据通讯功能。

针对上述技术问题，本申请提出了以下技术构思：设置状态模块，通过鉴相模块获取需要切换的参考时钟信号与分频器输入的反馈信号之间的相位误差，并通过调节分频器的分频比，尽可能地缩小需要切换的参考时钟信号与其对应的反馈信号之间的相位误差，以减小切换器切换输出的信号时压控振荡器接收的调节电压的变化幅度，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。

本发明的一个实施例涉及一种多环路的锁相环电路。请参考图3，电路包括：N个鉴相模块1、选择器2、电荷泵3、滤波器4、压控振荡器5、状态模块6、N个分频器7，其中，N为大于1的整数，图3中以N等于2为例示出。

电路结构如下：N个鉴相模块1的第一输入端作为锁相环电路的输入端，用于接收参考时钟信号，N个鉴相模块1的第一输出端连接于选择器2的N个输入端，选择器2的输出端连接于电荷泵3，电荷泵3连接于滤波器4，滤波器4连接于压控振荡器5的输入端，压控振荡器5的输出端作为锁相环电路的输出端，压控振荡器5的输出端还连接于N个分频器7的输入端，分频器7的输出端连接于鉴相模块1的第二输入端，N个鉴相模块1的第二输出端连接于状态模块6的N个输入端，状态模块6的N个第一输出端连接于N个分频器7的控制端，状态模块6的第二输出端连接于选择器2的控制端。

鉴相模块1会产生接收的参考时钟信号和分频器输入的反馈信号的相位误差，并向状态模块6发送相位误差，状态模块6会在从状态模块6的触发端接收到触发信号后，若相位误差大于预设允许误差，则向分频器7输出调节信号，分频器7会根据接收到的调节信号，调节分频器7的分频比；若相位误差小于或等于预设允许误差，则向选择器2输出第一控制信号，选择器2会在接收到第一控制信号后，切换输出第一控制信号对应的信号。

本实施例中，在状态模块接收到触发信号时，认为需要选择器切换输出的信号，此时先计算参考时钟信号和分频器输入的反馈信号之间的相位误差，若相位误差在预设允许误差内，则根据需要控制选择器切换输出的信号；若相位误差不在预设允许误差内，则先通过调节分频器的分频比来减小相位误差，直至相位误差在预设允许误差内后，再控制选择器切换输出的信号。本实施例中，通过调节分频器的分频比，尽可能地缩小需要切换的参考时钟信号和其对应的反馈信号之间的相位误差，以减小切换器切换输出的信号时压控振荡器接收的调节电压的变化幅度，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。

下面对本实施例的多环路的锁相环电路的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。

电荷泵3可以用来将鉴相模块1输出的电压信号，转换成电流信号。

滤波器4为环路滤波器，具体可以是RC积分型滤波器、比例积分型滤波器、有源积分滤波器等，用于对电流信号进行积分和滤波，以完成由电流信号到电压信号的转换。

压控振荡器5用于根据滤波器4输入的电压信号，输出时钟信号clk_vco，该时钟信号clk_vco包含有频率信息freq_vco和相位信息phi_vco。

分频器7用于按照设定的分频比，对输入的时钟信号clk_vco进行分频，并输出分频后的时钟信号clk_fb。

在一些实施例中，鉴相模块1的N个第一输入端接收的参考时钟信号频率相同，仅相位存在差异。

请参考图3，以需要由参考时钟信号clk_ref0切换至参考时钟信号clk_ref1为例进行说明。

一开始锁相环电路的参考时钟信号为clk_ref0，且认为当前锁相环电路处于稳定状态，故参考时钟信号clk_ref0对应的锁相环的反馈环路对应的反馈信号clk_fb0＝clk_ref0，此时参考时钟信号clk_ref0对应的鉴相模块1会向选择器输出信号up0-dn0，up0-dn0的波形请参考图4，可见，up0-dn0始终为0，表征clk_fb0和clk_ref0的相位一致。

状态模块6在从状态模块6的触发端接收到触发信号loop_sel_trigger后，需要计算参考时钟信号clk_ref1与参考时钟信号clk_ref1对应的锁相环的反馈环路对应的反馈信号clk_fb1之间的相位误差comp0或comp1，若该相位误差过大，具体可以在该相位误差大于预设允许误差时，向分频器7输出调节信号div_n0或div_n1，调节信号例如为增大分频比或减小分频比，以由分频器7根据调节信号，调节分频器7分频比。

举例来说，参考时钟信号clk_ref1的相位超前反馈信号clk_fb1，则调节信号可以为减小分频比，例如之前分频比为10，即分频器7每间隔10个时钟信号触发上升沿，分频器7在接收到调节信号后，将分频比调整为8，即分频器7每间隔8个时钟信号就触发上升沿，以使反馈信号clk_fb1的上升沿提前到达，进而缩短参考时钟信号clk_ref1和反馈信号clk_fb1的相位误差。

需要注意的是，若调节信号在调整为8后不及时调整回去，这会导致参考时钟信号clk_ref1和反馈信号clk_fb1的频率不再相同，因此，本实施例的调节信号仅是暂时将分频比调整到8，是需要在反馈信号clk_fb1的下一上升沿到达之前将分频比调整回10的，以保证参考时钟信号clk_ref1和反馈信号clk_fb1的频率保持一致。

状态模块6会不断输出调节信号至分频器7，以由分频器7通过不断调节分频比，来缩小参考时钟信号clk_ref1和反馈信号clk_fb1之间的相位误差，直至相位误差减小到小于或等于预设允许误差时，认为此时鉴相模块1向选择器输出的信号up1-dn1如图4，即up1-dn1始终为0，表征clk_fb1和clk_ref1的相位一致。此时，状态模块6会向选择器2输出第一控制信号sw_ref，选择器2会在接收到第一控制信号sw_ref后，由up0-dn0切换成up1-dn1输出给电荷泵3，相当于将参考时钟信号clk_ref0切换到了参考时钟信号clk_ref1。

由于切换时刻的up0-dn0与up1-dn1可以认为是相等的，故在选择器2切换的过程中，可以近似认为传输给电荷泵3的信号是不变的，则压控振荡器5的输入电压vtune也可以认是始终保持不变的，压控振荡器5的输出相位phi_vco也会按一定斜率改变，请参考图4，即可以认为锁相环电路的输出相位实现了无中断切换。

在一些实施例中，提供了鉴相模块1的一种具体电路结构。请参考图5，鉴相模块1包括：鉴相器11和比较器12。

电路结构如下：鉴相器11的第一输入端作为鉴相模块1的第一输入端，鉴相器11的第二输入端作为鉴相模块1的第二输入端，鉴相器11的输出端包括上行输出端up和下行输出端dn，共同作为鉴相模块1的第一输出端，比较器12的第一输入端连接于鉴相器11的第一输入端，比较器12的第二输入端连接于鉴相器11的第二输入端，比较器12的输出端作为鉴相模块1的第二输出端。

在一些实施例中，比较器12的输出端会比较从比较器12的第一输入端和比较器12的第二输入端接收的信号的相位是否一致，若相位不一致则输出高电平“1”或低电平“0”，当比较器12的输出端输出的信号为“0”和“1”不断跳变的信号时，可以认为此时输入的两个信号的相位已保持一致。其中，比较器12可以为D触发器，图5中以D触发器作为比较器12为例示出，图中D端口作为比较器12的第一输入端，clk端口作为比较器12的第二输入端，Q端口作为比较器12的输出端。

在一些实施例中，请参考图5，鉴相模块1还包括第一延时模块13，比较器12的第一输入端通过第一延时模块13连接于鉴相器11的第一输入端，和/或，比较器12的第二输入端通过第一延时模块13连接于鉴相器11的第二输入端，图5中以第一延时模块13为延迟线，且比较器12的第一输入端通过第一延时模块13连接于鉴相器11的第一输入端，并且比较器12的第二输入端通过第一延时模块13连接于鉴相器11的第二输入端为例示出。

在本实施例中，比较器本身可能存在误差，即比较器可能在两个输入信号的相位并未对齐时，输出表征相位已对齐的信号，本实施例通过在比较器的输入端前增加第一延时模块，来尽可能地抵消比较器本身的误差，使选择器可以在两个输入信号实际已对齐时切换输出的信号，可以有效减小压控振荡器的输出相位的变化幅度，进而有效提高了数据通讯功能的稳定性。

在一些实施例中，提供了鉴相模块1的另一种具体电路结构。请参考图6，鉴相模块1包括：鉴相器11、比较器12和与门14，其中，比较器12可以为D触发器，图6中以D触发器作为比较器12为例示出，图中D端口作为比较器12的第一输入端，clk端口作为比较器12的第二输入端，Q端口作为比较器12的输出端。

鉴相器11的第一输入端作为鉴相模块1的第一输入端，鉴相器11的第二输入端作为鉴相模块1的第二输入端，鉴相器11的上行输出端up和鉴相器11的下行输出端dn作为鉴相模块1的第一输出端，与门14的第一输入端连接于鉴相器1的上行输出端up，与门14的第二输入端连接于鉴相器11的下行输出端dn，与门14的输出端连接于比较器12的第一输入端，鉴相器11的上行输出端up连接于比较器12的第二输入端，比较器12的输出端作为鉴相模块1的第二输入端。

在本实施例中，也可以在比较器12的第一输入端和第二输入端之前设置第一延时模块13(图6中未示出)，以在使用比较器12进行比较前，先对比较器12进行校准，以尽可能地抵消比较器本身的误差，使选择器可以在两个输入信号实际已对齐时切换输出的信号，可以有效减小压控振荡器的输出相位的变化幅度，进而有效提高了数据通讯功能的稳定性。

在一些实施例中，请参考图7，电路还包括第二延时模块8，分频器7的输出端通过第二延时模块8连接于鉴相模块1的第二输入端，状态模块6的第三输出端连接于第二延时模块8的控制端，其中，第二延时模块8可以为延迟线，图7中以第二延时模块8为延迟线为例示出。

状态模块6会根据相位误差，向第二延时模块8输出第二控制信号dtc_code，第二延时模块8会根据第二控制信号dtc_code，延时输出分频器7向第二延时模块8输入的信号clk_div。

在一些实施例中，状态模块6会在接收到触发信号后，判断需要切换的参考时钟信号和对应的反馈信号之间的相位误差是否大于预设允许误差，若大于预设允许误差，则向分频器7输出调节信号div_n，由分频器7先通过调节分频比来缩小相位误差，直至相位误差小于或等于预设允许误差，再由状态模块6判断当前的相位误差是否大于预先设置的更低的误差阈值，若相位误差大于误差阈值，则进一步向第二延时模块8输出第二控制信号dtc_code，以通过调节第二延时模块8的延时时间，来进一步缩小相位误差，具体地，第二延时模块8会根据第二控制信号dtc_code，延时输出分频器7向第二延时模块8输入的信号clk_div。

在一些实施例中，还可以在设置第二延时模块8的基础上，仅由状态模块6通过调节第二延时模块8的延时时间，来缩小相位误差。

在一些实施例中，可以将鉴相器替换为鉴频鉴相器，鉴频鉴相器不仅可以识别频率相同相位不同的参考时钟信号的相位差，还可以识别频率不同的参考时钟信号的频率先后顺序。

本发明的另一个实施例涉及一种多环路的锁相环电路，请参考图8，电路包括：N个鉴相模块1、N个电荷泵3、选择器2、滤波器4、压控振荡器5、状态模块6、N个分频器7，其中，N为大于1的整数，图8中以N＝2为例示出。

电路结构如下：N个鉴相模块1的第一输入端作为锁相环电路的输入端，用于接收参考时钟信号，N个鉴相模块1的第一输出端连接于N个电荷泵3的输入端，N个电荷泵3的输出端连接于选择器2的N个输入端，选择器2的输出端连接于滤波器4，滤波器4连接于压控振荡器5的输入端，压控振荡器5的输出端作为锁相环电路的输出端，压控振荡器5的输出端还连接于N个分频器7的输入端，分频器7的输出端连接于鉴相模块1的第二输入端，N个鉴相模块1的第二输出端连接于状态模块6的N个输入端，状态模块6的N个第一输出端连接于N个分频器7的控制端，状态模块6的第二输出端连接于选择器2的控制端。

鉴相模块1会产生接收的参考时钟信号和分频器7输入的反馈信号的相位误差，并向状态模块6发送相位误差，状态模块6在从状态模块6的触发端接收到触发信号后，若相位误差大于预设允许误差，向分频器7输出调节信号；若相位误差小于或等于预设允许误差，向选择器2输出第一控制信号，分频器7会根据接收到的调节信号，调节分频器7的分频比；选择器2会在接收到第一控制信号后，切换输出第一控制信号对应的信号。

需要说明的是，本实施例与图3对应的实施例是对应的，图3对应的实施例中的具体细节也适用于本实施例。

在一些实施例中，提供了鉴相模块1的一些具体电路结构。鉴相模块1包括：鉴相器11和比较器12，或者，鉴相模块1包括鉴相器11、比较器12和第一延时模块13，或者，鉴相模块1包括鉴相器11、比较器12和与门14，或者，鉴相模块1包括鉴相器11、比较器12、与门14和第一延时模块13。需要说明的是，本实施例与图5和图6对应的实施例是对应的，图5和图6对应的实施例中的具体细节也适用于本实施例，在此不作赘述。

在一些实施例中，电路还包括第二延时模块8，分频器7的输出端通过第二延时模块8连接于鉴相模块1的第二输入端，状态模块6的第三输出端连接于第二延时模块8的控制端。状态模块6会根据相位误差，向第二延时模块8输出第二控制信号；第二延时模块8会根据第二控制信号，延时输出分频器7向第二延时模块8输入的信号。

需要说明的是，本实施例与图7对应的实施例是对应的，图7对应的实施例中的具体细节也适用于本实施例，在此不作赘述。

值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。

本发明的一个实施例涉及一种电路板组件，包括上述任一实施例中的多环路的锁相环电路。

本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (11)

1.一种多环路的锁相环电路，其特征在于，包括：N个鉴相模块、选择器、电荷泵、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；

所述N个鉴相模块的第一输入端作为所述锁相环电路的输入端，用于接收参考时钟信号，所述N个鉴相模块的第一输出端连接于所述选择器的N个输入端，所述选择器的输出端连接于所述电荷泵，所述电荷泵连接于所述滤波器，所述滤波器连接于所述压控振荡器的输入端，所述压控振荡器的输出端作为所述锁相环电路的输出端，所述压控振荡器的输出端还连接于所述N个分频器的输入端，所述分频器的输出端连接于所述鉴相模块的第二输入端，所述N个鉴相模块的第二输出端连接于所述状态模块的N个输入端，所述状态模块的N个第一输出端连接于N个分频器的控制端，所述状态模块的第二输出端连接于所述选择器的控制端；

所述鉴相模块用于产生接收的所述参考时钟信号和所述分频器输入的反馈信号的相位误差，并向所述状态模块发送所述相位误差；

所述状态模块用于在从所述状态模块的触发端接收到触发信号后，若所述相位误差大于预设允许误差，向所述分频器输出调节信号；若所述相位误差小于或等于所述预设允许误差，向所述选择器输出第一控制信号；

所述分频器用于根据接收到的所述调节信号，调节所述分频器的分频比；

所述选择器用于在接收到所述第一控制信号后，切换输出所述第一控制信号对应的信号。

2.根据权利要求1所述的多环路的锁相环电路，其特征在于，所述鉴相模块包括：鉴相器和比较器；

所述鉴相器的第一输入端作为所述鉴相模块的第一输入端，所述鉴相器的第二输入端作为所述鉴相模块的第二输入端，所述鉴相器的输出端作为所述鉴相模块的第一输出端，所述比较器的第一输入端连接于所述鉴相器的第一输入端，所述比较器的第二输入端连接于所述鉴相器的第二输入端，所述比较器的输出端作为所述鉴相模块的第二输出端。

3.根据权利要求2所述的多环路的锁相环电路，其特征在于，所述鉴相模块还包括第一延时模块；

所述比较器的第一输入端通过所述第一延时模块连接于所述鉴相器的第一输入端，和/或，所述比较器的第二输入端通过所述第一延时模块连接于所述鉴相器的第二输入端。

4.根据权利要求1所述的多环路的锁相环电路，其特征在于，所述鉴相模块包括：鉴相器、比较器和与门；

所述鉴相器的第一输入端作为所述鉴相模块的第一输入端，所述鉴相器的第二输入端作为所述鉴相模块的第二输入端，所述鉴相器的上行输出端和所述鉴相器的下行输出端作为所述鉴相模块的第一输出端，所述与门的第一输入端连接于所述鉴相器的上行输出端，所述与门的第二输入端连接于所述鉴相器的下行输出端，所述与门的输出端连接于所述比较器的第一输入端，所述鉴相器的上行输出端连接于所述比较器的第二输入端，所述比较器的输出端作为所述鉴相模块的第二输出端。

5.根据权利要求1所述的多环路的锁相环电路，其特征在于，所述锁相环电路还包括第二延时模块，所述分频器的输出端通过所述第二延时模块连接于所述鉴相模块的第二输入端，所述状态模块的第三输出端连接于所述第二延时模块的控制端；

所述状态模块还用于根据所述相位误差，向所述第二延时模块输出第二控制信号；

所述第二延时模块用于根据所述第二控制信号，延时输出所述分频器向所述第二延时模块输入的信号。

6.根据权利要求2至4中任一所述的多环路的锁相环电路，其特征在于，将所述鉴相器替换为鉴频鉴相器。

7.一种多环路的锁相环电路，其特征在于，包括：N个鉴相模块、N个电荷泵、选择器、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；

所述N个鉴相模块的第一输入端作为所述锁相环电路的输入端，用于接收参考时钟信号，所述N个鉴相模块的第一输出端连接于所述N个电荷泵的输入端，所述N个电荷泵的输出端连接于所述选择器的N个输入端，所述选择器的输出端连接于所述滤波器，所述滤波器连接于所述压控振荡器的输入端，所述压控振荡器的输出端作为所述锁相环电路的输出端，所述压控振荡器的输出端还连接于所述N个分频器的输入端，所述分频器的输出端连接于所述鉴相模块的第二输入端，所述N个鉴相模块的第二输出端连接于所述状态模块的N个输入端，所述状态模块的N个第一输出端连接于所述N个分频器的控制端，所述状态模块的第二输出端连接于所述选择器的控制端；

所述鉴相模块用于产生接收的所述参考时钟信号和所述分频器输入的反馈信号的相位误差，并向所述状态模块发送所述相位误差；

所述状态模块用于在从所述状态模块的触发端接收到触发信号后，若所述相位误差大于预设允许误差，向所述分频器输出调节信号；若所述相位误差小于或等于所述预设允许误差，向所述选择器输出第一控制信号；

所述分频器用于根据接收到的所述调节信号，调节所述分频器的分频比；

所述选择器用于在接收到所述第一控制信号后，切换输出所述第一控制信号对应的信号。

8.根据权利要求7所述的多环路的锁相环电路，其特征在于，所述鉴相模块包括：鉴相器和比较器；

所述鉴相器的第一输入端作为所述鉴相模块的第一输入端，所述鉴相器的第二输入端作为所述鉴相模块的第二输入端，所述鉴相器的输出端作为所述鉴相模块的第一输出端，所述比较器的第一输入端连接于所述鉴相器的第一输入端，所述比较器的第二输入端连接于所述鉴相器的第二输入端，所述比较器的输出端作为所述鉴相模块的第二输出端；

所述鉴相模块还包括第一延时模块；

所述比较器的第一输入端通过所述第一延时模块连接于所述鉴相器的第一输入端，和/或，所述比较器的第二输入端通过所述第一延时模块连接于所述鉴相器的第二输入端。

9.根据权利要求7所述的多环路的锁相环电路，其特征在于，所述鉴相模块包括：鉴相器、比较器和与门；

所述鉴相器的第一输入端作为所述鉴相模块的第一输入端，所述鉴相器的第二输入端作为所述鉴相模块的第二输入端，所述鉴相器的上行输出端和所述鉴相器的下行输出端作为所述鉴相模块的第一输出端，所述与门的第一输入端连接于所述鉴相器的上行输出端，所述与门的第二输入端连接于所述鉴相器的下行输出端，所述与门的输出端连接于所述比较器的第一输入端，所述鉴相器的上行输出端连接于所述比较器的第二输入端，所述比较器的输出端作为所述鉴相模块的第二输出端。

10.根据权利要求7所述的多环路的锁相环电路，其特征在于，所述锁相环电路还包括第二延时模块，所述分频器的输出端通过所述第二延时模块连接于所述鉴相模块的第二输入端，所述状态模块的第三输出端连接于所述第二延时模块的控制端；

所述状态模块还用于根据所述相位误差，向所述第二延时模块输出第二控制信号；

所述第二延时模块用于根据所述第二控制信号，延时输出所述分频器向所述第二延时模块输入的信号。

11.一种电路板组件，其特征在于，包括如权利要求1至10中任一项所述的多环路的锁相环电路。

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