KR100312574B1 - 주파수 조종을 이용하는 위상 검출기 - Google Patents

주파수 조종을 이용하는 위상 검출기 Download PDF

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Abstract

PLL(212)은 위상 검출기(202) 및 전하 펌프(210 또는 212)를 포함한다. 위상 검출기(300)는 제1 D형 플립플롭(302), 제2 D형 플립플롭(304) 및 리셋 회로를 형성하는 AND 게이트를 포함한다. 전하 펌프(210 또는 212)는 업 전류원(308) 및 다운 전류원(310)을 포함한다. 업 전류원(308)은 일정한 전류를 공급한다. 다운 전류원(310)은 제2 D형 플립플롭(304)에 의해 발생된 출력 신호(207)에 응답하여 변화한다. 업 전류원(308)에 의해 제공된 일정한 전류는 다운 전류원(310)에 의해 제공된 전류의 0.5배 미만으로 만들어져서 전하 펌프(210 또는 212)를 음의 방향으로 편향되게 하여 분할 기준 주파수 신호(206)의 위상과 분할 전압 제어 발진 주파수 신호(209)의 위상간의 의사 동기를 최소화한다. 대안적으로, 업 전류원(308)은 다운 전류원(310)이 일정하게 유지되는 아날로그 방식으로 제어되어도 동일한 효과 및 장점을 달성할 수 있다.

Description

주파수 조종을 이용하는 위상 검출기{PHASE DETECTOR WITH FREQUENCY STEERING}
본 발명은 위상 동기 루프용 위상 검출기에 관한 것으로서, 보다 구체적으로는 주파수 조종을 이용하는 위상 동기 루프용 위상 검출기에 관한 것이다.
위상 동기 루프(PLL)에 사용하는 위상 검출기는 본 기술 분야에 널리 알려져 있다. PLL에서, 위상 검출기는 기준 신호의 위상과 분할 전압 제어 발진기(VCO) 신호의 위상을 비교한다. 그 다음, 위상 검출기의 출력은 전하 펌프를 구동하며, 전하 펌프는 VCO가 이어진 루프 필터를 구동한다. VCO는 VCO를 생성하며, VCO 신호는 루프 디바이더에 의해 분할되어 분할 VCO 신호가 생성된다.
배타적 논리합 위상 검출기, 3상 위상 검출기 및 2상 위상 검출기의 3가지 유형의 위상 검출기가 종래에 알려져있다. 도 6 내지 8은 종래 기술에 따른 배타적 논리합 위상 검출기를 나타낸다. 도 9 내지 13은 종래 기술에 따른 3상 위상 검출기를 나타낸다. 도 14 내지 21은 종래 기술에 따른 2상 위상 검출기를 나타낸다.
우선, 배타적 논리합 위상 검출기로 되돌아가서, 도 6은 종래 기술에 따른 배타적 논리합 위상 검출기(600)의 블럭도이다. 도 7은 종래 기술에 따른 배타적 논리합 위상 검출기(600)의 타이밍도(700)이다. 도 8은 종래 기술에 따른 배타적 논리합 위상 검출기(600)의 출력 전압 대 위상을 도시하는 그래프(800)이다.
도 6에서, 배타적 논리합 위상 검출기(600)는 두개의 입력 단자와 하나의 출력 단자를 갖는다. 제1 단자는 기준 주파수 디바이더(도시 생략)로부터 분할 기준 주파수 신호(604)를 수신한다. 제2 단자는 루프 디바이더(도시 생략)로부터 분할 VCO 주파수 신호(606)를 수신한다. 출력 단자는 위상 오차 신호(608)를 발생한다. 전형적으로, 위상 오차 신호는 전압 신호이다.
배타적 논리합 위상 검출기(600)는 도 7에 도시된 파형들의 타이밍도(700) 및 하기의 진리표에 따라서 동작한다.
두개의 소스가 동일 위상인 신호들(604 및 606)을 생성할 경우, 출력 전압(608)은 로직 0 레벨에 있게 된다. 두개의 소스(604 및 606)의 위상이 180° 차이가 날 경우, 출력 전압(608)은 로직 하이 레벨에 있게 된다(전형적으로, 로직 공급 전압은 Vcc로 표시됨). 로직 0 레벨과 로직 하이 레벨간의 위상 천이의 상태에 따라 로직 0 레벨과 로직 하이 레벨간에 평균되는 출력 전압(608)이 결정된다. 배타적 논리합 위상 검출기(600)의 출력 전압(608)은 필터(도시 생략)에 의해 필터링되어 로직 0 레벨과 로직 하이 레벨간의 큰 변화를 감소시킨다.
배타적 논리합 위상 검출기(600)의 출력 전압(608)에 대한 위상 오차의 그래프(800)는 도 8에 도시된다. 도 8에서, 배타적 논리합 위상 검출기(600)의 게인은 위상에 대한 평균 출력 전압(608) Vcc의 기울기로 표시된다. 도 8에서, 기울기는 Vcc/위상 (V/radian) 이다.
배타적 논리합 위상 검출기(600)는 적어도 두개의 단점을 갖고 있다. 첫번째로, 동일한 출력 전압이 포지티브 및 네가티브인 위상 오차들에 대하여 발생된다. 그 결과, 0 위상 오차에서 PLL을 동기시키기 위하여, 배타적 논리합 위상 검출기(600)가 변형되어야 한다. 두번째는, 배타적 논리합 위상 검출기(600)의 출력 전압(608)이 두개의 입력 신호들(604 및 606)로부터의 입력 펄스들의 위상폭에 의존한다는 점이다. 그 결과, 한 신호가 좁은 폭의 펄스 갖고, 다른 신호가 넓은 폭의 펄스를 갖는다면, 배타적 논리합 위상 검출기(600)의 게인이 상당히 다르게 된다.
다음으로, 3상 위상 검출기로 되돌아가서, 도 9는 종래 기술에 따른 3상 위상 검출기(901) 및 전하 펌프(903)의 블럭도를 도시한다. 일반적으로, 3상 위상 검출기(901)는 배타적 논리합 위상 검출기(600)에 비해 향상된 것이다.
도 9에서, 3상 위상 검출기(901)는 일반적으로 제1 D형 플립플롭(902), 제2 D형 플립플롭(904) 및 AND 게이트(906)를 포함한다. 제1 D형 플립플롭(902)은 제1 단자, 제2 단자, 제3 단자, 제4 단자 및 제5 단자를 갖는다. 제1 단자는 포지티브 전원 전압(908)에 접속된다. 제2 단자는 분할 기준 주파수 신호(910)(Fref)를 수신하도록 접속된다. 제3 단자는 제1 출력 신호(912)를 생성한다. 제4 단자는 제2 출력 신호(914)[즉, UP(업) 신호]를 생성한다. 제5 단자는 리셋 신호(924)를 수신하도록 접속된다. 제2 D형 플립플롭(904)은 제1 단자, 제2 단자, 제3 단자, 제4 단자 및 제5 단자를 갖는다. 제1 단자는 포지티브 전원 전압(916)에 접속된다. 제2 단자는 분할 VCO 주파수 신호(918)(Fvco)를 수신하도록 접속된다. 제3 단자는 제1 출력 신호(920)를 생성한다. 제4 단자는 제2 출력 신호(922)[즉, DN(다운) 신호]를 생성한다. 제5 단자는 리셋 신호(924)를 수신하도록 접속된다.
도 9에서, 전하 펌프(903)는 일반적으로 제1 전류원(926) 및 제2 전류원(928)을 포함한다. 제1 전류원(926)은 제1 단자, 제2 단자 및 제3 단자를 갖는다. 제1 단자는 포지티브 전원 전압(932)에 접속된다. 제2 단자는 제1 D형 플립플롭(902)으로부터 UP 신호(914)를 수신하도록 접속된다. 제3 단자는 출력 전류 신호(930)를 생성한다. 제2 전류원(928)은 제1 단자, 제2 단자 및 제3 단자를 갖는다. 제1 단자는 제1 전류원(926)의 제3 단자에 접속되어 출력 전류 신호(930)를 생성하도록 동작한다. 제2 단자는 제2 D형 플립플롭(904)으로부터 DN 신호(914)를 수신하도록 접속된다. 제3 단자는 접지 전위에 접속된다.
일반적으로, 3상 위상 검출기(901)의 동작시에, Fref(910)와 Fvco간의 위상차는 3상 위상 검출기(901)의 UP 신호(914) 및 DN 신호(922)가 변화되도록 한다. 3상 위상 검출기(901)의 UP 신호(914) 및 DN 신호(922)는 루프 필터 커패시터들(도 9에서는 도시 생략)을 충전하거나 방전하는 전하 펌프(903)의 두 전류원(926 및 928)을 구동하여 PLL(도 9에서 도시 생략)에서 VCO(도 9에서 도시 생략)에 대한 전압을 제어한다.
구체적으로, 3상 위상 검출기(901)의 동작시에, Fref(910)가 Fvco(918)에 앞서 상승하는 경우를 고려하는데, 이 경우에 두개의 D형 플립플롭(902 및 904) 모두는 에지 트리거(edge triggered)된다. Fref(910)의 상승 에지에에서, 제1 D형 플립플롭(902)은 제1 출력 신호(912)를 로직 하이로 설정하고, 제2 출력 신호(914)를 로직 로우로 설정한다. 출력 신호들(912 및 914) 모두는 Fvco(918)가 상승할 때까지 이 상태에 머물게 된다. Fvco(918)가 상승하면, 제2 D형 플립플롭(904)이 자신의 제1 출력 신호(920)를 로직 하이로 설정하고, 제2 출력 신호(922)를 로직 로우로 설정한다. 제1 D형 플립플롭(902)으로부터의 제1 출력 신호(912)의 로직 하이 및 제2 D형 플립플롭(904)으로부터의 제1 출력 신호(920)의 로직 하이는 두 플립플롭들(902 및 904)을 리셋하기 위해, ADD 게이트(906)가 로직 하이에서 리셋 신호를 발생시키도록 한다. 이러한 리셋이 발생되면, 3상 위상 검출기(901)는 초기 상태로 되돌아가서, Fref(910) 및 Fvco(918)로부터 다른 펄스 세트를 수신한다. 이러한 3상 위상 검출기(901)의 동작은 Fref(910)과 Fvco(918)간의 지연 시간과 같은 시간동안 UP 신호(914)가 로우가 되도록 한다. UP 신호(14)로부터의 로직 로우 펄스는 PLL 내의 루프 필터 커패시터들을 보다 큰 전압으로 충전하는 제1 전류원(926)을 구동한다. 더 높은 전압에 응답하여, PLL 내의 VCO는 자신의 주파수를 증가시켜 Fvco(918)의 펄스가 다음 샘플링 예에서 더 빨리 발생되도록 한 다음, UP 신호(914)에서 생성된 펄스 폭을 감소시킨다. 이러한 동작은 UP 신호(914)에서 발생되는 펄스가 없게 하는 Fref(910)와 동시에 Fvco(918)가 발생할 때까지 계속된다. 대안적으로, Fvco(918)가 Fref(910)에 앞서 상승한다면, UP 신호(914)에서 설명한 바와 같이, DN 신호(922)가 Fvco(918)의 펄스를 감소시키기 위해 아날로그 방식으로 동작할 수 있다.
도 10은 종래 기술에 따른 도 9의 3상 위상 검출기(901)에 대한 타이밍도(1000)이다. 이 타이밍도(1000)는 다양한 예시적인 위상차에 대한 출력들을 일반적으로 도시한다. Fref(910)가 Fvco를 거의 360° 정도 앞선다면, UP 신호 펄스(914)가 대부분의 시간동안 작용하게 된다. 이것이 PLL에서 루프 필터에 대해발생되는 포지티브 전류 신호(930)를 발생시킨다. Fvco(918)가 거의 360° 정도 앞선다면, DN 신호 펄스(922)가 대부분의 시간동안 작용하게 된다. 이것이 PLL에서 루프 필터에 대해 발생되는 네가티브 전류 신호(930)를 발생시킨다.
도 11은 업 전류원(926)과 다운 전류원(928)이 균형잡혀 있을 때, 종래 기술에 따른 도 9의 3상 위상 검출기(901)와 전하 펌프(903)에서 출력 전류에 대한 위상 오프셋의 그래프(1100)를 도시한다. 이 그래프(1100)에서, 위상 검출기 게인은 Io/2p amps/radian 이다. 배타적 논리합 위상 검출기(600)와 비교해, 0 위상 오프셋에서 동기의 문제점이 해결된다. 이것은 이 특성이 그래프의 원점에 대해 기함수라는 것에서 보여진다(즉, 위상 오차의 부호가 고려된다). +/-2p 아래의 오프셋에 대해, 게인은 정확한 주파수 관계에 의존하여 변화하지만, 총 출력 전류는 언제나 PLL이 신호를 끄는 방식이다. 이것은 주파수 포획으로 알려져 있다. 3상 위상 검출기(901)를 변형하므로써, 한 입력의 두개 이상의 펄스(910 또는 918)가 다른 입력의 각 펄스(910 또는 918)에 대해 발생한다면, 총 출력 전류가 소망하는대로 업 또는 다운 상태에서 유지되도록 하는 것이 가능해진다.
주의할 점은, 대표적인 펄스를 도시하는 타이밍도(1000)에서, 총 펄스가 어떻게 되는지 간에, AND 게이트(906) 및 플립플롭 리셋과 관련된 유한 지연에 기인해, UP 신호(914) 및 DN 신호(914)가 제어 펄스의 말단에서 최소폭을 갖는 펄스를 갖는다는 점이다. 최소 펄스는 어떠한 회로에서도 회피될 수 없으며 기준 스퍼(spur)를 일으킨다. 기준 스퍼는 기준 주파수의 조화 주파수에서 스퍼를 발생시키는 기준 주파수에서 PLL 내의 VCO를 변형하는 최소폭 펄스 트레인에 의해 야기된다. 어떠한 최소 펄스폭도 없는 이상적인 3상 위상 검출기(901)에서는 정정항이 0인 경향이 있으므로 임의의 기준 스퍼를 제거하게 된다. 이상적으로, 최소 펄스를 가져도, 두개의 소스 모두가 서로를 상쇄하는 신호들(910 및 918)을 제공하도록 턴온되기 때문에, 기준 스퍼들은 없게 된다. 그러나, 실제에 있어서는 펄스들이 완전히 같은 시간이 아니며, 진폭의 균형도 맞지 않으므로, 스퍼가 발생하게 된다. 이러한 문제점을 극복하기 위해, 일반적으로 ADD 게이트(906)의 출력에 지연이 부가되어 전형적으로 4 내지 10 nsec인 최소 펄스폭을 설정한다. 이것은 실제로 전류원들이 동시에 턴온되지 않기 때문에 가능하다.
도 12는 본 발명에 따른 도 9의 3상 위상 검출기(901) 및 전하 펌프(903)에 대한 타이밍도(1200)를 도시한다. 타이밍도(1200)는 최소 펄스폭을 갖는 총 업 펄스 및 갖지 않은 총 업 펄스를 발생하는 한 쌍의 전류원(1026 및 1028)의 동작을 도시한다. 최소 펄스폭이 전류원들을 턴온하기에 충분하지 않다면, PLL이 반응하지 않는 작은 위상 오프셋 범위에 있게 된다. 이것이 데드존(dead zone)이다. 데드존이 발생한 경우, 이 데드존 내에 PLL이 있게 되면, VCO가 자유롭게 실행된다. 누설 전류때문에, VCO로의 제어 전압은 PLL이 데드존 외부로 이동할 때까지 저하되는데, 이 때 PLL이 전압을 존의 다른 측으로 정정하고, 이 과정이 반복된다. 그 결과가 매우 낮은 속도의 VCO의 '톱니형' 변형이다. 그러므로, 잡음 성능면에서 3상 위상 검출기(901)가 배타적 논리합 위상 검출기(600)보다 향상되지만, 최소 펄스 출력 및 루프 필터 상에서의 누설 전류에 기인해, 아직까지는 기준 스퍼 필터링의 필요는 남는다.
또한, 3상 위상 검출기(901)는 고선형성을 필요로하는 응용면에서 그 사용을 제한한다는 문제점을 갖는다. UP 전류 신호(914)와 DN 전류 신호(922)가 정밀하게 균형잡히지 않는다면, 3상 위상 검출기(901)의 게인은 위상 오차의 부호에 따라서 달라진다. 도 13은 이러한 상황의 예이다. 도 13은 업 전류원(926) 및 다운 전류원(928)이 종래 기술에 따라서 균형잡히지 않을 때 도 9의 3상 위상 검출기(901) 및 전하 펌프(903)의 출력 전류에 대한 위상 오프셋의 그래프(1300)를 도시한다. 도 13에서, 곡선(1302)의 기울기는 곡선(1304)의 기울기와 다르다. 이것이 표준 합성기를 보증하지는 않지만, 부분적인 N 합성기에서 이러한 불균형은 의사 출력을 발생하는 비선형성을 발생하게 한다.
2상 위상 검출기로 되돌아가서, 도 14는 종래 기술에 따른 2상 위상 검출기(1401) 및 전하 펌프(1403)의 블럭도를 도시한다. 3상 위상 검출기(901)와 관련된 선형성 문제를 극복하기 위해, 도 14에 도시된 바와 같이 주파수 합성기들은 2상 위상 검출기(1401)를 사용할 수 있다.
도 14에서, 2상 위상 검출기(1401)는 일반적으로 제1 D형 플립플롭(1402) 및 제2 D형 플립플롭(1404)을 포함한다. 제1 D형 플립플롭(1402)은 제1 단자, 제2 단자. 제3 단자, 제4 단자 및 제5 단자를 갖는다. 제1 단자는 포지티브 전원 전압(1406)에 접속된다. 제2 단자는 분할 기준 주파수 신호(1422)(Fref)를 수신하기 위해 접속된다. 제3 단자는 제1 출력 신호(1410)를 발생시킨다. 제4 단자는 사용되지 않는다. 제5 단자는 리셋 신호(1412)를 수신하기 위해 접속된다. 제2 D형 플립플롭(1404)은 제1 단자, 제2 단자, 제3 단자, 제4 단자 및 제5 단자를 갖는다. 제1 단자는 포지티브 전원 전압(1408)에 접속된다. 제2 단자는 분할 VCO 주파수 신호(1424)(Fvco)를 수신하도록 접속된다. 제3 단자는 제1 출력 신호(1414)[즉, DN(다운) 신호]를 발생시킨다. 제4 단자는 사용되지 않는다. 제5 단자는 리셋 신호(1412)를 수신하도록 접속된다.
도 14에서, 전하 펌프(1403)는 일반적으로 제1 전류원(1416) 및 제2 전류원(1418)을 포함한다. 제1 전류원(1416)은 제1 단자 및 제2 단자를 갖는다. 제1 단자는 포지티브 전원 전압에 접속된다. 제2 전류원(1418)은 제1 단자, 제2 단자 및 제3 단자를 갖는다. 제1 단자는 제1 전류원(1416)의 제2 단자에 접속되어, 출력 전류 신호(1420)를 제공하도록 동작한다. 제2 단자는 제2 D형 플립플롭(904)의 제3 단자에 접속되어 DN 신호(1414)를 수신하도록 접속된다. 제3 단자는 접지 전위에 접속된다.
도 15는 종래 기술에 따른 위상 동기화 조건에서 2상 위상 검출기(1401) 및 전하 펌프(1403)에 대한 타이밍도(1500)를 도시한다. 2상 위상 검출기(1401)에서, 동기화 조건은 I와 같은 진폭의 전류의 '구형파'에 대응한다. 이것은 업 전류 펄스와 다운 전류 펄스가 같기 때문에 전체적으로 PLL 내의 루프 필터로 0 전하가 전달된다는 것을 의미한다. 2상 위상 검출기에서, 동기 조건은 입력 파형들(1422 및 1424)이 180°의 위상차를 가질 때 발생한다는 것을 알아야 한다. Fvco(1424)의 위상이 Fref(1422)의 위상에 앞선다면, 전류가 접지로될 때까지 DN 신호(1414)의 듀티 사이클은 연속적으로 360°로 증가한다. 다시말해서, Fvco(1424)의 위상이 Fref(1422)의 위상에 접근함에 따라, 출력 전류 신호(1420)의 듀티 사이클이 0에접근하게 되어, 루프 필터로 연속 전류가 공급된다. 예를 들어, 도 16은 Fvco(1424)가 Fref(1422)를 앞설 때, 종래 기술에 따른 도 14의 2상 위상 검출기(1401) 및 전하 펌프(1403)에 대한 타이밍도를 도시한다.
도 17은 업 전류원(1416)과 다운 전류원(1418)이 균형잡혀 있을 때와 그렇지 않을 때, 종래 기술에 따른 도 14의 2상 위상 검출기(1401)의 총 출력 전류에 대한 위상 오프셋의 그래프(1700)를 도시한다. 2상 위상 검출기(1401)는, 업 전류언(1416)이 일정 전류 I인 동안, 다운 전류원(1418)의 펄스폭이 업 전류원(1416)의 전류의 두배, 즉 2I가 되도록 만들어지기 때문에 거의 완전한 선형성을 갖는다. 그러므로, 업 전류원(1416)에 의해 공급된 전류의 감소에 기인해, 업(1416)과 다운(1418) 전류원 사이에 불균형이 존재한다면, 균형 곡선(1702)은 점선으로 도시된 불균형 곡선(1704)로 y축을 따라 천이되지만, 불균형 곡선(1704)의 선형성에는 영향을 미치지 않는다.
도 18은 종래 기술에 따라서 Fvco(1424)가 Fref(1422)를 앞서고, Fref(1422)보다 큰 주파수를 가질 때, 도 14의 2상 위상 검출기(1401) 및 전하 펌프(1403)에 대한 타이밍도(1800)를 도시한다. 도 18에서, Fvco는 Fref의 제2 조화 주파수에 있다. 출력 전류(1420)는 구형파의 동기 조건과 거의 같거나, 전파 펌프 밖으로의 전류 전달이 총 0인 것과 거의 같다. 위상 오차가 0이었다면, 이것은 사실일 것이다. 이 상황은 A가 정수이고, Fref*A = Fvco*(A+1)일 때 발생한다. 대부분의 Iout의 최종 파형들은 이들 경우에 직사각형이 되지 않는다. 그러나, 총 전류 전달은 0이 된다. 그러므로, 종래의 2상 위상 검출기는 입력 파형의 위상이 정정된다면, A*Fref = (A+1)*Fvco인 주파수에서 출력 전하 전달이 총 0인 점들을 갖는다. 이것은 두 입력 파형들의 정수비(아니면 1:1)에서 PLL이 부정확하게 동기되도록 할 수 있다. 몇몇 정수비들은 기대하는 주파수에 매우 근접할 수 있으므로, 이러한 형태의 위상 검출기는 좁은 튜닝 범위를 갖는 합성기들에서도 오동작할 수 있다. 도 18은 조화 파형의 경미한 위상 오프셋을 도시한다. 이것은 제2 조화 Fvco의 위상 관계가 Fref와 정밀하게 일치되지 않는다면, 위상 검출기 출력은 주파수를 정확하게 조종하기 위하여 정확한 극성을 가져야 한다. 그러므로, 이상적인 상황에서, 1:1이 아닌 정수비로의 부정확한 동기는 정밀한 얼라인먼트로부터 위상에서의 어떠한 움직임이 루프가 그 점으로부터 이탈하도록 하기 때문에 준안정 상태가 된다. 이것은 주파수의 두개의 서로 다른 정수비들에 대하여 도 19에 도시된다. 이 경우에, 두개의 의사 동기 주파수는 총 전류의 '0 축을 가로지르지' 않는 특성을 갖는다.
도 19는 종래 기술에 따라서 주파수 조종 없이 동작하는 도 14의 위상 검출기(1401) 및 전하 펌프(1403)의 총 전류에 대한 위상을 도시하는 그래프(1900)이다. 본 명세서에서 개시되는 이러한 형태의 그래프는 일반적인 설명만을 목적으로 하며, 정밀한 곡선을 표시하는 것은 아니다. 그 이유는 두개의 서로 다른 주파수들간의 위상 오차가 명확하게 정의되지 않기 때문이다. 본 그래프(1900)의 목적은 소망 점의 위와 아래에 여러 개의 동기점들이 존재한다는 것과 이 점들이 x축과 접하기는 하지만 가로지르지 않는다는 것을 도시하는 것이다.
업(1416) 및 다운(1418) 전류원들이 각각 정밀하게 1 대 2 비율로 균형잡힌다면, Iout 대 위상의 곡선은 도 19에 도시된 바와 같이 표시될 것이다. 그러나, 업(1416) 및 다운(1418) 전류원들의 전류들에 경미한 불균형이 있다면, 의사 동기될 가능성이 있게 된다. 도 20은 종래 기술에 따라 업 전류원(1416)에서의 증가에 의해 생성된 주파수 조종으로 동작하는 도 14의 위상 검출기(1401) 및 전하 펌프(1403)의 총 출력 전류에 대한 위상을 도시하는 그래프(2000)이다. 도 21은 종래 기술에 따른, 업 전류원(1416)에서의 감소에 의해 생성된 주파수 조종으로 동작하는 도 14의 위상 검출기(1401) 및 전하 펌프(1403)의 총 출력 전류에 대한 위상을 도시하는 그래프(2100)이다. 이들 경우에서, 업 전류원(1416)에 의해 제공된 전류의 증가는 x축의 양의 방향 상에서 의사 동기 조건을 유발하며, 업 전류원(1416)에 의해 제공된 전류의 감소는 x축의 음의 방향 상에서 의사 동기 조건을 유발한다. 이들 조건들은 모두 부정확한 위상 검파 동작을 유발한다.
따라서, 분할 기준 주파수 신호(Fref)(1422)와 분할 전압 제어 발진 주파수 신호(Fvco)(1424)간의 의사 동기를 최소화하는 위상 동기 루프용 위상 검출기가 필요하다.
도 1은 본 발명에 따른 무선 통신 송수신기를 도시하는 블럭도.
도 2는 본 발명에 따른 도 1의 무선 통신 송수신기에 사용하는 위상 동기 루프 주파수 합성기를 도시하는 블럭도.
도 3은 본 발명에 따른 위상 검출기 및 전하 펌프를 도시하는 블럭도.
도 4는 본 발명에 따른 주파수 조종없이 동작하는 도 3의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프.
도 5는 본 발명에 따른 주파수 조종으로 동작하는 도 3의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프.
도 6은 종래 기술에 따른 배타적 논리합 위상 검출기를 도시하는 블럭도.
도 7은 종래 기술에 따른 도 6의 배타적 논리합 위상 검출기에 대한 타이밍도.
도 8은 종래 기술에 따른 도 6의 배타적 논리합 위상 검출기의 출력 전압에 대한 위상의 그래프.
도 9는 종래 기술에 따른 3상 위상 검출기 및 전하 펌프를 도시하는 블럭도.
도 10은 종래 기술에 따른 도 9의 3상 위상 검출기에 대한 타이밍도.
도 11은 종래 기술에 따라서 업 전류원 및 다운 전류원이 균형잡힌 경우의 도 9의 3상 위상 검출기 및 전하 펌프의 출력 전류에 다한 위상 오프셋의 그래프.
도 12는 종래 기술에 따른 도 9의 3상 위상 검출기와 전하 펌프의 타이밍도.
도 13은 종래 기술에 따라서 업 전류원 및 다운 전류원이 균형잡히지 않은 경우의 도 9의 3상 위상 검출기 및 전하 펌프의 출력 전류에 다한 위상 오프셋의 그래프.
도 14는 종래 기술에 따른 2상 위상 검출기 및 전하 펌프를 도시하는 블럭도.
도 15는 종래 기술에 따른 위상 동기 조건에서 도 14의 2상 위상 검출기 및 전하 펌프의 타이밍도.
도 16은 종래 기술에 따라서 전압 제어 발진기의 주파수가 기준 주파수에 앞설 때 도 14의 2상 위상 검출기 및 전하 펌프의 타이밍도.
도 17은 종래 기술에 따라서 업 전류원 및 다운 전류원이 균형잡힌 경우 및 균형잡히지 않은 경우의 도 14의 3상 위상 검출기 및 전하 펌프의 출력 전류에 다한 위상 오프셋의 그래프.
도 18은 종래 기술에 따라서 전압 제어 발진기의 주파수가 기준 주파수에 앞서고 기준 주파수보다 큰 주파를 가질 때 도 14의 2상 위상 검출기 및 전하 펌프의 타이밍도.
도 19는 종래 기술에 따른 주파수 조종없이 동작하는 도 14의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프.
도 20은 종래 기술에 따른 주파수 조종으로 동작하는 도 14의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프.
도 21은 종래 기술에 따라서 업 전류원에서의 증가에 의해 생성된 주파수 조종으로 동작하는 도 14의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 송수신기
102 : 송수신 스위치
103 : 수신기
104 : 정보 싱크
105 : 송신기
106 : 정보 소스
107 : 기준 주파수 신호원
108 : Rx 위상 동기 루프 주파수 합성기
109 : Tx 위상 동기 루프 주파수 합성기
110 : 프로세서
도 1은 본 발명에 따른 무선 통신 송수신기(100)(이하, '송수신기'로 약칭함)를 도시하는 블럭도이다. 송수신기(100)는 이동가능한, 즉 휴대가능한 가입자국이, 예를 들어 무선 통신 시스템(도시 생략) 내의 무선 주파수(RF) 채널들을 통해 기지국(도시 생략)과 통신할 수 있게 한다. 그 이후, 기지국은 육상 전화 시스템(도시 생략) 및 다른 가입자국들과의 통신을 제공한다. 양호한 실시예에서, 송수신기(100)를 가진 가입자국은 GSM(Global System Mobile)에 사용하기에 적합한 셀룰러 무선 전화기이다.
도 1의 송수신기(100)는 일반적으로 안테나, 송수신 스위치(102), 수신기(103), 송신기(105), 기준 주파수 신호원(107), 수신(Rx) 위상 동기 루프(PLL) 주파수 합성기(108), 송신(Tx) PLL 주파수 합성기(109), 프로세서(110), 정보 소스(106) 및 정보 싱크(104)를 포함한다.
송수신기(100)의 블럭들의 상호 접속 및 그 동작을 이하에서 설명한다. 안테나(101)는 듀플렉스 필터(102)에 의해 필터링하기 위해 기지국으로부터 RF 신호(119)를 수신하여 RF 수신 신호를 라인(111)에서 생성한다. 송수신 스위치(102)는 시간 분할 다중화(TDM) 선택도를 제공하여 각각 GSM 표준에서 소망 수신 시간 슬롯동안 신호를 수신하고 GSM 표준에서 소망 전송 시간 슬롯동안 신호를 전송하는 송수신기(100)에 응답하여 라인(111)에서의 RF 수신 신호와 라인(113)에서의 RF 송신 신호를 변경할 수 있게 한다. 수신기(103)는 라인(111)에서 RF 수신 신호를 수신하도록 접속되어 정보 싱크(104)용 라인(112)에서 수신된 베이스밴드 신호를 발생하도록 동작한다. RF 신호 소스(107)는 라인(115)에서 기준 주파수 신호를 제공한다. Rx PLL 주파수 합성기(108)는 라인(115)에서 RF 신호를 수신하고, 데이타 버스(118) 상에서 정보를 수신하도록 접속되고, 특정 RF 채널로 수신기(103)를 동조하기 위해 라인(116)에서 수신기 동조 신호를 생성하도록 동작한다. 이와 유사하게, Tx PLL 주파수 합성기(109)는 라인(115)에서 RF 신호를 수신하고, 데이타 버스(118) 상에서 정보를 수신하도록 접속되고, 특정 RF 채널로 송신기(105)를 동조하기 위해 라인(117)에서 송신기 동조 신호를 생성하도록 동작한다. 프로세서(110)는 Rx PLL 주파수 합성기(108), Tx PLL 주파수 합성기(1098), 수신기(103) 및 송신기(105)의 동작을 데이타 버스(118)를 통해 제어한다. 정보 소스(106)는 라인(114)에서 베이스밴드 송신 신호를 생성한다. 송신기(105)는 라인(114)에서 베이스밴드 송신 신호를 수신하도록 접속되어 라인(113)에서 RF 송신 신호를 생성하도록 동작한다. 듀플렉스 필터(102)는 안테나(101)에 의한 복사를 위해 라인(113)에서 RF 송신 신호를 RF 신호(120)로서 필터링한다.
셀룰러 무선 전화 시스템에서 RF 채널들은, 예를 들어 기지국과 가입자국들 사이에서 정보를 전송하고 수신(이하, '송수신'으로 약칭함)하기 위하여 음성 및 신호 채널들을 포함한다. 음성 채널은 음성 정보를 송수신하기 위하여 할당된다. 또한, 이하 제어 채널로 약칭하는 신호 채널은 데이타 및 신호 정보를 송수신하기 위하여 할당된다. 이들 신호 채널들을 통해 가입자국은 셀룰러 무선 전화 시스템에 액세스할 수 있고, 육상 전화 시스템과의 통신을 위해 음성 채널이 할당된다.
도 2는 본 발명에 따른 도 1의 송수신기(100)에 사용하는 위상 동기 루프(PLL) 주파수 합성기의 블럭도의 예이다. 도 2의 PLL 주파수 합성기의 일반적인 구조는 Rx PLL 주파수 합성기(108) 및 Tx PLL 주파수 합성기(109) 모두와 동일하다.
도 2의 PLL 주파수 합성기(108 또는 109)는 기준 디바이더(201) 및 PLL(212)을 포함한다. PLL은 일반적으로 위상 검출기(202), 송신 PLL 경로(221), 수신 PLL경로(220), 루프 디바이더(205), 전하 펌프 제어 스위치(218) 및 전압 제어 발진(VCO) 제어 스위치(219)를 포함한다. 송신 PLL 경로(221)는 전하 펌프(212), 루프 필터(213) 및 VCO(214)를 포함한다. 수신 PLL 경로(220)는 전하 펌프(210), 루프 필터(220) 및 VCO(204)를 포함한다.
PLL 주파수 합성기(108 또는 109)의 블럭들의 상호 접속을 이하에서 설명한다. 기준 디바이더(201)는 라인(115) 상에서 기준 주파수 신호를 수신하도록 접속되고, 데이타 버스(118)에 접속되어, 라인(206)에서 분할 기준 주파수 신호를 생성하도록 동작한다. 위상 검출기(202)는 라인(206)에서 분할 기준 주파수 신호 및 라인(209)에서 피드백 신호를 수신하도록 접속되고, 라인(207)에서 위상 오차 신호를 생성하도록 동작한다.
송신 PLL 경로(211)에서, 전하 펌프(212)는 라인(207)에서 위상 오차 신호를 수신하도록 접속되고, 라인(215)에서 전하 펌프 신호를 생성하도록 동작한다. 루프 필터(213)는 라인(215)에서 전하 펌프 신호를 수신하도록 접속되고, 라인(216)에서 필터된 신호를 생성하도록 동작한다. VCO(214)는 라인(216)에서 필터된 신호를 수신하도록 접속되고, 라인(116)에서 출력 주파수 신호를 생성하도록 동작한다.
수신 PLL 경로(220)에서, 전하 펌프(210)는 라인(207)에서 위상 오차 신호를 수신하도록 접속되고, 라인(211)에서 전하 펌프 신호를 생성하도록 동작한다. 루프 필터(203)는 라인(211)에서 전하 펌프 신호를 수신하도록 접속되고, 라인(208)에서 필터링된 신호를 생성하도록 동작한다. VCO(204)는 라인(208)에서 필터링된 신호를 수신하도록 접속되고, 라인(117)에서 출력 주파수 신호를 생성하도록 동작한다.
전하 펌프 제어 스위치(218)는 수신 PLL 경로(220) 내의 전하 펌프(210) 및 송신 PLL 경로(221) 내의 전하 펌프(212)에 접속되어, 전하 펌프들(210 및 212) 중 하나를 선택적으로 인에이블하도록 동작한다. VCO 제어 스위치(219)는 수신 PLL 경로(220) 내의 VCO(204) 및 송신 PLL 경로(221) 내의 VCO(214)에 접속되어, VCO들(204 및 214)중 하나를 선택적으로 인에이블하도록 동작한다. 전하 펌프(210) 및 VCO(204)는 송수신 스위치(102)가 안테나(101)를 수신기(103)에 접속할 때에 동시에 인에이블된다. 전하 펌프(212) 및 VCO(214)는 송수신 스위치(102)가 안테나(101)를 송신기(105)에 접속할 때에 동시에 인에이블된다. 전하 펌프 제어 스위치(218) 및 VCO 제어 스위치(219)는 서로 다른 제어 신호들에 의해 제어되는 것이 바람직하지만, 동일한 제어 신호에 의해 제어될 수도 있다. 또한, 전하 펌프 제어 스위치(218) 및 VCO 제어 스위치(219)는 선택적으로 각각의 PLL 소자들로 전력을 제공하거나 그로부터 전력을 제거하는 방식으로 제어되는 것이 바람직하다.
루프 디바이더(205)는 라인(116 또는 117)에서 출력 주파수 신호를 수신하도록 접속되고, 라인(209)에서 피드백 신호를 생성하도록 동작한다. 루프 디바이더(205) 및 기준 디바이더(201)는 데이타 버스(118)를 통해 프로그래밍 정보를 수신한다.
PLL 주파수 합성기(108 또는 109)의 동작을 이하에서 설명한다. PLL(212)은 라인(115)에서 기준 주파수 신호에 동기된 라인(116 또는 117)에서의 출력 주파수신호를 생성하는 회로이다. 라인(116 또는 117)에서의 출력 주파수 신호는 그 주파수가 라인(115)에서의 기준 주파수 신호의 주파수와 소정의 주파수 관계를 가질 때 라인(115)에서의 기준 주파수 신호에 동기된다. 동기 조건하에, PLL(212)은 라인(115)에서의 기준 주파수 신호와 라인(116 또는 117)에서의 출력 주파수 신호 사이에 일정한 위상차를 제공하는 것이 일반적이다. 일정한 위상차는 0을 포함하는 임의의 기대치라고 가정할 수 있다. 이러한 신호들의 소망 위상차에서의 편이가 전개된다면, 즉 라인(207)에서의 위상 오차가, 예를 들어 라인(115)에서의 기준 주파수 신호의 주파수나 데이타 버스(118)를 통해 PLL의 프로그램가능한 변수들 중 어느 하나에서의 변화에 기인하여 전개된다면, PLL은 라인(116 또는 117)에서의 출력 주파수 신호의 주파수를 조절하여 라인(207)에서의 위상 오차를 0이 되게 한다.
PLL 주파수 합성기(108 또는 109)는 라인(115)에서의 기준 주파수 신호의 주파수에 대한 라인(116 또는 117)에서의 출력 주파수 신호의 선정된 주파수 관계에 기초하여 최소한 두개의 카테고리 중 하나에 속하는 것으로 분류된다. 제1 카테고리는 '정수 분할' PLL 주파수 합성기로서 분류되는데, 여기서 라인(116 또는 117)에서의 출력 주파수 신호와 라인(115)에서의 기준 주파수 신호간의 관계는 정수이다. 제2 카테고리는 '분수 분할' PLL 주파수 합성기로서 분류되는데, 여기서 라인(116 또는 117)에서의 출력 주파수 신호와 라인(115)에서의 기준 주파수 신호간의 관계는 정수와 비정수로 구성되는 유리수, 즉 비정수이다.
도 3은 본 발명에 따른 위상 검출기(202) 및 전하 펌프(210 또는 212)의 블럭도를 도시한다. 도 3에서의 위상 검출기(202) 및 전하 펌프(210 또는 212)에 대한 참조 번호는 도 2에서의 동일 참조 번호들에 대응한다.
도 3의 위상 검출기(202)는 도 9의 3상 위상 검출기(901) 및 도 14의 2상 위상 검출기(1401) 각각과 동일한 특징 및 다른 특징을 갖는다. 도 3의 위상 검출기(202)는 두개의 D형 플립플롭 및 하나의 AND 게이트를 갖는다는 점과 한 D형 플립플롭의 출력 신호가 전하 펌프의 다운 전류원을 제어한다는 점에서 도 9의 3상 위상 검출기(901)와 동일하다. 그러나, 도 3의 위상 검출기(202)는 전하 펌프의 업 전류원이 일정한 전류를 제공하는 반면에, 도 9에서는 전하 펌프의 업 전류원이 다른 D형 플립플롭의 출력 신호에 의해 제어된다는 점에서 도 9의 3상 위상 검출기(901)와 다르다. 도 3의 위상 검출기(202)는 두개의 D형 플립플롭을 갖고 한 D형 플립플롭의 출력 신호가 전하 펌프의 다운 전류원을 제어한다는 점에서 도 14의 2상 위상 검출기(1401)와 동일하다. 그러나, 도 3의 위상 검출기(202)는 AND 게이트가 있고 전하 펌프의 업 전류원이 다운 전류원에 의해 제공된 전류의 0.5배 미만인 일정한 전류를 제공하는 반면에, 도 14에서는 AND 게이트가 없고 전하 펌프의 업 전류원이 다운 전류원에 의해 제공된 전류의 0.5배와 같은 일정한 전류를 제공한다는 점에서 도 14에서의 2상 위상 검출기(1401)와 다르다.
도 14에서, 위상 검출기(202)는 일반적으로 제1 D형 플립플롭(302), 제2 D형 플립플롭(304) 및 AND 게이트(306)를 포함한다. 제1 D형 플립플롭(302)은 제1 단자, 제2 단자. 제3 단자, 제4 단자 및 제5 단자를 갖는다. 제1 단자는 포지티브 전원 전압(312)에 접속된다. 제2 단자는 분할 기준 주파수 신호(206)(Fref)를 수신하도록 접속된다. 재3 단자는 제1 출력 신호(314)를 생성한다. 제4 단자는 사용되지 않는다. 제5 단자는 리셋 신호(316)를 수신하도록 접속된다. 제2 D형 플립플롭(304)은 제1 단자, 제2 단자. 제3 단자, 제4 단자 및 제5 단자를 갖는다. 제1 단자는 포지티브 전원 전압(318)에 접속된다. 제2 단자는 분할 VCO 주파수 신호(209)(Fvco)를 수신하도록 접속된다. 재3 단자는 제1 출력 신호(320)를 생성한다. 제4 단자는 제2 출력 신호(207)[즉, DN(다운) 신호]를 생성한다. 제5 단자는 리셋 신호(316)를 수신하도록 접속된다.
도 14에서, 전하 펌프(210 또는 212)는 일반적으로 제1 전류원(308) 및 제2 전류원(310)을 포함한다. 제1 전류원(308)은 제1 단자 및 제2 단자를 갖는다. 제1 전류원(308)의 제1 단자는 포지티브 전원 전압에 접속된다. 제1 전류원(308)의 제2 단자는 출력 전류 신호(211 또는 215)를 생성한다. 제2 전류원(310)은 제1 단자, 제2 단자 및 제3 단자를 갖는다. 제2 전류원(310)의 제1 단자는 제1 전류원(308)의 제2 단자에 접속되어 출력 전류 신호(211 또는 215)를 생성하도록 동작한다. 제2 전류원(310)의 제2 단자는 제2 D형 플립플롭(304)으로부터 DN 신호(207)를 수신하도록 접속된다. 제2 전류원(310)의 제3 단자는 접지 전위에 접속된다.
일반적으로, 위상 검출기(202)의 동작시에, Fref(206)와 Fvco(209)간의 위상차는 위상 검출기(202)의 펄스폭 DN 신호(207)가 변화하도록 한다. 위상 검출기(202)의 DN 신호(207)는 루프 필터(203 또는 213)의 커패시터들을 충전하거나 방전하는 전하 펌프(210 또는 212)의 전류원(310)을 구동하여 PLL(212)(도 2에 도시) 내의 VCO(204 및 214)(도 2에 도시)에 대한 전압 제어를 형성한다. 전하 펌프(210 또는 212)는 다음 수학식에 따라서 동작한다: 총 Iout = Iup - (Idown*듀티 사이클). 양호한 실시예에서, Iup = 0.8I, Idown = 2I 및 듀티 사이클이 40% 라면, 총 Iout은 0 이 된다.
특히, 위상 검출기(202)의 동작시에, Fref(206)가 Fvco(209)에 앞서 상승하고, 두개의 D형 플립플롭(902)은 모두 에지 트리거된다. Fref(206)의 상승 에지에서, 제1 D형 플립플롭(302)은 제1 출력 신호(314)를 로직 하이로 설정한다. 제1 출력 신호(314)는 Fvco(209)가 상승할 때까지 이 상태에 머문다. Fvco(209)가 상승할 때, 제2 D형 플립플롭(304)은 제1 출력 신호를 로직 하이로 설정하고 제2 출력 신호(207)를 로직 로우로 설정한다. 제1 D형 플립플롭(302)으로부터의 제1 출력 신호(314)의 로직 하이 및 제2 D형 플립플롭(304)으로부터의 제1 출력 신호(320)의 로직 하이는 AND 게이트(306)가 로직 하이에서 두 플립플롭(302 및 304) 모두를 리셋하는 리셋 신호(316)를 생성하도록 한다. 이 리셋이 발생하면, 위상 검출기(202)는 초기 상태로 되돌려지고, Fref(206) 및 Fvco(209)로부터의 펄스들의 상승 에지를 검파할 준비를 한다. Fref(206)가 Fvco(209)를 앞설 때, DN 신호(207)는 두개의 플립플롭들(302 및 304) 및 AND 게이트(306)의 전파에 의해 결정된 시간동안 로우가 된다. 전파 로직(propagation logic)은 Q가 로직 하이로 가도록 하는 클락 속도를 포함하여, Q 출력 자체는 로직 하이로 가고, AND 게이트로부터의 리셋 신호(316)는 로직 하이로 가고, 리셋 신호(316)가 로직 하이로 감에 따라 Q가 로직 로우가 된다. 이러한 전파 로직동안의 시간은 Fref(206)와 Fvco(209)간의 위상차와는 관련이 없다. DN 신호(207)로부터의 로직 로우 펄스는PLL(212) 내의 루프 필터(203 및 213)에서의 커패시터들을 충전하는 제2 전류원(310)을 더 낮은 전압으로 구동한다. 이것은 VCO가 전압대 주파수의 포지티브 전달을 갖는다. 대안적으로, VCO는 네가티브 전달 기능을 가질 수 있는데, 여기서 PLL(212) 내의 루프 필터들(203 및 213)에서의 커패시터들은 더 높은 전압으로 충전된다. 더 낮은 전압에 응답하여, PLL(212) 내의 VCO(204 또는 214)는 자체 주파수를 감소시켜, Fvco(209)의 펄스의 상승 에지가 후속 샘플링 예에서 이후에 발생되도록 하는데, 이것은 DN 신호(207)에서 생성된 펄스폭을 교대로 감소시키는 주기가 증가되기 때문이다. 이러한 동작은 Fref(206)가 DN 신호(207)에서 생성되는 (상술한 전파 지연에 기인한) 무한 소 펄스를 당연히 발생시키는 것과 동시에 발생할 때까지 계속된다.
대안적으로, Fref가 Fvco(209)를 앞서면, DN 신호의 펄스폭은 Fref(206)와 Fvco(209)간의 위상차와 같게 된다. 위상차가 위상 동기 조건에 대한 목표치인 결정 발진 주기의 40%이면, 전하 펌프로부터 나오는 총 전하는 0 이 된다. 위상차가 결정 발진 주기의 40% 이상이면, 전하 펌프로부터 나오는 총 전하는 음이 되므로, 루프 필터로부터의 전압이 감소하여 Fref(206)과 Fvco(209)간의 위상차를 감소시키는 VCO 주파수를 감소시킨다. 위상차가 결정 발진 주기의 40% 미만이면, 전하 펌프로부터 나오는 총 전하는 양이 되므로, 루프 필터로부터의 전압이 증가하여 Fref(206)와 Fvco(209)간의 위상차를 증가시키는 VCO 주파수를 증가시킨다. 결정 발진 주기의 40% 레벨은 도 4 및 5에 도시된 바와 같은 의사 동기를 방지하기 위해 결정 발진 주기의 50% 레벨보다 아래가 되어야 하며, 이것은 합성기의 변형에 기초하여 선택된다. 양호한 실시예에서, 40%의 최소 듀티 사이클이 대략 40%인 결정 발진기의 주기(38 nsec) = 0.385 즉 38.5% 에 의해 분할된 변형 윈도우 폭(15.4 nsec)에 의해 결정된다.
업 전류원(308)이 얼마나 작게 될 수 있는가에는 제한이 있다. 도 14에서의 2상 위상 검출기(1401)는 Iup = Idn/2인 π 위상 오차에서 동기한다. Iup이 감소함에 따라, 동기점은 0°에 접근한다. 그러나, Idn 펄스폭이 0에 접근하기 때문에, 도 14에서의 2상 위상 검출기(1401)에 대하여 0은 불연속점이며, 피해져야 한다. 도 3에서의 양호한 실시예에서 Iup = 0.4*Idn 이다. 그 결과 DN 펄스폭은 26 MHz 기준을 갖는 15.38 nsec가 된다. 26 MHz는 GSM 시스템에 기초한다. 이것은 대략적으로 주기의 40%에 대응한다. 4 누산 분수 N 합성기에 대해 디바이더는 +/- 7 계수만큼 변화한다. 그러므로, 위상 검출기(202)로의 펄스폭은 최저 VCO 주파수 주기의 최대 7배만큼 변화한다. GSM에서, 최저 주파수는 880 MHz이므로, 입력 펄스폭은 +/- 7.95 nsec 만큼 변화될 수 있다. 이로부터 최소 DN 펄스폭은 7.43 nsec가 된다. 이것은 Idn 펄스에 대한 충분한 마진이 0 펄스폭을 결코 갖지 않도록 한다. 그러므로, 도 3에서의 위상 검출기(202)는 도 14에서의 종래의 2상 위상 검출기(1401)의 바람직한 선형성을 가지면서도, 종래의 2상 위상 검출기(1401)와 같이 조화 주파수들에서 잠재적인 동기화 문제가 발생되지 않는다.
위상 검출기(202)의 주파수 조종은 이와 다른 방법 및 회로에 의해 구현될 수 있다. 도 3에서의 회로는 종래의 2상 위상 검출기(1401)의 구조에 단지 AND 게이트(306)만을 부가하여 사용된다. 양호한 실시예에서, 이 점은 위상 검출기(202)가 회로의 ECL형에서 고속으로 동작할 것이 요구되기 때문에 중요한 것이다. 보다 복잡한 시스템이 주파수 조종에 사용된다면, 뚜렷하게 많은 전류가 인가되어야 하고 상당한 개수의 트랜지스터가 요구될 것이다.
도 4는 본 발명에 따른 주파수 조종없이 동작하는 도 3의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프이다. 도 5는 본 발명에 따른 주파수 조종을 하며 동작하는 도 3의 위상 검출기 및 전하 펌프의 총 출력 전류에 대한 위상을 도시하는 그래프이다. 업 전류원(308)이 다운 전류원(310)의 0.5배 이상이면, 의사 동기가 도 4에 도시된 바와 같이 일어날 수 있다. 그러나, 업 전류원(308)이 의도적으로 다운 전류원(310)의 0.5배 보다 다소 적게 만들어진다면, 의사 동기 상태가 도 5에 도시된 바와 같이 발생하지 않는다.
요약하면, 위상 검출기(202)는 종래의 3상 위상 검출기(901)와 같이 두개의 D형 플립플롭(302 및 304) 및 AND 게이트(306)를 갖지만 종래의 2상 위상 검출기(1401)와 같이 전하 펌프(210 또는 212)에 접속되어 구동한다. 또한, 업 전류원(308)에 의해 제공된 전류는 의도적으로 다운 전류원에 의해 제공된 전류의 절반보다도 작게 되어 의사 동기점들을 회피할 수 있게 된다. 위상 검출기(202)는 최소 전류 드레인 및 최소 다이 영역을 소모하는 DCML(Digital Complementary Mosfet Logic), 고속 로우 지터 검출기에 사용하기에 적합하다.
본 발명이 도시된 실시예들을 참조하여 설명되었지만, 본 발명이 이들 실시예들에만 제한되는 것은 아니다. 본 기술 분야의 숙련된 기술자들은 그 변형 및수정이 첨부된 청구항들에서 제시하는 본 발명의 사상 및 범주에서 벗어남이 없이 행해질 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 위상 동기 루프(PLL)(212)에 있어서,
    기준 주파수 신호 및 전압 제어 발진 주파수 신호를 수신하여 위상 오차 신호를 생성하는 위상 검출기(202); 및
    전하 펌프(210)를 구비하되, 상기 전하 펌프는
    제1 단자 및 제2 단자를 구비하여, 제1 전류를 제공하는 제1 전류원(308), 및
    제1 단자 및 제2 단자를 구비하여, 제2 전류를 제공하는 제2 전류원(310)
    을 포함하며,
    상기 제1 전류원과 상기 제2 전류원 중 하나는 일정 전류를 공급하고, 다른 하나는 상기 위상 오차 신호에 대응하는 가변 전류를 공급하며, 상기 일정 전류는 상기 가변 전류의 0.5배 미만으로 설정되는
    것을 특징으로 하는 위상 동기 루프.
  2. 제1항에 있어서, 상기 위상 검출기는
    기준 전압을 수신하도록 접속된 제1 단자(D), 상기 기준 주파수 신호를 수신하도록 접속된 제2 단자(CLK), 리셋 신호를 수신하도록 접속된 제3 단자(R), 및 제1 출력 신호를 생성하도록 동작하는 제4 단자(Q)를 구비한 제1 플립플롭(302);
    상기 기준 전압을 수신하도록 접속된 제1 단자(D), 상기 전압 제어 발진 주파수 신호를 수신하도록 접속된 제2 단자(CLK), 상기 리셋 신호를 수신하도록 접속된 제3 단자(R), 및 제2 출력 신호를 생성하도록 동작하는 제4 단자(Q)를 구비한 제2 플립플롭(304); 및
    상기 제1 플립플롭으로부터 상기 제1 출력 신호를 수신하도록 접속된 제1 단자, 상기 제2 플립플롭으로부터 상기 제2 출력 신호를 수신하도록 접속된 제2 단자, 및 상기 리셋 신호를 생성하도록 동작하는 제3 단자를 구비한 리셋 회로(306)
    를 더 포함하는 것을 특징으로 하는 위상 동기 루프
  3. 제1항에 있어서,
    상기 전하 펌프의 상기 제1 전류원은 일정 업 전류(up current)를 공급하고,
    상기 전하 펌프의 상기 제2 전류원은 가변 다운 전류(down current)를 공급하는
    것을 특징으로 하는 위상 동기 루프.
  4. 제1항에 있어서,
    상기 전하 펌프의 상기 제1 전류원은 가변 업 전류를 공급하고,
    상기 전하 펌프의 상기 제2 전류원은 일정 다운 전류를 공급하는
    것을 특징으로 하는 위상 동기 루프.
  5. 위상 동기 루프(PLL)에 있어서,
    기준 주파수 신호 및 전압 제어 발진 주파수 신호를 수신하여 위상 오차 신호를 생성하는 위상 검출기(202); 및
    전하 펌프(210)를 포함하되, 상기 위상 검출기는
    기준 전압을 수신하도록 접속된 제1 단자(D), 상기 기준 주파수 신호를 수신하도록 접속된 제2 단자(CLK), 리셋 신호를 수신하도록 접속된 제3 단자(R), 및 제1 출력 신호를 생성하도록 동작하는 제4 단자(Q)를 구비한 제1 플립플롭(302);
    상기 기준 전압을 수신하도록 접속된 제1 단자(D), 상기 전압 제어 발진 주파수 신호를 수신하도록 접속된 제2 단자(CLK), 상기 리셋 신호를 수신하도록 접속된 제3 단자(R), 및 제2 출력 신호를 생성하도록 동작하는 제4 단자(Q)를 구비한 제2 플립플롭(304); 및
    상기 제1 플립플롭으로부터 상기 제1 출력 신호를 수신하도록 접속된 제1 단자, 상기 제2 플립플롭으로부터 상기 제2 출력 신호를 수신하도록 접속된 제2 단자, 및 상기 리셋 신호를 생성하도록 동작하는 제3 단자를 구비한 리셋 회로(306)
    를 포함하고,
    상기 전하 펌프는
    제1 단자 및 제2 단자를 구비하여, 제1 전류를 제공하는 제1 전류원(308); 및
    제1 단자 및 제2 단자를 구비하여, 제2 전류를 제공하는 제2 전류원(310)
    을 포함하며,
    를 구비하고,
    상기 제1 전류원과 상기 제2 전류원 중 하나는 일정 전류를 공급하고, 다른 하나는 상기 위상 오차 신호에 대응하는 가변 전류를 공급하며, 상기 일정 전류는 상기 가변 전류의 0.5배 미만으로 설정되는
    것을 특징으로 하는 위상 동기 루프.
  6. 제5항에 있어서,
    상기 전하 펌프의 상기 제1 전류원은 일정 업 전류를 공급하고,
    상기 전하 펌프의 상기 제2 전류원은 가변 다운 전류를 공급하는
    것을 특징으로 하는 위상 동기 루프.
  7. 제5항에 있어서,
    상기 전하 펌프의 상기 제1 전류원은 가변 업 전류를 공급하고,
    상기 전하 펌프의 상기 제2 전류원은 일정 다운 전류를 공급하는
    것을 특징으로 하는 위상 동기 루프.
  8. 무선 통신 송수신기(100)에 있어서,
    안테나(101);
    상기 안테나에 접속된 수신기(103);
    상기 안테나에 접속된 송신기(105);
    상기 수신기 및 상기 송신기에 접속된 프로세서(110); 및
    상기 수신기, 상기 송신기 및 상기 프로세서에 접속되고, 위상 동기 루프(PLL) 주파수 합성기를 포함하는 합성기 회로(107, 108, 109)
    를 포함하고,
    상기 PLL 주파수 합성기는
    기준 주파수를 생성하는 기준 디바이더(201), 및
    PLL(212)을 포함하며, 상기 PLL(212)은
    전압 제어 발진 주파수 신호를 생성하는 루프 디바이더(205),
    상기 기준 디바이더 및 상기 루프 디바이더에 접속되어 위상 오차 신호를 생성하는 위상 검출기(202), 및
    전하 펌프(210)를 포함하고,
    상기 전하 펌프는
    제1 전류를 공급하는 제1 전류원(308), 및
    제2 전류를 공급하는 제2 전류원(310)을 포함하며,
    을 포함하고,
    상기 제1 전류원과 상기 제2 전류원 중 하나는 일정 전류를 공급하고, 다른 하나는 상기 위상 오차 신호에 대응하는 가변 전류를 공급하며, 상기 일정 전류는 상기 가변 전류의 0.5배 미만으로 설정되는
    것을 특징으로 하는 무선 통신 송수신기.
  9. 제8항에 있어서, 상기 무선 통신 송수신기는 GSM(Global System Mobile) 표준에서 사용하기에 적합한 셀룰러 무선 전화기인 것을 특징으로 하는 무선 통신 송수신기.
  10. 제9항에 있어서, 상기 제1 및 제2 전류원 중 하나는 업 전류를 공급하고, 다른 하나는 다운 전류를 공급하며, 상기 업 전류는 상기 다운 전류의 0.4배인 것을 특징으로 하는 무선 통신 송수신기.
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