KR100317679B1 - 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법 - Google Patents

링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법 Download PDF

Info

Publication number
KR100317679B1
KR100317679B1 KR1020000014526A KR20000014526A KR100317679B1 KR 100317679 B1 KR100317679 B1 KR 100317679B1 KR 1020000014526 A KR1020000014526 A KR 1020000014526A KR 20000014526 A KR20000014526 A KR 20000014526A KR 100317679 B1 KR100317679 B1 KR 100317679B1
Authority
KR
South Korea
Prior art keywords
phase
phase offset
frequency
ring oscillator
outputting
Prior art date
Application number
KR1020000014526A
Other languages
English (en)
Other versions
KR20010092529A (ko
Inventor
김범섭
박찬홍
Original Assignee
조정남
Sk텔레콤 주식회사
윤덕용
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조정남, Sk텔레콤 주식회사, 윤덕용, 한국과학기술원 filed Critical 조정남
Priority to KR1020000014526A priority Critical patent/KR100317679B1/ko
Priority to JP2000379268A priority patent/JP2001285059A/ja
Priority to US09/761,688 priority patent/US6501336B2/en
Publication of KR20010092529A publication Critical patent/KR20010092529A/ko
Application granted granted Critical
Publication of KR100317679B1 publication Critical patent/KR100317679B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Abstract

본 발명은 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 회로 및 그 방법에 관한 것으로,
위상 오프셋을 제어하기 위한 제어전압 입력에 따라 출력신호의 천이 시간을 조절하여 출력하는 전압제어발진기와; 상기 전압제어발진기의 출력 주파수를 동일 위상차를 가지는 여러 위상의 출력파형으로 소수 분주하여 출력하는 분주기와; 상기 분주된 신호의 주파수 및 위상을 시스템 클럭의 주파수 및 위상과 비교하고 그 비교결과를 출력하는 위상 주파수 검출수단을 적어도 포함하는 위상동기루프 회로와,
상기 위상 주파수 검출수단으로부터 비교결과를 입력받아 상기 전압제어발진기 출력파형간의 위상 오프셋을 검출하고 검출된 위상 오프셋을 제어하기 위한 제어전압을 발생하여 상기 전압제어발진기로 출력하는 위상 오프셋 보정루프회로로 구성함을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로로 구성되어 링 발진기 출력파형간의 위상 오프셋을 제거함을 특징으로 한다.

Description

링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로 및 방법{SELF-CALIBRATION CIRCUIT AND METHOD FOR CALIBRATING PHASE OFFSET BETWEEN OUTPUT WAVEFORMS OF RING OSCILLATOR}
본 발명은 링 발진기에 관한 것으로, 특히 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 회로 및 그 방법에 관한 것이다.
일반적으로 이동 통신 시스템에서는 동위상 채널(In-phase channel:I채널)과 직교위상 채널(Quadrature-phase channel:Q채널)의 양 채널에 데이터를 실어서 보내기 때문에, 원하는 신호를 완전하게 복원하기 위해서는 서로 90°의 위상차를 가지는 동위상 발진신호와 직교위상 발진신호가 모두 필요하게 된다. 이러한 발진신호들은 수신단에서는 낮은 주파수 대역으로 신호를 다운시키는 다운-컨버터(Down-converter)의 입력신호로 사용되고, 송신단에서는 높은 주파수 대역으로 신호를 상승시키는 업-컨버터(Up-converter)의 입력으로 사용된다. 만약 동위상 발진신호와 직교위상 발진신호의 위상이 정확히 90°가 되지 않을 경우에는 최종적으로 신호를 복원하였을때 비트 에러율이 높아지게 되므로 정확한 위상차이를 가지는 신호를 만들어 내는 것이 매우 중요하다. 특히 양 채널로의 신호 분리가 높은 주파수에서 일어나는 직접 변환 방식(Direct-conversion)의 수신기나 이미지 제거 방식의 수신기(image rejection receiver)의 경우, I-Q 부정합의 효과가 더욱 더 심각하게 나타나게 되어 송수신기의 정확한 동작을 위해서는 반드시 양 채널 발진 신호간에발생하는 위상오차를 제거하여야 한다.
90°위상차의 발진신호를 만들어 내기 위한 방법으로는 저항과 커패시터를 이용하여 발진신호를 원하는 만큼 지연시켜 두 가지 위상을 가지는 신호를 만들어내는 이상기(移相器:phase shifter)를 이용하는 방법과, 마스터-슬레이브(Master-Slave) 구조를 가지는 쿼드런트 발생기(quadrant generator)를 이용하여 신호를 만들어내는 방법을 들 수 있는데, 상기 이상기를 이용하는 방법의 경우 수동 소자의 사용에 의한 신호 크기의 손실이 발생하기 때문에 일반적으로 버퍼회로가 추가로 필요하게 되며, 저항으로부터 생기는 잡음과 소자 및 신호 경로의 차이로 인해 I-Q 양 발진신호 사이에는 부정합의 문제가 여전히 존재하게 된다.
I-Q 발진신호를 만들어내기 위한 또 한가지 방법은 마스터-슬레이브 구조를 가지는 쿼드런트 발생기를 두 개의 플립 플롭을 이용하여 구현하는 것인데, 이 경우 수동소자에 의한 잡음영향은 줄어 들지만, 원하는 I-Q 발진신호 주파수의 두 배 주파수를 가지는 입력신호가 필요하므로 요구되는 발진기 주파수가 높아진다는 단점을 가지고 있다. 또한 마스터-슬레이브 구조를 이용할 경우 입력신호의 듀티(duty) 싸이클이 정확히 50%가 되지 않으면 I-Q신호간에 위상 오차가 발생하기 때문에 입력신호의 듀티 싸이클을 맞추어 주기 위한 회로가 부수적으로 필요하게 된다.
그러나 송수신기의 I-Q 발진신호를 만들어내기 위해 링 발진기를 사용할 경우에는 상술한 바와 같은 이상기나 쿼드런트 발생기를 사용하지 않고서도 쉽게 90°의 위상차를 가지는 발진신호들을 얻을 수 있다. 링 발진기는 기본적으로 여러개의 인버터 회로를 정궤환 루프(positive-feedback loop)를 이루도록 연결하여 발진하도록 많든 회로로서, 싱글-엔디드(single-ended) 링 발진기에서 발진 루프를 구성하기 위해서는 홀수의 단수가 필요하지만 차동구조의 링 발진기에서는 짝수의 단으로 가능하다.
링 발진기에서 단위 지연 셀의 지연을 T_d, 단수를 N이라 하면 짝수 개의 차동구조의 링 발진기를 사용하는 경우 짝수개의 출력이 생기고 각각의 지연 셀에서 서로 180°위상차를 가지는 두 개의 출력이 만들어지기 때문에 360/2N 만큼의 위상차를 가지는 2N개의 출력을 얻을 수 있다. 따라서 차동구조의 지연 셀을 이용하여 2의 거듭제곱으로 나타낼 수 있는 2단, 4단, 8단,..의 링 발진기를 구현할 경우 서로 90°의 위상차를 가지는 I-Q 발진신호를 링 발진기 출력으로부터 별도의 회로 없이 직접 얻을 수 있으며 이를 송수신기에 직접 이용하는 것이 가능하다.
그러나 링 발진기의 경우에도 각 단을 구성하는 지연 소자 사이의 부정합이나 신호 경로의 차이로 인해 여러 위상을 갖는 출력 파형 사이에 위상 오프셋이 존재하게 되고, 이로 인해 인접한 파형의 위상차가 360/2N 만큼의 값에서 조금씩 어긋나게 된다. 도 1은 부정합(mismatch)에 의해 위상 오프셋이 발생한 경우를 보이기 위한 링 발진기의 출력파형 예시도를 도시한 것으로, (a)는 부정합(mismatch)이 없는 링 발진기의 출력을 도시한 것이며 (b)는 부정합을 가지는 링 발진기의 출력을 도시한 것이다. 따라서 정확한 위상차를 가지는 I-Q 발진신호를 링 발진기로부터 얻기 위해서는 지연 셀 사이의 혹은 신호 경로 사이의 부정합으로 인한 출력파형간의 위상 오프셋을 보정하기 위한 장치 혹은 방법이 필요하다.
따라서 본 발명의 목적은 링 발진기를 구성하는 각 지연 셀 사이의 혹은 신호 경로 사이의 부정합으로 인해 발생하는 출력파형간의 위상 오프셋을 제거할 수 있는 자기 보정회로와 그 방법을 제공함에 있다.
본 발명의 또 다른 목적은 링 발진기의 출력으로부터 정확한 I-Q 발진신호를 만들어 낼 수 있는 자기 보정 회로와 그 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은, 위상 오프셋을 제어하기 위한 제어전압 입력에 따라 출력신호의 천이 시간을 조절하여 출력하는 전압제어발진기와; 상기 전압제어발진기의 출력 주파수를 동일 위상차를 가지는 여러 위상의 출력파형으로 소수 분주하여 출력하는 분주기와; 상기 분주된 신호의 주파수 및 위상을 시스템 클럭의 주파수 및 위상과 비교하고 그 비교결과를 출력하는 위상 주파수 검출수단을 적어도 포함하는 위상동기루프 회로와,
상기 위상 주파수 검출수단으로부터 비교결과를 입력받아 상기 전압제어발진기 출력파형간의 위상 오프셋을 검출하고 검출된 위상 오프셋을 제어하기 위한 제어전압을 발생하여 상기 전압제어발진기로 출력하는 위상 오프셋 보정루프회로로 구성함을 특징으로 한다.
도 1은 부정합(mismatch)에 의해 위상 오프셋이 발생한 경우를 보이기 위한 링 발진기의 출력파형 예시도.
도 2는 본 발명의 실시예에 따른 위상동기루프(Phase-Locked Loop) 회로와 위상 오프셋 보정루프회로가 결합된 자기 보정 회로도.
도 3은 링 발진기인 전압제어발진기(10)의 출력파형 예시도.
도 4는 도 2중 소수 분주기(20)의 출력파형 예시도.
도 5는 도 2에 도시된 PLL회로에서 시스템 클럭과 분주기 출력이 락킹이 된 상태에서 위상주파수 검출기(30)로 입력되는 파형을 예시한 도면.
도 6은 본 발명의 실시예에 따른 자기 보정회로에 의해 위상 오프셋이 제거됨을 보이기 위한 도면.
- 도면의 주요부분에 대한 부호의 설명 -
10: 전압제어 발진기 20: 소수 분주기
30: 위상 주파수 검출기 40a,40b: 전하 펌프
50: 스위치 60: 커패시터 어레이
이하 첨부 도면을 참조하여 본 발명의 실시예에 따른 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로와 그 방법을 상세히 설명하기로 한다. 하기 설명에서는 4단의 차동 지연 셀로 구성되어 8개의 파형을 출력하는 전압제어발진기를 가정하여 본 발명의 실시예를 설명하기로 한다. 이러한 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 한편 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.
우선 도 2는 본 발명의 실시예에 따른 위상동기루프(Phase-Locked Loop) 회로와 위상 오프셋 보정루프회로가 결합된 자기 보정 회로도를 도시한 것으로, 굵은 실선으로 도시된 부분들이 위상 오프셋 보정루프회로이며 그 이외의 부분이 위상동기루프 회로이다.
도 2를 참조하면, 우선 본 발명의 실시예에 따른 자기 보정회로는 후술할 위상 주파수 검출기(Phase-frequency Detector:PD)(30)로부터 출력되는 비교결과에 대응하여 싱크(sink) 또는 소싱(sourcing)되는 정전류를 출력하는 전하 펌핑 수단(Charge Pumping:CP2)(40b)과, 상기 정전류에 응답하여 증감하는 제어전압을 전압제어발진기(Voltage Control Oscillator:VCO)(10)의 위상 오프셋 제어단자(C_off)로 출력하는 커패시터 어레이(60)와, 상기 전하 펌핑 수단(40b)과 커패시터 어레이(60) 사이에 접속되어 정전류의 흐름을 차단제어하는 스위치(50) 및 앤드 게이트 소자(A1,A2)로 구성되는 위상 오프셋 보정루프회로를 포함한다. 전압제어발진기(10)는 위상 오프셋을 제어하기 위한 제어전압에 의해 출력신호의 천이 시간을 조절할 수 있는 자기 보정용 지연 셀을 여러 단 연결하여 만든 링 형태의 전압제어발진기로서, 상기 지연 셀들은 주파수 제어전압과 위상 오프셋 제어전압의 조절을 통해 각각 지연 시간과 천이 시간을 조절하는 기능을 수행한다. 전하 펌핑 수단(40b) 앞단에 위치한 게이트 소자(A1,A2)는 후술한 위상동기루프회로가 완전히 락킹되었을때만 위상 주파수 검출 기(30)의 출력을 상술한 위상 오프셋 보정루프회로로 전송하는 역할을 수행한다. 상기 앤드 게이트(A1,A2)의 일 입력단으로 인가되는 신호는 위상동기루프회로가 락킹되었을 때만 '1'이 되는 신호로써, 별도의 락 디텍터(lock detector)로부터 공급되거나 별도의 디지털 논리 회로에 의해 위상동기루프회로의 락킹 시간보다 더 긴 주기를 가지고 주기적으로 입력된다. 상기 전하 펌핑 수단(40b) 앞단에 위치한 게이트 소자(A1,A2)는 후술한 위상동기루프회로가 완전히 락킹되었을때만 위상 주파수 검출 기(30)의 출력을 상술한 위상 오프셋 보정루프회로로 전송하는 역할을 수행한다. 상기 앤드 게이트(A1,A2)의 일 입력단으로 인가되는 신호는 위상동기루프회로가 락킹되었을 때만 '1'이 되는 신호로써, 별도의 락 디텍터(lock detector)로부터 공급되거나 별도의 디지털 논리 회로에 의해 위상동기루프회로의 락킹 시간보다 더 긴 주기를 가지고 주기적으로 입력된다. 한편, 링 발진기 각 지연 셀의 오프셋을 보정하기 위해서는 위상 주파수 검출기(30)의 입력중 하나인 소수 분주기(20)의 출력에지가 어떤 지연 셀의 출력에 동기된 것인지를 알고 반드시 그 위상에러에 대응하는 셀의 천이시간을 조절해야 한다. 이를 위해서 본 발명에서는 오프셋 조절전압을 저장하는 커패시터 어레이(60) 전압의 업데이트가 적절한 순서로 이루어져야 한다. 이때 업데이트의 적절한 순서를 정하는 신호가 커패시터 어레이(60)의 스위칭을 제어하는 제어신호이다. 이러한 제어신호는 주기적으로 반복되는 특성을 가지고 있기 때문에 FSM(Finite State Machine)의 형태를 지닌 별도의 디지털 논리 회로에 의해 만들 수 있다.
상술한 구성을 가지는 위상 오프셋 보정루프회로는 상기 커패시터 어레이(60)로부터 출력되는 증감된 제어전압에 대응하여 링 발진기의 자기 보정용 지연셀들의 오프셋 제어전압을 조절함으로써 부정합에 의한 각 출력파형의 위상 오프셋을 제거하게 된다.
한편 부정합에 의한 위상 오프셋을 정확하게 검출하기 위해서는 상기 위상 주파수 검출기(30)가 위상 오차를 검출하는 동안 위상동기루프내의 소수 분주기 출력과 시스템 클럭의 주파수 및 위상을 정확하게 일치시킨 상태를 유지해야 하므로, 상술한 위상 오프셋 보정루프회로 외에 별도의 위상동기루프(Phase-Locked Loop)회로가 필요하다. 이러한 위상동기루프회로는 분주기에 의해 분주된 신호와 시스템 클럭의 주파수 및 위상을 정확하게 일치하도록 만들어 주는 회로로써, 도 2에 도시한 바와 같이 분주된 신호의 주파수 및 위상을 시스템 클럭(Fref)의 주파수 및 위상과 비교하고 그 결과를 출력하는 위상 주파수 검출기(PD)(30)와, 상기 위상 주파수 검출기(30)로부터 입력되는 비교결과에 대응하여 싱크(sink) 혹은 소싱(sourcing)되는 정전류를 출력하는 전하펌핑수단(CP1)(40a)과, 상기 정전류에 응답하여 증감하는 전압을 전압제어발진기(10)의 주파수 제어단자(C_fr)로 출력하는 로우패스필터(R,C1,C2)로 구성된다. 상기 저역통과필터에서 만들어지는 증감전압은 전압제어발진기(10)를 구성하는 지연 셀의 주파수 제어 전압을 조절함으로써위상동기루프 회로가 락킹(locking)되어 소수 분주기(20)의 출력과 시스템 클럭의 주파수 및 위상이 같아지게 된다.
따라서 링 발진기의 위상 오프셋 보정을 위한 자기 보정회로는 소수 분주기(20)의 출력을 시스템 클럭(Fref)과 락킹시키는 PLL회로와, 락킹이 된 상태에서 부정합에 의한 출력파형의 위상 오프셋을 검출하여 각 지연 셀의 위상 오프셋을 제거하는 위상 오프셋 보정루프회로로 구성된다.
이하 도 3 내지 도 6을 참조하여 상술한 구성을 가지는 자기 보정회로의 동작을 보다 구체적으로 설명하기로 한다.
도 3은 링 발진기인 전압제어발진기(10)의 출력파형을 예시한 것으로, 8개의 서로 다른 위상을 가지는 전압제어발진기(10)의 출력파형(clk1...clk8)을 도시한 것으로 이상적인 경우 45°의 일정한 간격으로 출력파형이 정렬되어 나타나지만, 실제로 지연 셀을 구성하는 소자간의 불일치와 신호 경로의 차이로 인하여 도 1의 (b)에 도시한 바와 같이 45°에서 벗어난 위상차를 가지게 된다. 따라서 위상차에 오차를 포함하고 있는 출력파형 중에서 90°위상차가 나는 I-Q신호를 뽑아내어 사용할 경우 I-Q 부정합이 생기게 되는 것이다.
도 4는 부정합에 의한 위상 오프셋을 검출하기 위해 고안된 소수 분주기(20)의 출력을 도시한 것으로, 소수 분주기(20) 출력의 에지(edge)가 각각 전압제어발진기(10)의 8개 출력에 번갈아 가며 동기된다. 따라서 분주 비율은 (정수 값(M)+ 1/8)이 되며 분주된 출력의 각 주기는 전압제어발진기(10)의 위상 오프셋을 포함하게 된다. 이렇게 해서 만들어진 분주 파형은 위상 주파수 검출기(PD)(30)의 입력신호가 되어 기준 시스템 클럭(Fref)과 PLL에 의해 락킹되며, PLL이 락킹된 상태에서 지연 셀간의 부정합에 의한 위상 오프셋은 위상 주파수 검출기(PD)(30)의 출력에 위상오차를 만들어내게 된다.
도 5는 도 2에 도시된 PLL회로에서 시스템 클럭과 분주기 출력이 락킹이 된 후에 위상주파수 검출기(PD)(30)로 입력되는 파형을 예시한 것으로, 각 주기에 나타나는 위상 오차는 대응하는 지연 셀의 위상 오프셋과 비례하게 된다. 즉,는 i번째 지연 셀의 위상 오프셋에 의해 생기는 위상 오차의 양을 나타내게 되는 것이다. PLL은 락킹이 되었을 때 위상 주파수 검출기(PD)(30)에 의해 검출되는 평균위상오차를 0으로 만드는 방향으로 동작하기 때문에 위상 오프셋에 의해 나타나는 위상 오차의 총합은 0이 된다. 따라서 하기와 같은 수학식 1이 성립하게 된다.
만일 한번의 보정 회로 동작에 의해 첫 번째 지연 셀의 위상 오프셋이만큼 줄어들었다고 가정하면 보정 후에 PLL이 다시 락킹되었을 경우 각각의 위상오차는 하기 수학식 2와 같이 변화할 것이다.
상기 수학식 2에서은 k-싸이클의 자기 보정이 이루어진 후의 N-번째 지연 셀에 의한 위상에러를 나타낸 것이고,은 자기 보정이 각 지연 셀에 대하여m-번째 반복될 때의 위상 오차 보정량을 나타낸 것이다. 이와 같이 보정단계가 반복되면 위상 오프셋은 하기와 같이 변화하게 된다.
▶ 1단계 ;
,,, ....,
▶ 2단계 ;
,,, ....,
▶ 3단계 ;
,,,....,
▶ N단계 ;
,,, ...,
위와 같은 위상 오차의 보정이 각 지연 셀에 대하여 번갈아 계속적으로 반복될 경우 모든 지연 셀에 대하여 보정량의 총합이 각 위상 오프셋의 초기값과 같아 지면, 즉이 만족하게 되면 첫 번째 지연 셀의 최종적인 위상오차는 하기 수학식 3과 같이 나타나게 된다.
마찬가지 방법으로 모든 지연 셀의 위상 오프셋에 의한 위상오차가 모두 0가 되며, 따라서 각 지연 셀에서 만들어지는 출력 파형의 위상 오프셋이 모두 제거되게 된다. 즉, 하기 수학식 4와 같은 관계가 성립되는 것이다.
상술한 바와 같은 위상 오프셋 보정 알고리즘을 시뮬레이션 하여의 변화를 도시한 것이 도 6으로써, 일정한 주기가 지나면 위상 오프셋이 0으로 수렴하는 것을 볼 수 있다.
이상에서 설명한 바와 같이 소수 분주기(10)의 출력과 기준 파형의 위상차가 정확하게 부정합에 의한 위상 오프셋만을 포함하기 위해서는 PLL이 완전하게 락킹되어 있어야 하므로, 자기 보정루프회로의 오프셋 제어전압의 갱신은 PLL의 락킹 시간 보다 훨씬 더 긴 주기로 이루어져야 하고 동시에 다음 번 신호의 갱신 때 까지 현재의 오프셋 제어전압이 유지되어야 한다. 오프셋 제어전압의 갱신간격은 보정루프회로에 구비되는 스위치(50)의 온/오프 간격 제어를 통해 조절이 가능하고, 오프셋 제어전압의 유지는 각 지연셀의 오프셋 제어전압 단자(C_off)에 연결되어 있는 커패시터 어레이(60)에 의하여 이루어진다.
따라서 본 발명은 위상동기루프(PLL)회로를 이용하여 소수 분주기(20)의 출력을 시스템 클럭(Fref)과 락킹시킨 상태에서 위상 오프셋 보정루프회로를 이용하여 부정합에 의한 출력파형의 위상 오프셋을 제거할 수 있게 되는 것이다.
상술한 바와 같이 본 발명은 링 발진기 출력파형간의 위상 오프셋을 자기 보정회로를 사용하여 보정함으로써 링 발진기의 출력으로부터 정확한 I-Q 발진신호를쉽게 만들어 낼 수 있으며, 이로 인해 직접 전환 방식의 송수신기 등 정확한 I-Q 정합을 필요로 하는 송수신기의 집적도를 높이고 성능을 향상시킬 수 있는 장점이 있다. 또한 링 발진기의 각 출력 사이의 위상차를 일정하게 만들어 줌으로써 링 발진기의 멀티페이즈(Multiphase) 출력을 이용하는 여러 가지 응용 분야에 널리 사용할 수 있음은 물론, I-Q 발진신호를 만들어내기 위한 별도의 회로를 제거함으로써 전력소모와 칩의 면적을 줄이고 잡음 특성의 악화를 방지할 수 있는 장점이 있다.

Claims (8)

  1. 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로에 있어서,
    위상 오프셋을 제어하기 위한 제어전압 입력에 따라 출력신호의 천이 시간을 조절하여 출력하는 전압제어발진기와; 상기 전압제어발진기의 출력 주파수를 동일 위상차를 가지는 여러 위상의 출력파형으로 소수 분주하여 출력하는 분주기와; 상기 분주된 신호의 주파수 및 위상을 시스템 클럭의 주파수 및 위상과 비교하고 그 비교결과를 출력하는 위상 주파수 검출수단을 적어도 포함하는 위상동기루프 회로와,
    상기 위상 주파수 검출수단으로부터 비교결과를 입력받아 상기 전압제어발진기 출력파형간의 위상 오프셋을 검출하고 검출된 위상 오프셋을 제어하기 위한 제어전압을 발생하여 상기 전압제어발진기로 출력하는 위상 오프셋 보정루프회로로 구성함을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로
  2. 제1항에 있어서, 상기 위상 오프셋 보정루프회로는;
    상기 위상 주파수 검출수단으로부터 입력되는 비교결과에 대응하여 싱크(sink) 또는 소싱(sourcing)되는 정전류를 출력하는 전하 펌핑 수단과,
    상기 정전류 입력에 대응하여 증감하는 제어전압을 출력하는 커패시터 어레이와,
    상기 전하 펌핑수단과 커패시터 어레이 사이에 접속되어 상기 정전류의 흐름을 단속 제어하기 위한 스위칭부로 구성함을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로.
  3. 제2항에 있어서, 상기 위상동기루프회로가 락킹되었을 경우에만 '하이'레벨의 신호를 상기 전하 펌핑 수단으로 출력하는 게이트 소자들을 더 구비함을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로.
  4. 제3항에 있어서, 상기 위상동기루프 회로는;
    상기 위상 주파수 검출수단으로부터 입력되는 비교결과에 대응하여 싱크 혹은 소싱되는 정전류를 출력하는 전하 펌핑 수단과,
    상기 전하 펌핑 수단으로부터 입력되는 정전류에 대응하여 증감하는 전압을 주파수 제어전압으로써 상기 전압제어발진기로 출력하는 로우패스필터로 구성됨을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 위상 오프셋 보정루프회로는;
    상기 분주기의 출력이 시스템 클럭과 락킹된 상태에서 정상 동작함을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로.
  6. 링 발진기와, 상기 링 발진기의 출력 주파수를 동일 위상차를 가지는 여러 위상의 출력파형으로 소수 분주하여 출력하는 분주기와; 상기 분주된 신호의 주파수 및 위상을 시스템 클럭의 주파수 및 위상과 비교하고 그 비교결과를 출력하는 위상 주파수 검출수단을 적어도 포함하는 위상동기루프 회로를 구비하는 시스템의 위상 오프셋 보정방법에 있어서,
    상기 분주기의 출력과 시스템 클럭이 락킹되어 있는지를 판단하는 과정과,
    상기 분주기의 출력이 시스템 클럭에 락킹되면 상기 위상 주파수 검출수단으로부터 비교결과를 입력받아 상기 링 발진기를 구성하는 지연 셀 각각의 위상 오프셋을 검출하는 과정과,
    검출된 위상 오프셋을 보정하기 위한 제어전압을 발생하여 상기 링 발진기로 출력함으로써 각 지연 셀들에 대한 위상 오프셋을 순차적으로 보정해 가는 과정으로 이루어짐을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋 보정방법.
  7. 제6항에 있어서, 상기 위상 오프셋을 제어하기 위한 제어전압의 갱신은 상기 위상동기루프 회로의 락킹 시간 보다 큰 주기로 설정되는 한편, 다음 번 신호의 갱신때 까지 유지됨을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋 보정방법.
  8. 제7항에 있어서, 상기 위상 오프셋을 제어하기 위한 제어전압은 상기 링 발진기로 인가되는 제어전압단자에 연결되어 있는 커패시터 어레이에 의해 유지되며, 상기 제어전압의 갱신간격은 상기 비교결과에 따라 싱크(sink) 또는 소싱(sourcing)되어 발생되는 정전류를 상기 커패시터 어레이로 공급해 주는 주기의 제어를 통해 달성됨을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋 보정방법.
KR1020000014526A 2000-03-22 2000-03-22 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법 KR100317679B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020000014526A KR100317679B1 (ko) 2000-03-22 2000-03-22 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법
JP2000379268A JP2001285059A (ja) 2000-03-22 2000-12-13 リング発振器出力波形間の位相オフセットを補正するための自己補正回路および方法
US09/761,688 US6501336B2 (en) 2000-03-22 2001-01-18 Self-calibration device and method for calibrating phase offset between output waveforms of ring osciliator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000014526A KR100317679B1 (ko) 2000-03-22 2000-03-22 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법

Publications (2)

Publication Number Publication Date
KR20010092529A KR20010092529A (ko) 2001-10-26
KR100317679B1 true KR100317679B1 (ko) 2001-12-24

Family

ID=19657480

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000014526A KR100317679B1 (ko) 2000-03-22 2000-03-22 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법

Country Status (3)

Country Link
US (1) US6501336B2 (ko)
JP (1) JP2001285059A (ko)
KR (1) KR100317679B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6748408B1 (en) * 1999-10-21 2004-06-08 International Buisness Machines Corporation Programmable non-integer fractional divider
US6807552B2 (en) * 2000-12-20 2004-10-19 International Business Machines Corporation Programmable non-integer fractional divider
US6922109B2 (en) * 2002-04-01 2005-07-26 Broadcom Corporation Multiple synthesized clocks with fractional PPM control from a single clock source
US7379520B2 (en) * 2002-04-01 2008-05-27 Broadcom Corporation Low jitter phase rotator
EP1434352B1 (en) * 2002-12-23 2008-08-27 STMicroelectronics Belgium N.V. Delay-compensated fractional-N frequency synthesizer
CN100356694C (zh) * 2004-01-06 2007-12-19 瑞昱半导体股份有限公司 相位差检测器及其方法
KR100639677B1 (ko) 2004-11-08 2006-10-30 삼성전자주식회사 위상 및 지연 동기 루프와 이를 구비한 반도체 메모리 장치
JP4684821B2 (ja) * 2005-09-16 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置
US7834708B1 (en) * 2008-04-30 2010-11-16 Integrated Device Technology, Inc. Method and apparatus for analog smooth switch in VCO loading control
KR101151169B1 (ko) * 2008-12-16 2012-06-01 한국전자통신연구원 위상천이기를 이용한 ｂｐｓｋ 복조 장치 및 방법
JP5284131B2 (ja) * 2009-02-04 2013-09-11 株式会社東芝 位相同期回路及びこれを用いた受信機
EP2902866B1 (en) * 2014-02-04 2018-03-07 Hittite Microwave LLC System ready in a clock distribution chip
CN109391263B (zh) * 2018-10-16 2022-02-15 中国电子科技集团公司第五十四研究所 一种基于电流补偿的自校准电荷泵电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11122083A (ja) * 1997-10-09 1999-04-30 Toshiba Corp リングオシレータ及びゲート遅延時間測定法

Also Published As

Publication number Publication date
US6501336B2 (en) 2002-12-31
US20010028276A1 (en) 2001-10-11
KR20010092529A (ko) 2001-10-26
JP2001285059A (ja) 2001-10-12

Similar Documents

Publication Publication Date Title
US8170169B2 (en) Serializer deserializer circuits
US7734000B2 (en) Clock and data recovery circuits
US7368961B2 (en) Clock distribution network supporting low-power mode
US8368435B2 (en) Method and apparatus for jitter reduction
US6728526B2 (en) Fractional-N frequency synthesizer with multiple clocks having different timings
KR100312574B1 (ko) 주파수 조종을 이용하는 위상 검출기
KR100317679B1 (ko) 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법
US7679459B2 (en) Multiphase signal generator
KR20040018926A (ko) 클록 발생 장치
US7555073B2 (en) Automatic frequency control loop circuit
KR100862671B1 (ko) 복수 개의 출력신호들의 발생을 위한 위상동기루프
KR20080044977A (ko) 위상 동기 루프 및 위상 동기 루프의 동작 방법
US7583118B2 (en) Delay locked loop circuit
US8222965B1 (en) Radio frequency modulator
US7397316B2 (en) Ring oscillator for calibrating phase error and phase-error calibration method therefor
US6636090B2 (en) Phase-locked loop circuit outputting clock signal having fixed phase difference with respect to input clock signal
CN112994687B (zh) 一种参考时钟信号注入锁相环电路及消除失调方法
EP3675362B1 (en) Local oscillator
WO2020123587A1 (en) Phase-locked loop (pll) with direct feedforward circuit
US8269533B2 (en) Digital phase-locked loop
US20240113854A1 (en) Phase difference control circuit
CN117240286A (zh) 多路径压控振荡器以及设定变容器的控制电压的方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee