JP2000151396A

JP2000151396A - 周波数ステアリングを伴う位相検出器

Info

Publication number: JP2000151396A
Application number: JP11314523A
Authority: JP
Inventors: Alexander W Hietala; アレクサンダー・ダブリュー・ハイエッタラ; David M Gonzalez; デビット・エム・ゴンザレス
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1998-11-06
Filing date: 1999-11-05
Publication date: 2000-05-30
Anticipated expiration: 2019-11-05
Also published as: BR9904975A; GB9926075D0; CN1253417A; CN1153350C; GB2343568A; JP4472067B2; GB2343568B; DE19952867A1; KR20000035274A; KR100312574B1; US6327319B1

Abstract

(57)【要約】（修正有）【課題】分周基準周波数信号と、ループ分周器からの
信号との虚偽ロックを最小限に抑えるPLLのための位相
検出器を提供する。【解決手段】 PLL２１２は、位相検出器２０２および
チャージ・ポンプ２１０または２１２を備える。位相検
出器２０２は、フリップフロップ３０２，３０４と、リ
セット回路３０６を形成するANDゲートとを備える。チ
ャージ・ポンプ２１０は、定電流を供給するアップ電流
源３０８およびダウン電流源３１０を備える。ダウン電
流源３１０は、フリップフロップ３０４により生成され
る出力信号２０７に応答して可変する。アップ電流源３
０８の定電流は、ダウン電流源３１０の電流の半分未満
にされて、チャージ・ポンプ２１０を負の方向にバイア
スし、基準分周信号２０６とループ分周器からの信号２
０９の位相との間の虚偽ロックを最小限に抑える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に位相ロック・ル
ープのための位相検出器に関し、さらに詳しくは、位相
ロック・ループに関する周波数ステアリングを伴う位相
検出器に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】一般
に、位相ロック・ループ（PLL：phase locked loop）で
用いられる位相検出器は当技術では周知である。PLLに
おいて、位相検出器は基準信号の位相と分周電圧制御発
振器（VCO：voltage controlled oscillator）信号の位
相とを比較する。次に、位相検出器の出力がチャージ・
ポンプを駆動し、それがVCOが後に続くループ・フィル
タを駆動する。VCOはVCO信号を生成し、この信号がルー
プ分周器によって分周されて分周VCO信号を生成する。

【０００３】当技術で知られる３つの通常の位相検出器
には、排他的論理和位相検出器，３状態位相検出器およ
び２状態位相検出器がある。図６ないし図８は、従来技
術による排他的論理和位相検出器を説明する。図９ない
し図１３は従来技術による３状態位相検出器を説明す
る。図１４ないし図２１は従来技術による２状態位相検
出器を説明する。

【０００４】まず排他的論理和位相検出器に関して、図
６は従来技術による排他的論理和位相検出器６００のブ
ロックを示す。図７は、従来技術による図６の排他的論
理和位相検出器６００のタイミング７００を示す。図８
は、従来技術による図６の排他的論理和位相検出器６０
０に関する出力電圧と位相を示すグラフ８００を図示す
る。

【０００５】図６において、排他的論理和位相検出器６
００は、２つの入力端子と１つの出力端子を有する。第
１端子は基準分周器（reference frequency divider）
（図示せず）から基準分周信号（divided reference fr
equency signal）を受信する。第２端子は、ループ分周
器（図示せず）からの分周VCO周波数信号６０６を受信
する。出力端子は、位相誤差信号６０８を生成する。通
常、位相誤差信号は電圧信号である。

【０００６】排他的論理和位相検出器６００は、図７に
示される波形のタイミング７００と、以下の真理表とに
従って動作する。源１（６０４）源２（６０６）出力３（６０８） 0 0 0 0 1 1 1 0 1 1 1 0 ２つの源が同相である信号６０４，６０６を生成する
と、出力電圧６０８は論理０のレベルにある。２つの源
が１８０度位相がずれた信号６０４，６０８を生成する
とき、出力電圧６０８は論理高レベル（通常、Vccによ
り表される論理電源電圧）にある。論理ゼロ・レベルと
論理高レベルとの間に何らかの位相シフト条件がある
と、結果として出力電圧６０８が論理ゼロ・レベルと論
理高レベルとの間で平均化される。排他的論理和位相検
出器６００の出力電圧６０８はフィルタ（図示せず）に
より濾波され、論理ゼロ・レベルと論理高レベルとの間
の大きな変動が軽減される。

【０００７】排他的論理和位相検出器６００に関する平
均出力電圧６０８と位相誤差のグラフ８００が図８に示
される。図８において、排他的論理和位相検出器６００
の利得が、平均出力電圧６０８（Vcc）と位相の傾斜と
して示される。図８においては、この傾斜はVcc／位相
ボルト毎ラジアン（volts per radian）である。

【０００８】排他的論理和位相検出器６００には、少な
くとも２つの欠点がある。第１は、正の位相誤差につい
ても負の位相誤差についても同じ出力電圧が生成される
ことである。このために、PLLをゼロの位相誤差にロッ
クするためには、排他的論理和位相検出器６００を修正
する必要がある。第２は、排他的論理和位相検出器６０
０の出力電圧６０８が、２つの入力信号６０４，６０６
からの入力パルスのパルス幅に依存することである。こ
のために、ある信号が狭いパルスを持ち、他の信号が広
いパルスを持つと、排他的論理和位相検出器６００の利
得が大きく異なることになる。

【０００９】次に３状態検出器に関して、図９は従来技
術による３状態位相検出器９０１とチャージ・ポンプ９
０３のブロック図を示す。３状態位相検出器９０１は、
一般に排他的論理和位相検出器６００を改良したもので
ある。

【００１０】図９において、３状態位相検出器９０１
は、一般に第１Ｄ型フリップフロップ９０２，第２Ｄ型
フリップフロップ９０４およびANDゲート９０６を備え
る。第１Ｄ型フリップフロップ９０２は、第１端子，第
２端子，第３端子，第４端子および第５端子を有する。
第１端子は、正の電源電圧９０８に結合される。第２端
子は、基準分周信号９１０（Fref）を受信するように結
合される。第３端子は、第１出力信号９１２を生成す
る。第４端子は、第２出力信号９１４（すなわちUP（ア
ップ）信号）を生成する。第５端子は、リセット信号９
２４を受信するように結合される。第２Ｄ型フリップフ
ロップ９０４は、第１端子，第２端子，第３端子，第４
端子および第５端子を有する。第１端子は、正の電源電
圧９１６に結合される。第２端子は、分周VCO周波数信
号９１８（Fvco）を受信するように結合される。第３端
子は、第１出力信号９２０を生成する。第４端子は、第
２出力信号９２２（すなわちDN（ダウン）信号）を生成
する。第５端子は、リセット信号９２４を受信するよう
に結合される。

【００１１】図９において、チャージ・ポンプ９０３
は、一般に第１電流源９２６と第２電流源９２８を備え
る。第１電流源９２６は、第１端子，第２端子および第
３端子を有する。第１端子は、正の電源電圧９３２に結
合される。第２端子は、第１Ｄ型フリップフロップ９０
２から、UP信号９１４を受信するように結合される。第
３端子は、出力電流信号９３０を生成する。第２電流源
９２８は、第１端子，第２端子および第３端子を有す
る。第１端子９３２は、第１電流源９２６の第３端子に
結合され、出力電流信号９３０を生成するよう動作す
る。第２端子は第２Ｄ型フリップフロップ９０４からDN
信号９２２を受信するよう結合される。第３端子は、接
地電位に結合される。

【００１２】一般に、３状態位相検出器９０１の動作中
は、Fref９１０とFvco９１８との位相差が、３状態位相
検出器９０１のUP信号９１４とDN信号９２２とを可変さ
せる。３状態位相検出器９０１のUP信号９１４とDN信号
９２２は、チャージ・ポンプ９０３の２つの電流源９２
６，９２８を駆動し、それによってループ・フィルタ・
キャパシタ（図９には図示せず）を充電または放電し、
PLL（図９には図示せず）内のVCO（図９には図示せず）
の電圧制御部を形成する。

【００１３】詳しくは、３状態位相検出器９０１の動作
中に、Fref９１０がFvco９１８より先に上昇し、両方の
Ｄ型フリップフロップ９０２，９０４がエッジ・トリガ
される場合を考える。Fref９１０の立ち上がり端におい
て、第１Ｄ型フリップフロップ９０２は、その第１出力
信号９１２を高論理に、第２出力信号９１４を低論理に
セットする。両出力信号９１２，９１４は、Fvco９１８
が上がるまでこの状態に留まる。Fvco９１８が上がる
と、第２Ｄ型フリップフロップ９０４がその第１出力信
号９２０を高論理に、第２出力信号９２２を低論理にセ
ットする。第１Ｄ型フリップフロップ９０２の第１出力
信号９１２の高論理と第２Ｄ型フリップフロップ９０４
の第１出力信号９２０の高論理とが、ANDゲート９０４
に高論理のリセット信号９２４を生成させ、両フリップ
フロップ９０２，９０４をリセットする。このリセット
が起こると、３状態位相検出器９０１は初期状態に戻
り、Fref９１０およびFvco９１８から別の集合のパルス
を受信できる状態になる。３状態位相検出器９０１のこ
の動作によって、UP信号９１４は、Fref９１０とFvco９
１８との間の遅延に等しい時間だけ低となる。UP信号９
１４からの低論理パルスが第１電流源９２６を駆動し、
PLL内のループ・フィルタ・キャパシタをより高い電圧
に充電する。この高い電圧に応答して、PLL内のVCOはそ
の周波数を上げて、Fvco９１８のパルスが次のサンプリ
ング段階でより早く起こるようにし、その結果としてUP
信号９１４において生成されるパルス幅が狭くなる。こ
の動作は、Fvco９１８がFref９１０と同じときに起こ
り、結果としてUP信号９１４において基本的にパルスが
生成されなくなるまで継続する。あるいは、Fvco９１８
がFref９１０の前に上昇すると、DN信号９２２は、UP信
号９１４について説明されたのと同様の方法で動作し
て、Fvco９１８のパルスを小さくするよう動作すること
になる。

【００１４】図１０は、従来技術による図９の３状態位
相検出器９０１のタイミング１０００を示す。タイミン
グ１０００は、種々の位相差の例に関する典型的な出力
を示す。Fref９１０が３６０度に近い量だけFvco９１８
よりも先行すると、UP信号９１４は、ほとんどいつでも
アクティブになる。この結果、正の電流信号９３０がPL
L内のループ・フィルタのために生成される。Fvco９１
８が３６０度に近い量だけ先行する場合は、DN信号パル
ス９２２がほとんどいつでもアクティブになる。この結
果、負の電流信号９３０がPLL内のループ・フィルタの
ために生成される。

【００１５】図１１は、アップ電流源９２６とダウン電
流源９２８とが従来技術により平衡状態にある場合の、
図９の３状態位相検出器９０１とチャージ・ポンプ９０
３に関する出力電流と位相オフセットを示すグラフ１１
００である。このグラフ１１００においては、位相検出
器利得は、Io/2pアンプス／ラジアンである。排他的論
理和位相検出器６００と比較して、ゼロの位相オフセッ
トでロックする問題は解決される。これは、グラフの原
点周囲の奇関数に特徴があることでわかる（すなわち位
相誤差の符号を考慮に入れる）。+/-2pを超えるオフセ
ットに関して、利得は正確な周波数関係に依存して可変
するが、正味出力電流は常に、PLLが信号を引き込むよ
うになる。これを周波数捕捉（frequency acquisitio
n）と呼ぶ。１つの入力９１０または９１８の２つ以上
のパルスが、他方の入力９１０または９１８の各パルス
について起こる場合は、３状態位相検出器９０１を修正
することによって、正味出力電流を所望のアップまたは
ダウン状態に保持すること（従って可能な最速の同調）
ができる。

【００１６】代表的なパルスを示すタイミング１０００
において、UP信号９１４およびDN信号９２２は、ANDゲ
ート９０６およびフリップフロップのリセットに関わる
有限遅延のために、正味パルスがどうであろうと、制御
パルスの最後に最小幅のパルスを有することに注目され
たい。この最小パルスは、実際の回路では不可避であ
り、基準スパー（reference spur）を起こす。基準スパ
ーは、最小幅パルスの軌跡が基準周波数においてPLL内
のVCOを変調させることで起こり、これが基準周波数の
調波周波数においてスパーを生成する。最小パルス幅を
持たない理想的な３状態位相検出器９０１においては、
修正項がゼロになる傾向があり、そのために基準スパー
がすべて排除される。理想的には、最小パルス幅があっ
ても、両源がオンとなって互いに打ち消す信号９１０，
９１８を提供するために基準スパーが起こらない。しか
し、実際には、パルスは時間および振幅において完全に
平衡とはならず、そのためにスパーが生成される。この
問題を克服するためには、通常はANDゲート９０６の出
力に遅延が加えられて、通常４ないし１０nsecの最小パ
ルスが設定される。これは、実際には電流源が瞬間的に
オンにならないために行われる。

【００１７】図１２は、従来技術による図９の３状態位
相検出器９０１およびチャージ・ポンプ９０３に関する
タイミング１２００を示す。タイミング１２００は、最
小パルス幅を伴うものと伴わない正味アップ・パルスを
得る１対の電流源１０２６，１０２８の動作を示す。最
小パルス幅が電流源をオンにするのに充分でない場合、
PLLが応答する小さな位相オフセットの範囲が生まれ
る。これを不感帯（deadzone）と呼ぶ。不感帯ができる
と、PLLが不感帯内に入ったときVCOが自由継続状態（fr
ee-running）になる。漏洩電流のために、VCOに対する
制御電圧が、PLLが不感帯の外側に移動するまで下が
る。その時点で、PLLは不感帯の他側に電圧を修正し、
この工程が繰り返される。最終的な結果として、極めて
低い速度でVCOの「鋸波状」変調が起こる。故に、３状
態位相検出器９０１が排他的論理和位相検出器６００に
対してノイズ性能において改善されても、ループ・フィ
ルタ上の最小パルス出力と漏洩電流のために基準スパー
の濾波が依然として必要になる。

【００１８】３状態位相検出器９０１には、高度な線形
性を必要とする用途においてその有用性を制限するとい
う理想的ではない別の問題がある。UP電流信号９１４と
DN電流信号９２２が精密に平衡状態にない場合、３状態
位相検出器９０１の利得が、位相誤差の符号に応じて異
なる。図１３はこの状況の一例を示す。図１３は、アッ
プ電流源９２６およびダウン電流源９２８が従来技術に
より平衡でない場合の、図９の３状態位相検出器９０１
およびチャージ・ポンプ９０３に関する出力電流と位相
オフセットのグラフを示す。図１３において、図形１３
０２の傾斜は図形１３０４の傾斜とは異なる。これは標
準的なシンセサイザにおいては問題とはならないが、分
数Ｎシンセサイザにおいては、この不平衡により非線形
性が起こり、結果としてスプリアス出力となる。

【００１９】次に２状態位相検出器に関し、図１４は従
来技術による２状態位相検出器１４０１とチャージ・ポ
ンプ１４０３のブロック図を示す。３状態位相検出器９
０１に伴う線形性の問題を克服するために、周波数シン
セサイザは図１４に示されるような２状態位相検出器１
４０１を採用することがある。

【００２０】図１４において、２状態位相検出器１４０
１は、一般に、第１Ｄ型フリップフロップ１４０２およ
び第２Ｄ型フリップフロップ１４０４を備える。第１Ｄ
型フリップフロップ１４０２は、第１端子，第２端子，
第３端子，第４端子および第５端子を有する。第１端子
は、正の電源電圧１４０６に結合される。第２端子は、
基準分周信号１４２２（Fref）を受信するように結合さ
れる。第３端子は、第１出力信号１４１０を生成する。
第４端子は用いられない。第５端子は、リセット信号１
４１２を受信するように結合される。第２Ｄ型フリップ
フロップ１４０４は、第１端子，第２端子，第３端子，
第４端子および第５端子を有する。第１端子は、正の電
源電圧１４０８に結合される。第２端子は、分周VCO周
波数信号１４２４（Fvco）を受信するように結合され
る。第３端子は、第１出力信号１４１４（すなわちDN
（ダウン）信号）を生成する。第４端子は用いられな
い。第５端子は、リセット信号１４１２を受信するよう
に結合される。

【００２１】図１４において、チャージ・ポンプ１４０
３は、一般に第１電流源１４１６と第２電流源１４１８
を備える。第１電流源１４１６は、第１端子および第２
端子を有する。第１端子は、正の電源電圧に結合され
る。第３端子は、出力電流信号１４２０を生成する。第
２電流源１４１８は、第１端子，第２端子および第３端
子を有する。第１端子は、第１電流源１４１６の第２端
子に結合され、出力電流信号１４２０を生成するよう動
作する。第２端子は第２Ｄ型フリップフロップ９０４の
第３端子に結合され、DN信号１４１４を受信するよう結
合される。第３端子は、接地電位に結合される。

【００２２】図１５は、従来技術による位相ロック条件
にある図１４の２状態位相検出器１４０１およびチャー
ジ・ポンプ１４０３のタイミング１５００を示す。２状
態位相検出器１４０１において、ロック条件はＩに等し
い振幅の電流の「方形波」に対応する。これは、等しい
アップ電流パルスおよびダウン電流パルスが存在するこ
とを意味し、そのために、PLL内のループ・フィルタに
対する正味電荷伝達はゼロになる。２状態位相検出器に
おいては、入力波形１４２２，１４２４が１８０度位相
がずれる場合にロック条件が起こることに注目された
い。Fvco１４２４の位相がFref１４２２の位相より先行
する場合、DN信号１４１４のデューティ・サイクルは、
電流が３６０度において連続してＩを接地に流入させる
まで増大する。あるいは、Fvco１４２４の位相がFref１
４２２の位相に近づくにつれて、出力電流信号１４２０
のデューティ・サイクルはゼロに近づき、最終的にはル
ープ・フィルタに流出する連続的な電流となる。たとえ
ば、図１６は従来技術により、Fvco１４２４がFref１４
２２に先行する場合の図１４の２状態位相検出器１４０
１およびチャージ・ポンプ１４０３のタイミングを示
す。

【００２３】図１７はアップ電流源１４１６とダウン電
流源１４１８が平衡の場合１７０２と平衡でない場合１
７０４の図１４の２状態位相検出器１４０３に関する正
味出力電流と位相オフセットのグラフ１７００である。
ダウン電流源１４１８のパルス幅がアップ電流源１４１
６の電流の２倍２Ｉであり、アップ電流源１４１６が一
定の電流Ｉであるので、２状態位相検出器１０４１はほ
ぼ完全に線形になる。故に、アップ電流源１４１６とダ
ウン電流源１４１８との間にアップ電流源１４１６によ
り与えられる電流の減少による不平衡があると、平衡図
形１７０２は破線で示される不平衡図形１７０４のｙ軸
に沿ってシフトするが、不平衡形図１７０４の線形性は
影響を受けない。

【００２４】図１８は、従来技術によりFvco１４２４が
Fref１４２２に先行し、Fref１４２２よりも高い周波数
を有する場合の図１４の２状態位相検出器１４０１とチ
ャージ・ポンプ１４０３に関するタイミング１８００を
示す。図１８において、FvcoはFrefの第２調波周波数に
ある。出力電流１４２０は方形波のロック条件にほぼ等
しく、すなわちチャージ・ポンプの外側への正味電荷伝
達がゼロになる。位相誤差がゼロとすると、これが真と
なる。この状況は、Fref＊Ａ＝Fvco＊(A+1）の場合に起
こる。ただしＡは整数である。Ioutの結果波形の大半は
この場合は方形波にはならない。しかし正味電荷伝達は
ゼロになる。従って、従来の２状態位相検出器は、入力
波形の位相が正しい場合は、周波数Ａ＊Fref＝(A+1)＊F
vcoにおいて正味出力電荷伝達がゼロになる点を有す
る。これは、PLLを２つの入力波形の整数比（１：１以
外）で虚偽的にロックさせる。これらの整数比には、所
望の周波数に極めて近いものもあるので、この種の位相
検出器は同調範囲の狭いシンセサイザについても動作不
全となる。図１８は、調波波形の多少の位相オフセット
を示す。これは、第２調波Fvcoの位相関係がFrefと正確
に整合しない場合に、位相検出器の出力が周波数を正確
に定めるための正確な極性を持つことを示すためのもの
である。従って、理想的な条件においては、１：１以外
の整数比に対する虚偽ロックは、正確な整合からの位相
の移動によってループがその点から離れるために準安定
状態となる。これを周波数の２つの異なる整数比につい
て図１９に示す。この場合は、２つの虚偽ロック周波数
は、正味電流の「ゼロ軸と交差しない」という特性を有
する。

【００２５】図１９は、従来技術による周波数ステアリ
ングを伴わずに動作する図１４の位相検出器１４０１と
チャージ・ポンプ１４０３の正味周波数電流と位相を示
すグラフ１９００である。この種のグラフは、本明細書
では、一般的な説明のためのみに用いられ、精密な図形
を表すためのものではない。この理由は、２つの異なる
周波数間の位相誤差が明確に定義されないためである。
このグラフ１９００の目的は、所望の点の上下に複数の
ロック点があり、これらの点がｘ軸に触れないことを示
すためのものである。

【００２６】アップ電流源１４１６およびダウン電流源
１４１８がそれぞれ１：２の比で精密に平衡すると、Io
utと位相の図形は図１９に示されるように表現される。
しかし、アップ電流源１４１６とダウン電流源１４１８
の電流に多少の不平衡があると、虚偽ロックが起こる可
能性がある。この虚偽ロック条件を図２０および図２１
に示す。図２０は、従来技術によりアップ電流源１４１
６の増大により生成される周波数ステアリングを伴って
動作する図１４の位相検出器１４０１およびチャージ・
ポンプ１４０３に関する正味出力電流と位相を示すグラ
フ２０００を示す。図２１は、従来技術によりアップ電
流源１４１６の減少により生成される周波数ステアリン
グを伴って動作する図１４の位相検出器１４０１および
チャージ・ポンプ１４０３の正味出力電流と位相とを示
すグラフ２１００である。このような場合、アップ電流
源１４１６により提供される電流の増大により、正のｘ
軸上に虚偽ロック条件が起こり、アップ電流源１４１６
により提供される電流の現象により負のｘ軸上に虚偽ロ
ック条件が起こる。いずれの条件も不正確な位相検出器
動作を起こすことになる。

【００２７】従って、分割基準周波数信号（Fref）１４
２２の位相と、分周電圧制御発振周波数信号（Fvco）１
４２４との間の虚偽ロックを最小限に抑える位相ロック
・ループのための位相検出器が必要である。

【００２８】

【実施例】図１は、本発明による無線通信トランシーバ
１００（以降「トランシーバ」と称する）のブロック図
を例として示す。トランシーバ１００は、移動または携
帯加入者ユニットが、たとえば無線通信システム（図示
せず）内の無線周波数（RF）チャネルを介して基地局
（図示せず）と通信することを可能にする。その後、基
地局は地上回線電話システム（図示せず）および他の加
入者ユニットとの通信を行う。好適な実施例において
は、トランシーバ１００を有する加入者ユニットは、汎
ヨーロッパ・デジタル化移動体通信システム（GSM）規
準での使用に適応するセルラ無線電話である。

【００２９】図１のトランシーバ１００は、一般に、ア
ンテナ１０１，トランシーバ・スイッチ１０２，受信機
１０３，送信機１０５，基準周波数信号源１０７，受信
（Rx）位相ロック・ループ（PLL）周波数シンセサイザ
１０８，送信（Tx）PLL周波数シンセサイザ１０９，プ
ロセッサ１１０，情報源１０６および情報シンク１０４
を備える。

【００３０】トランシーバ１００とその動作ブロックの
相互接続は以下のように説明される。アンテナ１０１
は、基地局からRF信号１１９を受信し、二重フィルタ１
０２により濾波して、線路１１１においてRF被受信信号
を生成する。トランシーバ・スイッチ１０２は、時分割
多重（TDM）選択性を提供して、それぞれ、GSM規準にお
ける所望の受信時間スロットの間に信号を受信し、GSM
規準における所望の送信時間スロットの間に信号を送信
するトランシーバ１００に応答して、線路１１１のRF被
受信信号と線路１１３のRF送信信号との間で切り替わ
る。受信機１０３は、線路１１１でRF被受信信号を受信
するように結合され、情報シンク１０４のために線路１
１２に被受信ベースバンド信号を生成するよう動作す
る。RF信号源１０７は、線路１１５に基準周波数信号を
提供する。Rx PLL周波数シンセサイザ１０８は、線路１
１５にRF信号を、データ・バス１１８に情報を受信する
よう結合され、線路１１６に受信機同調信号を生成し
て、受信機１０３を特定のRFチャネルに同調するよう動
作する。同様に、Tx PLL周波数シンセサイザ１０９は、
線路１１５にRF信号を、データ・バス１１８に情報を受
信するよう結合され、線路１１７にトランシーバ同調信
号を生成し、送信機１０５を特定のRFチャネルに同調す
るよう動作する。プロセッサ１１０は、Rx PLL周波数シ
ンセサイザ１０８，TxPLL周波数シンセサイザ１０９，
受信機１０３および送信機１０５の動作をデータ・バス
１１８を介して制御する。情報源１０６は、線路１１４
にベースバンド送信信号を生成する。送信機１０５は、
線路１１４にベースバンド送信信号を受信するよう結合
され、線路１１３にRF送信信号を生成するよう動作す
る。二重フィルタ１０２は、線路１１３にRF送信信号を
濾波し、アンテナ１０１によりRF信号１２０として放出
する。

【００３１】セルラ無線電話システムのRFチャネルは、
たとえば、基地局と加入者ユニットとの間に情報を送信
および受信（以下「送受信」と称する）する音声および
信号化チャネルを備える。音声チャネルは、音声情報を
送受信するために割り振られる。制御チャネルとも呼ば
れる信号化チャネルは、データおよび信号化情報を送受
信するために割り振られる。加入者ユニットはこれらの
信号化チャネルを介してセルラ無線電話システムにアク
セスし、地上電話システムとの通信をさらに行うための
音声チャネルを割り当てられる。

【００３２】図２は、本発明による図１のトランシーバ
１００で用いられる位相ロック・ループ（PLL）周波数
シンセサイザのブロック図を例として示す。図２のPLL
周波数シンセサイザの一般的構造は、Rx PLL周波数シン
セサイザ１０８に関してもTx PLL周波数シンセサイザ１
０９に関しても同じである。

【００３３】図２のPLL周波数シンセサイザ１０８また
は１０９は、一般に基準分周器２０１とPLL２１２とを
備える。PLL２１２は、一般に位相検出器２０２，送信P
LL経路２２１，受信PLL経路２２０，ループ分周器２０
５，チャージ・ポンプ制御スイッチ２１８および電圧制
御発振器（VCO）制御スイッチ２１９を備える。送信PLL
経路２２１は、チャージ・ポンプ２１２，ループ・フィ
ルタ２１３およびVCO２１４を備える。受信PLL経路２２
０はチャージ・ポンプ２１０，ループ・フィルタ２２０
およびVCO２０４を備える。

【００３４】PLL周波数シンセサイザ１０８，１０９の
ブロックの相互接続が以下に説明される。基準分周器２
０１は、線路１１５に基準周波数信号を受信するように
結合され、データ・バス１１８に結合され、線路２０６
に基準分周信号を生成するように動作する。位相検出器
２０２は、線路２０６に基準分周信号を、線路２０９に
帰還信号を受信するように結合され、線路２０７に位相
誤差信号を生成するよう動作する。

【００３５】送信PLL経路２２１においては、チャージ
・ポンプ２１２は線路２０７に位相誤差信号を受信する
ように結合され、線路２１５にチャージ・ポンプ信号を
生成するよう動作する。ループ・フィルタ２１３は、線
路２１５にチャージ・ポンプ信号を受信するように結合
され、線路２１６に被濾波信号を生成するよう動作す
る。VCO２１４は、線路２１６に被濾波信号を受信する
よう結合され、線路１１６に出力周波数信号を生成する
よう動作する。

【００３６】受信PLL経路２２０においては、チャージ
・ポンプ２１０は線路２０７に位相誤差信号を受信する
ように結合され、線路２１１にチャージ・ポンプ信号を
生成するよう動作する。ループ・フィルタ２０３は線路
２１１にチャージ・ポンプ信号を受信するように結合さ
れ、線路２０８に被濾波信号を生成するよう動作する。
VCO２０４は、線路２０８に被濾波信号を受信するよう
結合され、線路１１７に出力周波数信号を生成するよう
動作する。

【００３７】チャージ・ポンプ制御スイッチ２１８は、
受信PLL経路２２０内のチャージ・ポンプ２１０と、送
信PLL経路内のチャージ・ポンプ２１２とに結合され、
チャージ・ポンプ２１０およびチャージ・ポンプ２１２
の一方を選択的に可動化するよう動作する。VCO制御ス
イッチ２１９は、受信PLL経路２２０内のVCO２０４と、
送信PLL経路内のVCO２１４とに結合され、VCO２０４お
よびVCO２１４の一方を選択的に可動化するよう動作す
る。チャージ・ポンプ２１０とVCO２０４は、トランシ
ーバ・スイッチ１０２がアンテナ１０１を受信機１０３
に結合すると同時に可動化される。チャージ・ポンプ２
１２とVCO２１４は、トランシーバ・スイッチ１０２が
アンテナ１０１を送信機１０５に結合すると、同時に可
動化される。チャージ・ポンプ制御スイッチ２１８とVC
O制御スイッチ２１９は、好ましくは異なる制御信号に
よって制御されるが、あるいは、同じ制御信号によって
制御されることもある。さらに、チャージ・ポンプ制御
スイッチ２１８とVCO制御スイッチ２１９は、好ましく
は、それぞれのPLL要素に選択的に電力を供給および除
去することにより、制御を行う。

【００３８】ループ分周器２０５は、線路１１６，１１
７において出力周波数信号を受信するように結合され、
線路２０９に帰還信号を生成するよう動作する。ループ
分周器２０５と基準分周器２０１は、データ・バス１１
８を介してプログラミング情報を受信する。

【００３９】PLL周波数シンセサイザ１０８，１０９の
動作は、以下のように説明される。PLL２１２は、線路
１１５の基準周波数信号に同期される線路１１６，１１
７に出力周波数信号を生成する回路である。線路１１
６，１１７の出力周波数信号は、線路１１６，１１７の
出力周波数信号の周波数が、線路１１５の基準周波数信
号の周波数と所定の周波数関係を有する場合に、線路１
１５の基準周波数信号に同期すなわち「ロック」され
る。ロック条件下では、PLL２１２は、線路１１５の基
準周波数信号と線路１１６，１１７の出力周波数信号と
の間に一定の位相差を与えるのが普通である。この一定
の位相差はゼロを含む所望の値とすることができる。こ
のような信号の所望の位相差における偏差が展開する、
すなわち線路２０７における位相誤差が、たとえば線路
１１５における基準周波数信号の周波数またはデータ・
バス１１８を介するPLLのプログラミング可能パラメー
タのいずれかの変動によって大きくなると、PLLは線路
１１６，１１７の出力周波数信号の周波数を調整して、
線路２０７の位相誤差をゼロにしようとする。

【００４０】PLL周波数シンセサイザ１０８，１０９
は、線路１１６，１１７の出力周波数信号と線路１１５
における基準周波数信号の周波数との所定の周波数関係
に基づき、少なくとも２つのカテゴリのうちの１つに属
するものと分類される。第１のカテゴリは、「整数除
算」PLL周波数シンセサイザと分類され、これは線路１
１６，１１７の出力周波数信号と線路１１５の基準周波
数信号との関係が整数であるカテゴリである。第２カテ
ゴリは「分数除算」PLL周波数シンセサイザと分類さ
れ、これは線路１１６，１１７の出力周波数信号と線路
１１５の基準周波数信号との関係が整数と分数からなる
有理の非整数であるカテゴリである。

【００４１】図３は、本発明による位相検出器２０２お
よびチャージ・ポンプ２１０，２１２のブロック図であ
る。図３の位相検出器２０２およびチャージ・ポンプ２
１０，２１２の参照番号は、図２の同じ参照番号と対応
する。

【００４２】図３の位相検出器２０２は、図９の３状態
位相検出器９０１と図１４の２状態位相検出器１４０１
の各々と、類似する特性および異なる特性を有する。図
３の位相検出器２０２が図９の３状態位相検出器９０１
と類似するのは、２つのＤ型フリップフロップとANDゲ
ートを有し、一方のＤ型フリップフロップの出力信号が
チャージ・ポンプのダウン電流源を制御することであ
る。しかし、図３の位相検出器２０２が図９の３状態位
相検出器９０１と異なる点は、図３ではチャージ・ポン
プのアップ電流源が定電流を供給するのに対して、図９
ではチャージ・ポンプのアップ電流源が図９の他方のＤ
型フリップフロップの出力信号によって制御されること
である。図３の位相検出器２０２が図１４の２状態位相
検出器１４０１と類似するのは、２つのＤ型フリップフ
ロップを有し、一方のＤ型フリップフロップの出力信号
がチャージ・ポンプのダウン電流源を制御することであ
る。しかし、図３の位相検出器２０２が図１４の２状態
位相検出器１４０１と異なる点は、図３ではANDゲート
も存在して、チャージ・ポンプのアップ電流源が、ダウ
ン電流源により供給される電流の半分以下の定電流を供
給するのに対して、図１４ではANDゲートがなく、チャ
ージ・ポンプのアップ電流源がダウン電流源により供給
される電流の半分に等しい定電流を供給することであ
る。

【００４３】図３では、位相検出器２０２は一般に、第
１Ｄ型フリップフロップ３０２，第２Ｄ型フリップフロ
ップ３０４およびANDゲート３０６を備える。第１Ｄ型
フリップフロップ３０２は、第１端子，第２端子，第３
端子，第４端子および第５端子を有する。第１端子は、
正の電源電圧３１２に結合される。第２端子は、基準分
周信号２０６（Fref）を受信するよう結合される。第３
端子は、第１出力信号３１４を生成する。第４端子は用
いられない。第５端子は、リセット信号３１６を受信す
るよう結合される。第２Ｄ型フリップフロップ３０４
は、第１端子，第２端子，第３端子，第４端子および第
５端子を有する。第１端子は、正の電源電圧３１８に結
合される。第２端子は、分周VCO周波数信号２０９（Fvc
o）を受信するように結合される。第３端子は、第１出
力信号３２０を生成する。第４端子は、第２出力信号２
０７（すなわちDN（ダウン）信号）を生成する。第５端
子は、リセット信号３１６を受信するように結合され
る。

【００４４】図３において、チャージ・ポンプ２１０，
２１２は、一般に第１電流源３０８と第２電流源３１０
を備える。第１電流源３０８は、第１端子および第２端
子を有する。第１電流源３０８の第１端子は、正の電源
電圧に結合される。第１電流源３０８の第２端子は、出
力電流信号２１１，２１５を生成する。第２電流源３１
０は、第１端子，第２端子および第３端子を有する。第
２電流源３１０の第１端子は、第１電流源３０８の第２
端子に結合され、出力電流信号２１１，２１５を生成す
るよう動作する。第２電流源３１０の第２端子は、第２
Ｄ型フリップフロップ３０４からDN信号２０７を受信す
るよう結合される。第２電流源３１０の第３端子は、接
地電位に結合される。

【００４５】一般に、位相検出器２０２の動作中は、Fr
ef２０６とFvco２０９との位相差が、位相検出器２０２
のDN信号２０７のパルス幅を可変させる。位相検出器２
０２のDN信号２０７は、チャージ・ポンプ２１０または
２１２の電流源３１０を駆動し、それによってループ・
フィルタ２０３または２１３（図２に図示）のキャパシ
タを充電または放電し、PLL２１２（図２に図示）内のV
CO２０４，２１４（図２に図示）の電圧制御部を形成す
る。チャージ・ポンプ２１０または２１０は、次の等式
に従って動作する：Iout net（正味）＝Iup−（Idown＊
デューティ・サイクル）。好適な実施例においては、Iu
p＝0.18I，Idown＝2Iでデューティ・サイクルが４０％
のとき、Iout net＝０となる。

【００４６】詳しくは、位相検出器２０２の動作中に、
Fref２０６がFvco２０９より先に上昇し、両方のＤ型フ
リップフロップ３０２，３０４がエッジ・トリガされる
場合を考える。Fref２０６の立ち上がり端において、第
１Ｄ型フリップフロップ３０２は、その第１出力信号３
１４を高論理にセットする。第１出力信号３１４は、Fv
co２０９が上昇するまでこの状態に留まる。Fvco２０９
が上がると、第２Ｄ型フリップフロップ３０４は、その
第１出力信号３２０を高論理に、第２出力信号２０７を
低論理にセットする。第１Ｄ型フリップフロップ３０２
の第１出力信号３１４の高論理と第２Ｄ型フリップフロ
ップ３０４の第１出力信号３２０の高論理とが、ANDゲ
ート３０６に高論理のリセット信号３１６を生成させ、
両フリップフロップ３０２，３０４をリセットする。こ
のリセットが起こると、位相検出器２０２は初期状態に
戻り、Fref２０６およびFvco２０９からパルスを受信す
る準備が整う。Fref２０６がFvco２０９に先行すると、
DN信号２０７は、２つのＤ型フリップフロップ３０２，
３０４およびANDゲート３０６の伝播によって決まる時
間の間、低となる。伝播論理には、クロックからＱが高
論理になり、Ｑ出力そのものが高論理になり、ANDゲー
ト３０７からのリセット信号３１６が高論理になり、リ
セット信号３１６が高論理になってＱを低論理にするま
での速度が含まれる。この伝播論理時間は、Fref２０６
とFvco２０９との位相差には関係ないことに留意された
い。DN信号２０７からの低論理パルスが第２電流源３１
０を駆動し、PLL２１２内のループ・フィルタ２０３，
２１３のキャパシタを、より低い電圧に充電する。これ
は、VCOが電圧から周波数への正の伝達を有することを
前提とする。あるいは、VCOが負の伝達関数を有するこ
ともあり、この場合、PLL２１２内のループ・フィルタ
２０３，２１３内のキャパシタは、より高い電圧に充電
されることになる。低い電圧に応答して、PLL２１２内
のVCO２０４または２１４は、その周波数を上げて、Fvc
o２０９のパルスの立ち上がり端を、次のサンプリング
段階でより遅く起こるようする。これは、その周期が長
くなると、DN信号２０７に生成されるパルス幅が狭くな
るためである。この動作は、Fvco２０９がFref２０６と
同じときに起こり、結果としてDN信号２０７において基
本的に無限に小さいパルスが生成される（上述の伝播遅
延により）まで継続する。

【００４７】あるいは、FrefがFvco２０９より遅れる
と、DN信号のパルス幅は、Fref２０６とFvco２０９との
位相差に等しくなる。位相差が、位相ロック条件の目標
値である水晶発振器の周期の４０％である場合、チャー
ジ・ポンプの正味充電量はゼロになる。位相差が水晶発
振器の周期の４０％より大きい場合、チャージ・ポンプ
の正味充電量は負となり、ループ・フィルタの電圧が下
がって、VCO周波数が下がり、それによりFref２０６とF
vco２０９との位相差が小さくなる。位相差が水晶発振
器の周期の４０％より小さい場合、チャージ・ポンプの
正味充電量は正となり、ループ・フィルタの電圧が上が
って、VCO周波数が上がり、それによりFref２０６とFvc
o２０９との位相差が大きくなる。水晶発振器周期の４
０％というレベルは、図４および図５に示される虚偽ロ
ックを防ぐために水晶発振器周期の５０％レベルを超え
てはならず、シンセサイザの変調に基づいて選定され
る。好適な実施例においては４０％という最小デューテ
ィ・サイクルは、変調ウィンドウ幅（１５．４nsec）を
水晶発振器の周期（３８nsec）で除算した．３８５すな
わち３８．５％であり、約４０％となる。

【００４８】アップ電流源３０８をどれだけ小さくでき
るかには制約がある。図１４の２状態位相検出器１４０
１は、Iup＝Idn/2のTT位相誤差でロックする。Iupが小
さくなると、ロック点は０度に近づく。しかし、ゼロは
図１４の２状態位相検出器１４０１については不連続点
であり、Idnパルス幅がゼロに近づくので避けるべきで
ある。図３の好適な実施例においては、Iup＝０．４＊I
dnである。これにより、２６MHzの基準を持つ１５．３
８nsecのDNパルス幅となる。２６MHzは、GSMシステムに
準拠する値である。これは、周期の約４０％に相当す
る。４累算器分数Ｎシンセサイザに関して、分周器は±
７カウントだけ変動する。従って、位相検出器２０２内
のパルス幅は、最低のVCO周波数周期の最大７倍変動す
ることになる。GSMに関して、最低周波数は８８０MHzで
あるので、入力パルス幅は±７．９５nsecも変動するこ
とがある。これにより、最小DNパルス幅は７．４３nsec
となる。これは、Idnパルスがゼロのパルス幅にならな
いための充分な余地になる。従って、図３の位相検出器
２０２は、図１４の従来の２状態位相検出器１４０１の
所望の線形性を有するが、従来の２状態位相検出器１４
０１のように調波周波数においてロックの問題が起こる
可能性はない。

【００４９】位相検出器２０２の周波数ステアリング
は、異なる方法および回路によっても実現することがで
きる。図３の回路は、２状態位相検出器１４０１の従来
構造に１つのANDゲート３０６を追加しただけなので用
いられる。好適な実施例においては、位相検出器２０２
は、ECLタイプの回路構成では高速で動作することが求
められるのでこの点が重要である。周波数ステアリング
のためにより複雑なシステムを用いると、はるかに多く
の電流を引き出して、多数のトランジスタを必要とする
ことになる。

【００５０】図４は、本発明による周波数ステアリング
を伴わずに動作する図３の位相検出器およびチャージ・
ポンプに関する正味出力電流と位相を示すグラフであ
る。図５は、本発明による周波数ステアリングを伴って
動作する図３の位相検出器およびチャージ・ポンプに関
する正味出力電流と位相を示すグラフである。アップ電
流源３０８がダウン電流源３１０の半分より小さいと
き、図４に示されるように虚偽ロックが起こる可能性が
依然としてある。しかし、意図的にアップ電流源３０８
をダウン電流源３１０の半分より小さくすると、図５に
示されるように虚偽ロック状態は起こらない。

【００５１】要するに、位相検出器２０２は、従来の３
状態位相検出器９０１と同様に、２つのＤ型フリップフ
ロップ３０２，３０４とANDゲート３０６とを有する
が、従来の２状態位相検出器１４０１のようにチャージ
・ポンプ２１０または２１２に結合されて、それを駆動
する。加えて、アップ電流源３０８によって供給される
電流を意図的に、ダウン電流源により供給される電流の
半分より小さくして、虚偽ロック点を回避する。位相検
出器２０２は、電流ドレインとダイ面積とを最小限に抑
えたデジタル相補MOSFET論理（DCML：digital compleme
ntary MOSFET logic），高速低ジッタ位相検出器での使
用に適する。

【００５２】本発明は、その説明的実施例を参照して説
明されるが、本発明をこれらの特定の実施例に制限する
意図はない。添付の請求項に明記される本発明の精神お
よび範囲から逸脱せずに変形および修正が可能であるこ
とが当業者には認識頂けよう。

【図面の簡単な説明】

【図１】本発明による無線通信トランシーバのブロック
図である。

【図２】本発明による図１の無線通信トランシーバで用
いる位相ロック・ループ周波数シンセサイザのブロック
図である。

【図３】本発明による位相検出器およびチャージ・ポン
プのブロック図である。

【図４】本発明による、周波数ステアリングを伴わずに
動作する図３の位相検出器およびチャージ・ポンプに関
する正味出力電流と位相を示すグラフである。

【図５】本発明による、周波数ステアリングを伴って動
作する図３の位相検出器およびチャージ・ポンプに関す
る正味出力電流と位相を示すグラフである。

【図６】従来技術による排他的論理和位相検出器のブロ
ック図である。

【図７】従来技術による図６の排他的論理和位相検出器
のタイミング図である。

【図８】従来技術による図６の排他的論理和位相検出器
の出力電圧と位相を示すグラフである。

【図９】従来技術による３状態位相検出器およびチャー
ジ・ポンプのブロック図である。

【図１０】従来技術による図９の３状態位相検出器のタ
イミング図である。

【図１１】従来技術によりアップ電流源とダウン電流源
とが平衡状態にあるときの図９の３状態位相検出器およ
びチャージ・ポンプの出力電流と位相オフセットのグラ
フである。

【図１２】従来技術による図９の３状態位相検出器およ
びチャージ・ポンプのタイミング図である。

【図１３】従来技術によりアップ電流源とダウン電流源
とが平衡状態にないときの図９の３状態位相検出器およ
びチャージ・ポンプの出力電流と位相オフセットのグラ
フである。

【図１４】従来技術による２状態位相検出器およびチャ
ージ・ポンプのブロック図である。

【図１５】従来技術による、位相ロック条件にある図１
４の２状態位相検出器およびチャージ・ポンプのタイミ
ング図である。

【図１６】従来技術により電圧制御発振器の周波数が基
準周波数よりも先行する場合の図１４の２状態位相検出
器およびチャージ・ポンプのタイミングである。

【図１７】従来技術によりアップ電流源とダウン電流源
とが平衡状態にあるときとないときの図１４の２状態位
相検出器の正味出力電流と位相オフセットのグラフであ
る。

【図１８】従来技術により電圧制御発振器の周波数が基
準周波数よりも先行し、基準周波数よりも高い周波数を
有する場合の図１４の２状態位相検出器およびチャージ
・ポンプのタイミング図である。

【図１９】従来技術により周波数ステアリングを伴わず
に動作する図１４の位相検出器およびチャージ・ポンプ
の正味出力電流および位相を示すグラフである。

【図２０】従来技術によりアップ電流源における増大に
より生成される周波数ステアリングを伴なって動作する
図１４の位相検出器およびチャージ・ポンプの正味出力
電流および位相を示すグラフである。

【図２１】従来技術によりアップ電流源における減少に
より生成される周波数ステアリングを伴なって動作する
図１４の位相検出器およびチャージ・ポンプの正味出力
電流および位相を示すグラフである。

【符号の説明】２０２位相検出器２０６基準分周信号２０７線路２０９分周電圧制御発振器周波数信号２１０，２１２チャージ・ポンプ２１１，２１５出力電流信号３０２Ｄ型フリップフロップ３０６ ANDゲート３０８アップ電流源３１０ダウン電流源３１２，３１８正の電源電圧３１４，３２０出力信号３１６リセット信号

フロントページの続き (72)発明者デビット・エム・ゴンザレスアメリカ合衆国イリノイ州エルギン、ホッブル・ブッシュ・レーン1075

Claims

【特許請求の範囲】

【請求項１】基準周波数信号表現と電圧制御発振器周
波数信号表現を受信し、位相誤差信号を生成する位相検
出器（２０２）；およびチャージ・ポンプ（２１０）で
あって：第１端子と第２端子とを有し、前記第１端子が
第１電流を提供する第１電流源（３０８）；および第１
端子と第２端子とを有し、前記第２端子が第２電流を提
供する第２電流源（３１０）；によって構成され、前記
第１電流源および前記第２電流源の一方が定電流を提供
し、前記第１電流源および前記第２電流源の他方が前記
位相誤差信号に応答して可変電流を提供し、前記定電流
が前記可変電流の半分未満に設定されるチャージ・ポン
プ（２１０）；によって構成されることを特徴とする位
相ロック・ループ（PLL）（２１２）。
【請求項２】第１端子（Ｄ），第２端子（ＣＬＫ），
第３端子（Ｒ）および第４端子（Ｑ）を有する第１フリ
ップフロップ（３０２）であって、前記第１端子が基準
電圧を受信するよう結合され、前記第２端子が前記基準
周波数信号表現を受信するよう結合され、前記第３端子
がリセット信号を受信するよう結合され、前記第４端子
が第１出力信号を生成するよう動作する第１フリップフ
ロップ（３０２）；第１端子（Ｄ），第２端子（ＣＬ
Ｋ），第３端子（Ｒ）および第４端子（Ｑ）を有する第
２フリップフロップ（３０４）であって、前記第１端子
が前記基準電圧を受信するよう結合され、前記第２端子
が前記電圧制御発振器周波数信号表現を受信するよう結
合され、前記第３端子が前記リセット信号を受信するよ
う結合され、前記第４端子が第２出力信号を生成するよ
う動作する第２フリップフロップ（３０４）；および第
１端子，第２端子および第３端子を有するリセット回路
（３０６）であって、前記第１端子が前記第１フリップ
フロップから前記第１出力信号を受信するよう結合さ
れ、前記第２端子が前記第２フリップフロップから前記
第２出力信号を受信するよう結合され、前記第３端子が
前記リセット信号を生成するよう動作するリセット回路
（３０６）；によってさらに構成されることを特徴とす
る請求項１記載のPLL。
【請求項３】前記チャージ・ポンプの前記第１電流源
が定アップ電流を提供し、前記チャージ・ポンプの前記
第２電流源が可変ダウン電流を提供することを特徴とす
る請求項１記載のPLL。
【請求項４】前記チャージ・ポンプの前記第１電流源
が可変アップ電流を提供し、前記チャージ・ポンプの前
記第２電流源が定ダウン電流を提供することを特徴とす
る請求項１記載のPLL。
【請求項５】基準周波数信号表現と電圧制御発振器周
波数信号表現を受信し、位相誤差信号を生成する位相検
出器（２０２）であって、前記位相検出器（２０２）
が：第１端子（Ｄ），第２端子（ＣＬＫ），第３端子
（Ｒ）および第４端子（Ｑ）を有する第１フリップフロ
ップ（３０２）であって、前記第１端子が基準電圧を受
信するよう結合され、前記第２端子が前記基準周波数信
号表現を受信するよう結合され、前記第３端子がリセッ
ト信号を受信するよう結合され、前記第４端子が第１出
力信号を生成するよう動作する第１フリップフロップ
（３０２）；第１端子（Ｄ），第２端子（ＣＬＫ），第
３端子（Ｒ）および第４端子（Ｑ）を有する第２フリッ
プフロップ（３０４）であって、前記第１端子が前記基
準電圧を受信するよう結合され、前記第２端子が前記電
圧制御発振器周波数信号表現を受信するよう結合され、
前記第３端子が前記リセット信号を受信するよう結合さ
れ、前記第４端子が第２出力信号を生成するよう動作す
る第２フリップフロップ（３０４）；第１端子，第２端
子および第３端子を有するリセット回路（３０６）であ
って、前記第１端子が前記第１フリップフロップから前
記第１出力信号を受信するよう結合され、前記第２端子
が前記第２フリップフロップから前記第２出力信号を受
信するよう結合され、前記第３端子が前記リセット信号
を生成するよう動作するリセット回路（３０６）；によ
ってさらに構成される位相検出器（２０２）；およびチ
ャージ・ポンプ（２１０）であって：第１端子と第２端
子とを有し、前記第１端子が第１電流を提供する第１電
流源（３０８）；および第１端子と第２端子とを有し、
前記第２端子が第２電流を提供する第２電流源（３１
０）；を具備して、前記第１電流源および前記第２電流
源の一方が定電流を提供し、前記第１電流源および前記
第２電流源の他方が前記位相誤差信号に応答して可変電
流を提供し、前記定電流が前記可変電流の半分未満に設
定されるするチャージ・ポンプ（２１０）；によって構
成されることを特徴とする位相ロック・ループ（PLL）
（２１２）。
【請求項６】前記チャージ・ポンプの前記第１電流源
が定アップ電流を提供し、前記チャージ・ポンプの前記
第２電流源が可変ダウン電流を提供することを特徴とす
る請求項５記載のPLL。
【請求項７】前記チャージ・ポンプの前記第１電流源
が可変アップ電流を提供し、前記チャージ・ポンプの前
記第２電流源が定ダウン電流を提供することを特徴とす
る請求項５記載のPLL。
【請求項８】アンテナ（１０１）；前記アンテナに結
合される受信機（１０３）；前記アンテナに結合される
送信機（１０５）；前記受信機および前記送信機に結合
されるプロセッサ（１１０）；および前記受信機，前記
送信機および前記プロセッサに結合されるシンセサイザ
回路構成（１０７，１０８，１０９）であって、前記シ
ンセサイザ回路が位相ロック・ループ（PLL）周波数シ
ンセサイザ（１０８）によって構成され、前記PLL周波
数シンセサイザが：基準周波数表現を生成する基準分周
器（２０１）；およびPLL（２１２）；によって構成さ
れ、前記PLL（２１２）が：電圧制御発振器周波数信号
表現を生成するループ分周器（２０５）；前記基準分周
器および前記ループ分周器に結合され、位相誤差信号を
生成する位相検出器（２０２）；およびチャージ・ポン
プ（２１０）であって：第１電流を提供する第１電流源
（３０８）；および第２電流を提供する第２電流源（３
１０）；によって構成され、前記第１電流源および前記
第２電流源の一方が定電流を提供し、前記第１電流源お
よび前記第２電流源の他方が前記位相誤差信号に応答し
て可変電流を提供し、前記定電流が前記可変電流の半分
未満に設定されるチャージ・ポンプ（２１０）；によっ
て構成されるPLL周波数シンセサイザ；によって構成さ
れることを特徴とする無線通信トランシーバ（１０
０）。
【請求項９】前記無線通信トランシーバが、汎ヨーロ
ッパ・デジタル化移動体通信システム（GSM： Global S
ystem Mobile）規準に適応するセルラ無線電話であるこ
とを特徴とする請求項８記載の無線通信トランシーバ。
【請求項１０】前記第１および前記第２電流源の一方
がアップ電流を提供し、前記第１および第２電流源の他
方がダウン電流を提供し、前記アップ電流が前記ダウン
電流の０．４に等しいことを特徴とする請求項９記載の
無線通信トランシーバ。