JPH08213905A - 位相同期回路及びそれを用いた周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】固定パルスを印加するとともに位相比較器の入
力に固定パルス幅の遅延を与えることにより、位相比較
器の不感帯から外れた点に収束でき、しかも、固定パル
ス幅の変動による位相雑音発生を防止した周波数シンセ
サイザを提供する。 【構成】基準信号ｆｒと遅延回路７の出力ｄｉｖ＿Ｄを
入力し位相差を検出する位相比較器１と、チャージポン
プ回路２，ループフィルタ３，電圧制御発振器５及び分
周器４と、分周器４の出力ｄｉｖ＿ｏｕｔから一定のパ
ルス幅を有するパルス信号を生成するＮＡＮＤ１０−７
から構成され、ＮＡＮＤ１０−７の出力を位相比較器１
の出力ｄｎに加算するように構成する。 【効果】遅延回路７の遅延量に係らず、チャージポンプ
２を制御する２つの信号を同じ位置に同じ幅の信号とす
ることができるので、周波数シンセサイザの位相雑音発
生を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相同期回路及びそれを
用いた周波数シンセサイザ、特に移動通信端末のような
小型な局部発振回路が必要となる通信装置の発振回路に
関し、高速で周波数切替が要求され、しかも、帯域外雑
音や位相雑音等を十分に抑圧して、安定な発振が必要な
デジタル方式移動通信端末等に適したＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及びＰＬＬ回路を用
いた周波数シンセサイザに関するものである。

【０００２】

【従来の技術】ＰＬＬ回路を用いた周波数シンセサイザ
の基本的構成は、図２に示すように、電圧制御発振器
（ＶＣＯ）５の出力をプログラマブル分周器４で分周し
た出力と基準信号ｆｒとの位相を比較する位相比較器１
と、位相比較結果を注入電流又は引込み電流に変換する
チャージポンプ２と、閉ループの周波数帯域を決定する
ループフィルタ３と、ループフィルタ３の出力により発
振周波数が制御される電圧制御発振器５で構成される。
上記周波数シンセサイザは、プログラマブル分周器４の
分周数を任意に設定することにより構成され、容易に高
い周波数分解能が得られるので、携帯用無線端末の内部
発振器として数多く使用されている。

【０００３】しかし、図２の周波数シンセサイザの構成
では、位相引込みが完了し、電圧制御発振器５の出力を
プログラマブル分周器で分周した出力と基準信号ｆｒと
の位相がほぼ一致した状態では位相比較器１の出力パル
スが零となる。ところで、チャージポンプ２は、注入電
流又は引込み電流を与える２つの電流源と、位相比較器
の出力によって制御される２つのスイッチから構成され
る。そのため、上述のような位相引込み完了後の２つの
位相が一致した状態では、位相比較器１の出力パルスが
ほぼ零となるため、チャージポンプが反応できない状態
になることがある。このような状態では、プログラマブ
ル分周器４の分周出力と基準信号frとの位相が安定せ
ず、位相変動として観測され、低周波数領域の位相雑音
となったりするため、例えば、上記周波数シンセサイザ
を携帯電話器の送信回路に使用した場合、変調精度の劣
化をもたらす等の問題が発生する。

【０００４】この問題を回避する技術として、図３に示
すように、位相比較器のどちらか一方の入力に同期した
パルス信号を生成し、チャージポンプ内にて加算する方
法が公開特許公報 特開平５−２０６８４５号に記載さ
れている。すなわち、図３の点線で囲むパルス回路６を
付加したもので、プログラマブル分周器４の分周出力ｄ
ｉｖ−ｏｕｔを遅延回路７で遅延した信号ｄｉｖ−Ｄと
出力ｄｉｖ−ｏｕｔをＮＯＴ回路９で反転した信号との
ＮＡＮＤ論理を回路１０−７で信号ｕｐ−ａｄｄとし、
相比較器１の信号ｕｐに加算８するものである。

【０００５】図３の周波数シンセサイザの動作を図４の
タイムチャートで説明する。遅延回路７の遅延量が２通
りの場合（Ｔ１の時（太線）及びＴ２の時（細線））に
ついて示している。周波数シンセサイザが収束し、チャ
ージポンプ２における注入電流と引込み電流がほぼ一致
していると仮定すると、チャージポンプ２における注入
電流側の電流源がオンとなる期間と引込み電流側の電流
源がオンとなる期間とがほぼ一致する。遅延回路７の遅
延量がＴ１の時、プログラマブル分周器４の分周出力ｄ
ｉｖ＿ｏｕｔに同期して、上記遅延量Ｔ１に相当する一
定幅のパルスｕｐ＿ａｄｄが信号ｕｐに加えられたパル
スｕｐ＋ｕｐ＿ａｄｄがチャージポンプ２に印加される
ので、ループフィルタ３、電圧制御発振器５及びプログ
ラマブル分周器４で構成される帰還ループにより、上記
パルスｕｐ＋ｕｐ＿ａｄｄを打ち消すように、位相比較
器１の一方の出力である発振器３の周波数を減少させる
信号ｄｎにパルスｕｐ＋ｕｐ＿ａｄｄと等しい信号が発
生するように制御される。その結果、分周器出力ｄｉｖ
＿ｏｕｔは基準信号ｆｒに対して、一定幅のパルスｕｐ
＋ｕｐ＿ａｄｄのパルス幅に相当する一定の位相差、す
なわち、収束後、基準信号ｆｒとプログラマブル分周器
４の出力ｄｉｖ＿ｏｕｔとが一定の位相差をもつ。

【０００６】一方、パルスｕｐ＿ａｄｄのパルス幅は、
遅延回路７の遅延量に依存する。そのため、分周出力ｄ
ｉｖ＿ｏｕｔと基準信号ｆｒとの位相差は、遅延回路７
の遅延量に依存し、遅延量が大きいとき位相差も大きく
（Ｔ２）、遅延量が小さいときは位相差も小さく（Ｔ
１）なる。このような遅延量に位相差が依存するＰＬＬ
回路を周波数シンセサイザに用いた場合、基準信号ｆｒ
に対する周波数シンセサイザの出力位相が遅延回路７の
遅延量によって変化することになる。遅延回路７の遅延
量は遅延回路７を半導体素子で作成する場合は、例え
ば、半導体素子のインバータを偶数段縦属接続する回路
素子によって実現されることが多いため、電源電圧や周
囲温度とにより簡単に変動するという問題がある。その
結果、遅延回路７の遅延量の変動に相当する位相変動は
分周出力ｄｉｖ＿ｏｕｔに発生するとともに、周波数シ
インセサイザーの出力である電圧制御発振器５の出力に
も現れる。上述のように、従来の周波数シンセサイザで
は、遅延回路７の遅延量変動による位相雑音が発生する
点に考慮されていなかった。

【０００７】また、チャージポンプが反応できない状態
（不感域）の問題を解決する方法として米国特許４０２
３１１６号に示されるように、位相比較器の出力に故意
に誤差パルスを注入するものが知られているが、基準周
波数に対して好ましくない位相誤差をもったいわゆる、
スプリアス発生の問題が生じる。

【０００８】

【発明が解決しようとする課題】従って、本発明の目的
は、例え、遅延回路７の遅延量が変動した場合でも、発
振器又はプログラマブル分周器４の出力ｄｉｖ＿ｏｕｔ
と基準信号ｆｒとの位相差が変動せず、常に一定の位相
関係を保持したＰＬＬ回路すなわち位相同期回路実現
し、周波数シンセサイザに適用しても、遅延回路７の遅
延量変動による位相雑音が発生しない周波数シンセサイ
ザを提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の位相同期回路は、位相比較器に入力される
電圧制御発振器又は分周器からの信号の位相と基準信号
の位相に一定の位相差を設け、上記位相比較器の出力で
あって上記電圧制御発振器の周波数を低下させる方向に
制御する出力又は上記電圧制御発振器の周波数を減少さ
せる方向に制御する出力のいずれか一方に上記一定の位
相差に対応するパルス幅のパルスを加え、位相同期回路
の収束後の上記基準信号と上記電圧制御発振器又は分周
器の出力との位相が一致する回路構成とした。また、上
記位相同期回路の分周器に分周数を可変する手段を付加
することにより周波数シンセサイザを構成する。

【００１０】位相比較器に入力される上記分周器の出力
と基準信号の位相に一定の位相差を設ける位相差設定手
段としては、上記電圧制御発振器又は分周器の出力を遅
延し、上記位相比較器の一方の入力とする遅延回路、又
は、上記電圧制御発振器又は分周器の出力は直接で上記
位相比較器の一方の入力とし、上記基準信号を遅延して
上記位相比較器の一方の入力とする遅延回路で構成す
る。上記分周器の出力を遅延する場合は、分周器の出力
の極性を反転した信号と上記遅延回路の出力の論理出力
を得る論理回路と、上記論理出力を上記位相比較器の出
力であって上記電圧制御発振器の周波数を低下させる方
向に制御する出力に加算する回路で構成する。また、上
記基準信号の出力を遅延する場合は、上記基準信号の極
性を反転した信号と上記遅延回路の出力の論理出力を得
る論理回路と、上記論理出力を上記位相比較器の出力で
あって上記電圧制御発振器の周波数を増加させる方向に
制御する出力に加算するパルス発生回路で構成する。

【００１１】

【作用】本発明は、不感帯が問題となった従来のＰＬＬ
回路（図２）では、収束後の基準信号ｆｒとプログラマ
ブル分周器４の出力ｄｉｖ＿ｏｕｔとの位相は一致して
いた点に着目してなされたもので、図２のようなパルス
回路６を用いても、収束後の基準信号ｆｒと分周器の出
力ｄｉｖ−ｏｕｔの位相が一致する構成とし、遅延回路
の遅延時間の変動の影響を下述の理由によって除く。

【００１２】本発明の原理を図１に示す本発明の周波数
シンセサイザの一実施例構成及び図５に示すその収束時
における要部のタイムチャートによって説明する。図１
の実施例では、図３の従来の周波数シンセサイザと比較
して、分周期の出力ｄｉｖ＿ｏｕｔが、直接でなく、遅
延回路７で遅延された信号ｄｉｖ＿Ｄが位相比較１に加
えられる。プログラマブル分周器４の出力ｄｉｖ＿ｏｕ
ｔの極性をインバータ９によって反転した信号と遅延さ
れた信号ｄｉｖ＿ＤとのＮＡＮＤ回路の出力ｄｎ−ａｄ
ｄが、位相比較器１の出力であって電圧制御発振器５の
周波数を低下させる方向に制御する出力ｄｎに加算する
回路で構成される点で異なる。

【００１３】図１の回路において、遅延回路７の遅延時
間が変動し、遅延回路の出力ｄｉｖ＿Ｄが変化した場
合、位相比較１に加えられる基準信号ｆｒは遅延回路の
出力ｄｉｖ＿Ｄに対しＴ１（Ｔ２）遅れているから、電
圧制御発振器５の周波数を増加させる方向に制御するパ
ルス幅Ｔ１（Ｔ２）の出力ｕｐを発生するが、電圧制御
発振器５の周波数を低下させる方向に制御する出力ｄｎ
に出力ｕｐと同位相かつ同じ幅のＮＡＮＤ回路の出力ｄ
ｎ−ａｄｄが加算されるためチャージポンプの２電流は
均衡し、ＰＬＬ回路は収束する。収束後では、基準信号
ｆｒとプログラマブル分周器４の出力ｄｉｖ＿ｏｕｔと
の立ち下がり時点ｔ０の位相は、遅延回路７の遅延時間
Ｔ１（Ｔ２）に係らず一致する。そのため遅延回路７の
変動による位相雑音が発生がなくなる。

【００１４】

【実施例】図６は本発明による周波数シンセサイザの第
１の実施例の構成を示すブロック図である。本実施例の
構成は実質的に図１の構成と同じである。

【００１５】電圧制御発振器５の出力は基準信号ｆｒの
周波数の整数（Ｎ）倍の周波数であり、その一部は周波
数シンセサイザの出力として取り出され、他の一部は任
意の分周数Ｎで分周するプログラマブル分周器４に加え
られる。分周器４によって分周された出力ｄｉｖ−ｏｕ
ｔの一部はインバータ９−２〜９−５を直列接続した遅
延回路７によって一定時間遅延される。ここで、インバ
ータ９−２〜９−５による遅延量をＴとする。従って、
プログラマブル分周器４の出力ｄｉｖ＿ｏｕｔと遅延回
路７出力ｄｉｖ＿Ｄとの間には時間Ｔの位相差が存在す
る。出力ｄｉｖ−ｏｕｔの他の一部はＮＯＴ回路９によ
って極性を反転される。遅延回路７の出力ｄｉｖ＿Ｄ及
びＮＯＴ回路９の出力は、ＮＡＮＤ回路１０−７によっ
てＮＡＮＤ論理出力ｄｎ−ａｄｄに変換され、ＡＮＤ回
路８−１によって、位相比較器１の一方の出力である周
波数を低下させる方向に制御する制御信号ｄｎに加えら
れる。遅延回路７の出力ｄｉｖ−Ｄの一部は位相比較器
１に加えられる。位相比較器１は基準信号ｆｒと信号ｄ
ｉｖ−Ｄとの位相差に応じて、上記周波数を低下させる
方向に制御する制御信号ｄｎ及び周波数を増加させる方
向に制御する制御信号ｕｐを発生する。制御信号ｕｐは
一入力として“Ｈｉｇｈ”が加えられるＡＮＤ回路８−
２を経てチャージポンプ２に加えられる。ループフィル
タ３はチャージポンプ２の出力を入力とし、ＰＬＬ全体
のループ帯域を決定する。ループフィルタ３の出力によ
って電圧制御発振器５の発振周波数が制御される。

【００１６】遅延回路７、ＮＯＴ回路９及びＮＡＮＤ回
路１０−７からなるパルス発生回路６は、遅延回路７の
遅延時間Ｔに相当する一定パルス幅のパルスを発生す
る。ここで、遅延回路７を構成するインバータ９−２〜
９−５の段数は遅延量よって異なる段数を選択するの
で、その段数は偶数段ならば何段でもよい。

【００１７】位相比較器１、チャージポンプ２及びルー
プフィルタ２の回路構成をそれぞれ図７、図８及び図９
に示す。位相比較器１は従来よく知られている回路と同
じである。図７に示すように、ＩＮＰＵＴ１端子より基
準信号ｆｒを入力し、ＩＮＰＵＴ２端子より比較される
信号するｄｉｖ＿Ｄが入力される。以下の説明は、ＮＡ
ＮＤ回路で構成されているので、低レベル信号（以下Ｌ
ｏｗと略称）が有効となる負論理で説明を行う。４つの
ラッチ回路とそれをリセットするための４入力ＮＡＮＤ
（論理積の否定）回路１２から構成される。この４つの
ラッチ回路は、入力信号ＩＮＰＵＴ１を検出するＬｏｗ
でセットされＮＡＮＤ１０−１とＮＡＮＤ１１−１で構
成される第１のラッチ回路、入力信号ＩＮＰＵＴ２を検
出するＬｏｗでセットされＮＡＮＤ１０−６とＮＡＮＤ
１１−２で構成される第２のラッチ回路、第１のラッチ
回路で（ＮＡＮＤ１０−１のＬｏｗで）リセットされる
ＮＡＮＤ１０−２とＮＡＮＤ１０−３で構成される第３
のラッチ回路及び第２のラッチ回路で（ＮＡＮＤ１０−
５のＬｏｗで）リセットされるＮＡＮＤ１０−４とＮＡ
ＮＤ１０−５で構成される第４のラッチ回路である。以
上の４つのラッチ回路の出力が４入力ＮＡＮＤ回路１２
に入力され、さらに、４入力ＮＡＮＤ回路１２の出力と
ＮＡＮＤ回路１０−２とにより、上記第１のラッチ回路
と第２のラッチ回路をリセットし、上記第３のラッチ回
路と第４のラッチ回路をセットするように結線されてい
る。

【００１８】チャージポンプ２は、図８に示すように、
注入電流Ｉｃｐを決定する電流源１４と、引込み電流Ｉ
ｃｎを決定する電流源１３と、制御信号ｕｐでオン又は
オフするスイッチ１５−１と、制御信号ｄｎでオン又は
オフするスイッチ１５−２から構成される。

【００１９】ループフィルタ３は、図９に示すすよう
に、キャパシタ１６と並列に結合されたキャパシタ１８
と抵抗器１７の直列回路で構成されている。位相比較器
１、チャージポンプ２及びループフィルタ３の構成は以
上に示す実施例の構成に限定されるものではなく、同一
の機能を実現できる構成であれば、他の構成でもよい。
例えば、位相比較器１のＮＡＮＤ回路１２の出力と各ラ
ッチ回路の入力間に遅延回路を設けてもよい。

【００２０】図１０は第１の実施例の収束時における要
部の位相関係を説明するためのタイムチャートである。
プログラム分周器４の出力ｄｉｖ＿ｏｕｔと遅延回路７
を構成するインバータ９−２〜９−５の出力ｄｉｖ＿Ｄ
との間にはＴの位相差が存在する。プログラム分周器４
の出力ｄｉｖ＿ｏｕｔをインバータ９にて反転させた信
号と信号ｄｉｖ＿ＤとのＮＡＮＤ回路１０−７の出力ｄ
ｎ＿ａｄｄは遅延量Ｔに相当する期間だけＬｏｗとな
る。次に、位相比較器１のＩＮＰＵＴ１に入力された基
準信号ｆｒの立ち下がり遷移（ｔ０）により、ＮＡＮＤ
回路１０−１の出力Ｐ０２がＨｉｇｈ、ＮＡＮＤ回路１
１−１の出力ｕｐがＬｏｗとなる。一方、位相比較器１
のＩＮＰＵＴ２に入力されたｄｉｖ＿Ｄの立ち下がり遷
移（ｔ１）により、ＮＡＮＤ回路１０−６の出力Ｐ０５
がＨｉｇｈ、ＮＡＮＤ回路１１−２の出力ｄｎがＬｏｗ
となる。ＮＡＮＤ回路１０−６の出力Ｐ０５がＨｉｇｈ
に遷移すると、その時は既にＮＡＮＤ回路１２の他の３
つの入力はすべてＨｉｇｈとなっているので、上記出力
Ｐ０５の立上りに同期してＮＡＮＤ回路１２の出力Ｐ０
４がＬｏｗに遷移する。ＮＡＮＤ回路１２の出力Ｐ０４
は、ＮＡＮＤ回路１１−１，１１−２，１０−３，１０
−４に接続されているので、それぞれの出力はＨｉｇｈ
に変化する。そのため、出力Ｐ０１とＰ０７はＬｏｗに
変化し、ＮＡＮＤ回路１２の出力Ｐ０４は再びＨｉｇｈ
に遷移する。また、制御信号ｕｐとｄｎは共にＨｉｇｈ
となる。

【００２１】以上の結果、制御信号ｕｐは基準信号ｆｒ
の立ち下がり時点ｔ０からｄｉｖ＿Ｄの立ち下がり時点
ｔ１までの間Ｌｏｗとなり、信号ｄｎはｄｉｖ＿Ｄの立
ち下がりの瞬間だけＬｏｗとなる。さらに、基準信号ｆ
ｒがＨｉｇｈに変化するとＮＡＮＤ回路１０−１の出力
Ｐ０２がＨｉｇｈに、ＮＡＮＤ回路１０−２の出力Ｐ０
１がＬｏｗに変化し、また、信号ｄｉｖ＿ＤがＨｉｇｈ
に変化するとＮＡＮＤ回路１０−６の出力Ｐ０５がＨｉ
ｇｈに、ＮＡＮＤ回路１０−５の出力Ｐ０６がＬｏｗに
変化するので、もとの状態となる。

【００２２】次に、制御信号ｄｎとＮＡＮＤ回路１０−
７の出力ｄｎ＿ａｄｄとの論理積がＡＮＤ８−２で処理
される。したがって、ＡＮＤ８−２の出力ｄｎ＋ｄｎ＿
ａｄｄは基準信号ｆｒの立ち下がり遷移から、信号ｄｉ
ｖ＿Ｄの立ち下がり遷移までの間とＮＡＮＤ回路１２が
各ラッチ回路をリセットするための極めて短い期間だけ
Ｌｏｗとなる。一方、制御信号ｕｐもＡＮＤ回路８−１
に入力される。ＡＮＤ回路８−１の他方の入力はＨｉｇ
ｈに固定されているので、ＡＮＤ８−１の遅延時間だけ
遅れた信号がＡＮＤ回路８−１から出力される。これ
は、信号ｄｎに対して信号ｄｎ＿ａｄｄを加算するため
にＡＮＤ回路８−２を用いる必要があるため、信号ｕｐ
との遅延量を合わせる目的で使用しているもので、ＡＮ
Ｄ回路８−２による遅延量がほとんど無視できる場合に
は、ＡＮＤ回路８−１は省略できる。

【００２３】遅延回路７の遅延量がＴの時、プログラマ
ブル分周器４の出力ｄｉｖ＿ｏｕｔに同期して、上記遅
延量Ｔに相当する一定幅のパルスｄｎ＿ａｄｄがｄｎ信
号に加えられてチャージポンプ２に印加されるので、ル
ープフィルタ３、電圧制御発振器５及びプログラマブル
分周器４で構成される帰還ループにより、上記一定幅の
パルスｄｎ＿ａｄｄを打ち消すように制御される。周波
数シンセサイザが収束した時点でのチャージポンプにお
ける注入電流側の電流源がオンとなる期間（制御信号ｕ
ｐのＬｏｗの期間）と引込み電流側の電流源がオンとな
る期間（制御信号ｄｎ＋ｄｎ＿ａｄｄがＬｏｗの期間）
とがほぼ一致することになる。

【００２４】その結果、プログラマブル分周器４の出力
を遅延回路７にて遅延した信号ｄｉｖ＿Ｄは基準信号ｆ
ｒに対して、信号ｄｎ＿ａｄｄのパルス幅に相当する一
定の位相差を有する。しかし、出力ｄｉｖ＿Ｄに対する
プログラマブル分周器４の出力ｄｉｖ＿ｏｕｔとの位相
関係は、遅延回路７の遅延量に相当する位相だけ前の位
相となるので、基準信号ｆｒと一致する。そのため、遅
延回路７の遅延量Ｔが異なる場合でも、基準信号ｆｒと
プログラマブル分周器４の出力ｄｉｖ＿ｏｕｔは同様に
一致する。上述の動作により、遅延回路７の遅延量変動
による位相雑音が発生しない。

【００２５】図１１は本発明による周波数シンセサイザ
の第２の実施例の構成を示すブロック図である。本実施
例の構成は、位相比較器１、ＡＮＤ回路８−１，８−
２、チャージポンプ２、ループフィルタ３、電圧制御発
振器５、プログラマブル分周器４に関する構成は第１の
実施例と同一である。第２の実施例と第１の実施例と異
なる点は、第１の実施例では位相比較器１の一方に入力
されていた基準信号ｆｒが、第２の実施例では遅延回路
７を構成するインバータ９−２〜９−５に入力され、さ
らに、遅延された基準信号ｆｒ＿Ｄが位相比較器１の入
力となる点と、第１の実施例ではプログラマブル分周器
４の出力ｄｉｖ＿ｏｕｔを遅延させた信号ｄｉｖ＿Ｄが
位相比較器１の他方の入力となっていたのに対し、第２
の実施例では、プログラマブル分周器４の出力ｄｉｖ＿
ｏｕｔが直接位相比較器１の入力となる点と、第１の実
施例ではＡＮＤ回路８−２の入力にＮＡＮＤ回路１０−
７の出力が接続されていたのに対し、第２の実施例では
ＡＮＤ回路８−１の入力となっている３点である。

【００２６】図１２は第２の実施例の動作を説明する収
束時のタイムチャートを示す。図１２には図５と同様に
遅延回路７の遅延量がＴ１（太線）とＴ２（細線）の２
通りの遅延について記載している。

【００２７】パルス発生回路６の出力ｕｐ＿ａｄｄは、
基準信号ｆｒとその遅延した遅延基準信号ｆｒ＿Ｄによ
って生成するため、この２つの信号の位相差に相当する
期間だけ、Ｌｏｗとなり、ＡＮＤ回路８−１を介して信
号ｕｐ信号に加えられ、一定幅のパルス信号ｕｐ＋ｕｐ
＿ａｄｄとなりチャージポンプ２を制御する。一方、位
相比較器１には、プログラマブル分周器４の出力ｄｉｖ
＿ｏｕｔと遅延基準信号ｆｒ＿Ｄが入力される。チャー
ジポンプ３における注入電流と引込み電流の値がほぼ一
致している状態では、パルス信号ｕｐ＋ｕｐ＿ａｄｄを
打ち消す信号ｄｎが発生するように制御が行われるの
で、プログラマブル分周器４の出力ｄｉｖ＿ｏｕｔの立
ち下がりの位相は遅延基準信号ｆｒ＿Ｄの立上りの位相
に対して早い位相点に収束する。したがって、プログラ
マブル分周器４の出力ｄｉｖ＿ｏｕｔは、例え遅延回路
７の遅延量がＴ１又はＴ２と異なった値であっても、常
に基準信号ｆｒと一致した位相となる。その結果、第１
の実施例と同様に、遅延回路７の遅延量が変動したとし
ても、周波数シンセサイザの位相雑音として観測される
ことはなく、良好な特性が得られる。

【００２８】図１３は、本発明による周波数シンセサイ
ザを用いた無線通信端末装置の構成を示すブロック図で
ある。無線通信端末装置は送信回路２１と受信回路２３
と分波器２４とアンテナ２５と周波数シンセサイザ２２
とそれらを制御する制御回路２０から構成される。制御
回路２０は受信回路２３にて受信したデータをもとに、
無線通信装置の状態を制御するとともに、周波数シンセ
サイザに発振する周波数を指示する。周波数シンセサイ
ザ２２は指示された発振周波数を送信回路２１及び受信
回路２３に供給する。送信回路２１は周波数シンセサイ
ザ２２から与えられた発振周波数をもとに、制御回路２
０からの送信信号を変調した送信波を発生し、分波器２
４にて不要周波数成分を抑圧したのち、アンテナ２５か
ら送信される。

【００２９】また、アンテナ２５から受信した信号は分
波器２４にて不要信号成分の抑圧後、受信回路２３に入
力される。受信回路２３は上記周波数シンセサイザ２２
からの信号を用いて受信信号を復調し、復号結果を制御
回路２０に出力する。制御回路２０は送受信された信号
から、所望のデータを音声や画像に変換し、出力する。

【００３０】

【発明の効果】上述のように、チャージポンプでの注入
電流と引込み電流が一致している条件では、遅延回路７
の遅延量にかかわらず、チャージポンプを制御する２つ
の信号ｕｐ，ｄｎ＋ｄｎ＿ａｄｄを同じ位相で同じ幅の
信号とすることができる。したがって、遅延回路７の遅
延量の変動による周波数シンセサイザの位相雑音劣化が
発生することはない。また、この２つの信号が同時に発
生する期間にてチャージポンプからループフィルタに供
給される電荷はほぼ零となり、米国特許４０２３１１６
号に示される方式を用いたときに問題となるスプリアス
発生も抑制できる。しかも、半導体基板上に集積化した
ときに発生する論理回路の雑音、例えば、プログラマブ
ル分周器４の動作に伴う雑音に対して、離れた位相にて
位相比較器を動作させることが可能となり、一層の位相
雑音低減に効果がある。

【図面の簡単な説明】

【図１】本発明による周波数シンセサイザの一実施例の
構成を示すブロック図

【図２】従来の周波数シンセサイザの構成を示すブロッ
ク図

【図３】従来の他の周波数シンセサイザの構成を示すブ
ロック図

【図４】従来の他の周波数シンセサイザの動作説明のた
めのタイムチャート

【図５】本発明による周波数シンセサイザの一実施例の
動作説明のためのタイムチャート

【図６】本発明による周波数シンセサイザの第１の実施
例の構成を示すブロック図

【図７】図６の位相比較器の構成を示す論理回路図

【図８】図６のチャージポンプの構成を示す回路図

【図９】図６のループフィルタの構成を示す回路図

【図１０】本発明よる周波数シンセサイザの第１の実施
例の動作説明のためのタイムチャート

【図１１】本発明による周波数シンセサイザの第２の実
施例の構成を示すブロック図

【図１２】本発明よる周波数シンセサイザの第２の実施
例の動作説明のためのタイムチャート

【図１３】本発明による周波数シンセサイザを用いた無
線通信装置の構成ブロック図

【符号の説明】

１…位相比較器，２…チャージポンプ，３…ループフィ
ルタ，４…プログラマブル分周器，５…電圧制御発振
器，６…パルス回路，７…遅延回路，８…加算回路，８
−１，６−２…ＡＮＤ回路，９、〜９−５…インバー
タ，１０−１〜１０−７，１１−１〜１１−２，１２…
ＮＡＮＤ回路，１３…引込み電流電流源，１４…注入電
流電流源，１５−１〜１５−２…スイッチ，１６，１８
…キャパシタ，１７…抵抗器，２０…制御回路，２１…
送信回路，２２…周波数シンセサイザ，２３…受信，２
４…分波器、２５…アンテナ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】電圧制御発振器の出力と基準信号の位相を
   比較する位相比較器と、上記位相比較器の出力によって
   制御されるチャージポンプと、上記チャージポンプ出力
   を帯域制限するループフィルタと上記ループフィルタの
   出力で上記電圧制御発振器の周波数を制御する位相同期
   回路において、上記位相比較器に加えられる上記電圧制
   御発振器の出力と上記基準信号の位相に一定の位相差を
   設ける位相差設定手段と、上記位相比較器の出力であっ
   て上記電圧制御発振器の周波数を低下させる方向に制御
   する第１の制御信号又は上記位相比較器の出力であって
   上記電圧制御発振器の周波数を増加させる方向に制御す
   る第２の制御信号の一方に上記一定の位相差に対応する
   パルス幅のパルスを加える第１回路とをもつことを特徴
   とする位相同期回路。
2. 【請求項２】請求項１記載の位相同期回路に上記電圧制
   御発振器の出力の周波数を分周するプログラマブル分周
   器を設け、上記プログラマブル分周器の出力を上記遅延
   手段又は上記位相比較器のいずれかに加えるように構成
   されたことを特徴とする周波数シンセサイザ。
3. 【請求項３】上記位相差設定手段が上記分周器の出力を
   遅延し、上記位相比較器の一方の入力とする遅延回路で
   構成され、上記第１回路が上記分周器の出力の極性を反
   転した信号と上記遅延回路の出力の論理出力を得る第２
   回路と、上記第２回路の出力を上記第１の制御信号に加
   算する第３回路で構成されたことを特徴とする請求２記
   載の周波数シンセサイザ。
4. 【請求項４】上記位相差設定手段が上記基準信号を遅延
   し上記位相比較器の一方の入力とする遅延回路で構成さ
   れ、上記第１回路が上記基準信号の極性を反転した信号
   と上記遅延回路の出力の論理出力を得る第２回路と、上
   記第２回路の出力を上記第２の制御信号に加算する第３
   回路で構成されたことを特徴とする請求項２記載の周波
   数シンセサイザ。
5. 【請求項５】上記位相比較器が上記基準信号を検出する
   Ｌｏｗでセットされ第１ＮＡＮＤ回路と第７ＮＡＮＤ回
   路で構成される第１のラッチ回路、上記分周回路の出力
   を検出するＬｏｗでセットされる第６ＮＡＮＤ回路と第
   ８ＮＡＮＤ回路で構成される構成される第２のラッチ回
   路、第１のラッチ回路でリセットされる第２ＮＡＮＤ回
   路と第３ＮＡＮＤ回路で構成される第３のラッチ回路及
   び第２のラッチ回路でリセットされる第４ＮＡＮＤ回路
   と第５ＮＡＮＤ回路で構成される第４のラッチ回路と、
   上記第１ないし第４のラッチ回路の出力が入力される第
   ９ＮＡＮＤ回路とからなり、上記第９ＮＡＮＤ回路の出
   力と第２ＮＡＮＤ回路の出力とにより、上記第１のラッ
   チ回路と第２のラッチ回路をリセットし、上記第３のラ
   ッチ回路と第４のラッチ回路をセットするように構成さ
   れたことを特徴とする請求２ないし４のいずれか一に記
   載の周波数シンセサイザ。
6. 【請求項６】上記遅延回路が複数の半導体インバータを
   直列接続して構成されたことを特徴とする請求３ないし
   ６のいずれか一に記載の周波数シンセサイザ。
7. 【請求項７】上記位相比較器から出力される上記電圧制
   御発振器の周波数を増加及び減少させる信号の２つの制
   御信号について、上記位相比較器の出力からのチャージ
   ポンプの動作までの互いの遅延量を一致させるように構
   成したことを特徴とする請求項３ないし７のいずれか一
   に記載の周波数シンセサイザ。
8. 【請求項８】無線通信装置を制御する制御回路と、周波
   数シンセサイザと、上記制御回路と周波数シンセサイザ
   からの発振信号をもとに送信信号を生成する送信回路
   と、送信信号を帯域制限する分波器と、無線信号を送出
   および受信を行うアンテナと、受信した信号を上記周波
   数シンセサイザの発振信号をもとに復調する受信回路か
   ら構成され、上記制御回路を介して情報信号を入出力す
   る無線通信装置において、上記周波数シンセサイザが請
   求項２ないし７のいずれか一に記載された周波数シンセ
   サイザで構成されたことを特徴とする無線通信装置。