JPH06112820A

JPH06112820A - Ｐｌｌ回路

Info

Publication number: JPH06112820A
Application number: JP4261537A
Authority: JP
Inventors: Kazuo Daimon; 一夫大門; Kenji Taniguchi; 研二谷口; Hiroyuki Shirahama; 弘幸白濱; Kenichi Nakatsuka; 賢一中司; Yoshikazu Era; 佳和江良
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】高速引き込みと低ノイズ出力という所望の特
性を同時に有するＰＬＬ回路を提供する。【構成】従来形のＰＬＬ本体回路１に、周波数差検出
回路２、状態制御回路３、スイッチ回路４、トリガ信号
発生回路５を付加して、ＰＬＬ回路を構成し、ＰＬＬ回
路が同期はずれ起こしているとき、またはトリガ信号が
入力したときに、周波数差検出器の出力信号によってそ
の電圧制御発振器の実効自走周波数を制御するようにし
た。【効果】ほとんど瞬時に周波数同期を完了し、この
後、従来のＰＬＬ回路と同様の動作で位相同期を完了す
る。この結果、引き込み時間を考慮しないＰＬＬ回路の
設計ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＬＬ（フェ−ズ・ロッ
クド・ル−プ）回路に関するもので、例えば、ＬＡＮ
（ロ−カル・エリア・ネットワ−ク）、電話回路網等の
デ−タ通信システムのクロック信号再生装置に利用して
有効な技術に関するものである。

【０００２】

【従来の技術】本願発明者は、ＬＡＮ等の通信システム
においてクロック信号再生装置として、ＰＬＬ回路を利
用することを考えた。従来形のＰＬＬ回路は基本的には
位相比較器、ロウパスフィルタ、電圧制御発振器（また
は電流制御発振器）から構成されているが、場合によっ
ては平滑フィルタ、チャ−ジポンプを含むこともある。
従来、ＰＬＬの高速引き込みのために工夫がされてきて
おり、代表的なものとしてロウパスフィルタの構成を変
化させ動作特性を制御しているものがある（信学会論
文，Ｂ−ＩＶｏｌ．Ｊ７４−Ｂ−Ｉ，Ｎｏ．１０Ｏ
ＣＴ．１９９１）。

【０００３】

【発明が解決しようとする課題】このようなＰＬＬ回路
では、周波数感度を増加させると引き込み時間が短縮さ
れるが、耐ノイズ特性が劣化するために出力信号の信号
対雑音比（Ｓ／Ｎ比）は低下する。一方、周波数感度を
低下させると、Ｓ／Ｎ比は上昇するが、引き込み時間が
増加し、高速引き込みかつ低ノイズ特性を持つＰＬＬ回
路を設計することは難しい。この問題を解決するため
に、複数の位相比較器を設けたＰＬＬ回路（ＩＥＥＥ
Ｊ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ，ＶＯＬ
２４，Ｎｏ．６，ＤＥＣ．１９８９）や周波数シンセサ
イザ等に用いられるRZ（return tozero)入力信号用に
周波数検出回路を設けたＰＬＬ回路が提案されている
が、光通信等に必要なNRZ（non-return to zero）入
力信号のような所定の基本周波数を持ちディジタル信号
によって符号化されたデータ信号用の高速引き込みかつ
低ノイズ特性を持つＰＬＬ回路についてはいまだ有効な
ＰＬＬ回路が提案されていない。

【０００４】本発明の目的は、高速引き込みと低ノイズ
出力という所望の特性を同時に有するＰＬＬ回路を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴については、本明細書の記述および添附
図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、図１に示すように、従来形のＰ
ＬＬ本体回路１に、周波数差検出回路２、状態制御回路
３、スイッチ回路４、トリガ信号発生回路５を付加し
て、ＰＬＬ回路を構成する。本発明のＰＬＬ回路では同
期はずれ状態が検出されてトリガ信号が生成されると
き、あるいは外部からトリガ信号が印加されるとき、こ
れによって動作する状態制御回路３およびスイッチ回路
４によって回路の状態を切り替え、外部入力信号（NR
Z）のクロック信号の周波数とＰＬＬ本体回路内部の局
部発振器の出力信号周波数の差を検出する周波数差検出
回路２の出力によって、上記局部発振器の実効自走周波
数を制御し、ほとんど瞬時に周波数同期を完了させ、次
に、状態制御回路３およびスイッチ回路４によってＰＬ
Ｌ本体回路の状態を、従来形のＰＬＬ回路とほぼ同様の
回路構成に切り換えて、以降ＰＬＬ回路の位相同期を行
なうように構成したものである。

【０００６】

【作用】上記した手段によれば、同期外れ状態が生じた
ときに周波数同期が速やかに完了するので、高速同期特
性及び低ノイズ特性を同時に有するＰＬＬ回路の実現が
可能となり、これによって光通信等に用いられるNRZ符
号のようなランダムパルス信号のクロック信号を高速か
つ低ノイズで再生できるようにするという上記目的が達
成される。

【０００７】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図２および図３に本発明によるＰＬＬ回路
の実施例を示す。本実施例のＰＬＬ回路は、ＰＬＬ本体
回路１、周波数差検出回路（ＤＦＤ）２、状態制御回路
（ＳＣ）３、スイッチ回路（ＴＳＷ）４から成る。この
実施例のＰＬＬ本体回路は、位相比較器（ＰＣ）11、平
滑フィルタ（ＳＦ）12、チャ−ジポンプ（ＣＰ）13、ロ
ウパスフィルタ（ＬＰＦ）14、電圧制御発振器（ＶＣ
Ｏ）15から構成されている。なお、ＰＬＬ本体回路１の
構成を簡略化したい場合には、平滑フィルタ（ＳＦ）1
2、チャ−ジポンプ（ＣＰ）13は省略することができ
る。

【０００８】位相比較器（ＰＣ）11は、外部入力信号
（ＩＮＰＵＴ）100と電圧制御発振器（ＶＣＯ）15の出
力信号を入力とし、この両信号の位相差に応じた信号を
形成し出力する。すなわち、外部入力信号（ＩＮＰＵ
Ｔ）100の位相が電圧制御発振器（ＶＣＯ）15の出力信
号位相より進んでいる場合には、位相比較器（ＰＣ）11
のｕｐ端子111に位相差に応じたパルス幅を持つ信号を
出力し、逆に外部入力信号（ＩＮＰＵＴ）100の位相が
電圧制御発振器（ＶＣＯ）15の出力信号位相より遅れて
いる場合には、位相比較器（ＰＣ）11のｄｏｗｎ端子11
2に位相差に応じたパルス幅を持つ信号を出力する。

【０００９】平滑フィルタ（ＳＦ）12とチャ−ジポンプ
（ＣＰ）13は位相比較器（ＰＣ）11のｕｐ端子111、ｄ
ｏｗｎ端子112の出力信号を入力とし、この入力信号の
パルス幅に応じた電流を出力端子に形成し、この出力電
流によってロウパスフィルタ（ＬＰＦ）14の電圧を制御
する。ロウパスフィルタ（ＬＰＦ）14はＰＬＬ回路の諸
特性を大きく左右する重要な構成要素であり、位相比較
器（ＰＣ）11の出力信号あるいはチャ−ジポンプ（Ｃ
Ｐ）13の出力信号を入力とし、この入力信号の高周波成
分を除去した信号を出力端子に形成する。

【００１０】電圧制御発振器（ＶＣＯ）15はロウパスフ
ィルタ（ＬＰＦ）14の出力信号を入力とし、この入力信
号のレベルに応じた発振周波数を持つ発振信号を出力端
子（OUTPUT）101に形成する。すなわち入力信号のレベ
ルが上昇すると出力信号の周波数は上昇し、入力信号の
レベルがが降下すると出力信号周波数は降下する。ま
た、本実施例のＰＬＬ回路で用いる電圧制御発振器は、
入力信号のレベルが零である時に、出力信号が一定の発
振周波数（自走周波数）で発振するように構成されてい
るものとして、以下の説明を行う。以上のような、位相
比較器（ＰＣ）11、平滑フィルタ（ＳＦ）12、チャ−ジ
ポンプ（ＣＰ）13、ロウパスフィルタ（ＬＰＦ）14、電
圧制御発振器（ＶＣＯ）15から成る一般（従来形）のＰ
ＬＬ回路では、ロウパスフィルタ（ＬＰＦ）14の出力電
圧によって出力信号の周波数および位相の同期を行う
が、一般的に同期が終了するまでに非常に長い時間が必
要である。

【００１１】本実施例では、スイッチ回路（ＴＳＷ）４
が、後述する状態制御回路（ＳＣ）３の出力に応じて、
ＰＬＬ本体回路１の回路構成を切り換える。そして、こ
のスイッチ回路４には、入力端子としてＩＳ、ＳＡＭ
Ｐ、ＳＥＴ、ＣＬＲなる端子が存在するが、これらの役
割については、以下の周波数差検出回路（ＤＦＤ）２お
よび状態制御回路（ＳＣ）３の所で詳しく述べる。

【００１２】周波数差検出回路（ＤＦＤ）２は、外部入
力信号（ＩＮＰＵＴ）101と電圧制御発振器（ＶＣＯ）1
5の出力信号（ＯＵＴＰＵＴ）100の周波数の差を検出
し、この検出出力に応じた信号Ｖsをスイッチ回路（Ｔ
ＳＷ）４のＩＳ端子に出力する。このＩＳ端子への入力
信号はスイッチ回路（ＴＳＷ）４を所定の状態に切り換
え、電圧制御発振器（ＶＣＯ）15の自走周波数（実効自
走周波数）を制御できるようになっており、周波数差検
出回路（ＤＦＤ）２の出力ＶsがＩＳ端子に入力される
と、電圧制御発振器（ＶＣＯ）15の出力信号の実効自走
周波数はほとんど瞬時に外部入力信号の周波数とほぼ等
しい周波数に設定される。

【００１３】状態制御回路（ＳＣ）３はＰＬＬ回路の同
期外れ状態に対処するために設けられるトリガ信号301
を入力とし、スイッチ回路（ＴＳＷ）４のＳＡＭＰ端子
および周波数差検出回路（ＤＦＤ）２のＣＬＲ端子にそ
れぞれ制御パルス信号を出力する。さらに、図３の実施
例では、状態制御回路（ＳＣ）３からスイッチ回路（Ｔ
ＳＷ）４のＳＥＴ端子およびＣＬＲ端子にそれぞれ制御
パルス信号が供給される。

【００１４】スイッチ回路（ＴＳＷ）４はＳＡＭＰ、Ｓ
ＥＴまたはＣＬＲ端子への入力信号に応じて、ＰＬＬ本
体回路１内の電圧制御発振器（ＶＣＯ）15の発振状態
を、クリア（本来の自走周波数で発振している状態）、
セット（周波数差検出回路出力信号Ｖsにより発振周波
数を設定している状態）、ラン（周波数差検出回路出力
信号Ｖsによる発振周波数の設定が完了した状態）のい
ずれかに切り換え、さらに必要に応じて外部入力信号の
パスの切り換えを行う（後掲の図１０のＳＷ１）。周波
数検出回路（ＤＦＤ）２のＣＬＲ端子は状態制御回路
（ＳＣ）３からの入力信号に応じて周波数差検出回路
（ＤＦＤ）２の出力を初期化するためのものである。

【００１５】このように状態制御回路（ＳＣ）３の出力
はスイッチ回路（ＴＳＷ）４を制御し、ＰＬＬ本体回路
１の回路状態を切り換える役割を持つ。状態制御回路
（ＳＣ）３の出力とスイッチ回路（ＴＳＷ）４の具体的
な構成およびＰＬＬ本体回路１の回路状態については後
に詳述する。本実施例のＰＬＬ回路は、図４に示すよう
に、電圧制御発振器（ＶＣＯ）15の制御電圧の値がＶse
tとなって電圧制御発振器（ＶＣＯ）15の実効自走周波
数が設定された後は、位相引き込み過程を行うだけで引
き込み状態を完了する。従って、本実施例のＰＬＬ回路
はＰＬＬ本体回路のみの同期過程に比べ、非常に高速に
引き込み動作を行うことが可能となる。

【００１６】図５は本発明による状態制御回路（ＳＣ）
３の実施例を、また図６、図７および図８には図５の状
態制御回路を用いたＰＬＬ回路の実施例をそれぞれ示
す。ここでは図５の状態制御回路（ＳＣ）３と図６のＰ
ＬＬ回路の動作について説明し、図７および図８のＰＬ
Ｌ回路の動作についてはそれぞれ後に詳述する（図２
３、図２６の説明）。状態制御回路（ＳＣ）３は、図５
に示されているように、第一パルス信号発生回路（ＩＰ
Ｇ）31と第二パルス発生回路（ＳＰＧ）32とから成る。

【００１７】第一パルス発生回路（ＩＰＧ）31は、単発
パルス発生回路あるいは微分回路であり、同期外れ状態
に対応して外部から印加されるか、またはＰＬＬ内で発
生されるトリガ信号301を入力とし、この入力信号の変
化に応じて短いパルス幅を持つ制御パルス信号ｉｐを出
力端子302に形成する。第一パルス発生器（ＩＰＧ）31
の出力信号ｉｐは、周波数差検出回路（ＤＦＤ）２のＣ
ＬＲ端子の入力信号とされ、第一パルス信号ｉｐが高レ
ベルになると周波数差検出回路（ＤＦＤ）２の計数値は
初期化される。

【００１８】第二パルス発生回路（ＳＰＧ）32は単発パ
ルス発生回路であり、第一パルス発生器（ＩＰＧ）の出
力信号を入力とし、この入力信号の立ち下がりエッジに
同期して一定のパルス幅Ｔsをもつ制御パルス信号ｓｐ
を出力端子303に形成する。この第二パルス発生回路
（ＳＰＧ）の出力信号ｓｐは、図６に示すように、スイ
ッチ回路（ＴＳＷ）４のＳＡＭＰ端子に供給され、この
出力信号ｓｐが高レベルであるとき第一スイッチ（ＳＷ
１）16aを閉じ、アナログ加算器（ＡＡ）19の出力電圧
（電圧制御発振器（ＶＣＯ）15の周波数制御電圧）を第
一電圧源（Ｅ１）20の値（この場合０Ｖ）に設定し、電
圧制御発振器（ＶＣＯ）15を強制的に本来の自走周波数
（固有周波数）で発振させる。そして、これと同時に第
二スイッチ（ＳＷ２）17aを閉じ、周波数差検出回路
（ＤＦＤ）２において外部入力信号の周波数と電圧制御
発振器（ＶＣＯ）15の発振周波数との周波数差を計数し
て得られる計数出力信号Ｖsを用いてバッファ（ＢＦ）1
8aの電圧値を周波数差検出回路（ＤＦＤ）２の出力電圧
値Vsetに設定する。

【００１９】次に、第二パルス発生回路（ＳＰＧ）32の
出力信号（ｓｐ）303が低レベルになると、第一スイッ
チ（ＳＷ１）16aと第二スイッチ（ＳＷ２）17aを開放
し、電圧制御発振器（ＶＣＯ）15の制御電圧をアナログ
加算器（ＡＡ）19を通してほぼＶsetに設定し、これに
よって電圧制御発振器（ＶＣＯ）15の出力信号周波数を
外部入力信号周波数にほぼ等しくする。以後、本実施例
のＰＬＬ回路は、従来のＰＬＬ回路と同様にアナログ加
算器19を通したロウパスフィルタ（ＬＰＦ）14の出力電
圧によって電圧制御発振器（ＶＣＯ）15の位相が微調整
され、高速に同期を完了する。なお、第二パルス信号ｓ
ｐが低レベルになると、電圧制御発振器（ＶＣＯ）15の
制御端子電圧Ｖvcoは、Ｖvco＝Ｖset＋ＶLPF （Ｖset：バッファ出力電圧、ＶLPF：ロウパスフィルタ
出力電圧）とされ、通常Ｖset＞＞ＶLPFであるので、Ｖvco≒Ｖｓｅｔとなる。

【００２０】図９に本発明による状態制御回路（ＳＣ）
の他の実施例を、また図１０に本実施例の状態制御回路
を用いたＰＬＬ回路の実施例を示す。図１０の実施例の
ＰＬＬ回路では、同期完了時に定常位相誤差を生じない
ようにするため、ＰＬＬ本体回路内部のロウパスフィル
タ（ＬＰＦ）１４に、抵抗ＲL14aと容量ＣL 14bを直列
に接続した完全積分型フィルタを用いている。図９の状
態制御回路（ＳＣ）３は、第一パルス信号発生器（ＩＰ
Ｇ）31、第二パルス発生器（ＳＰＧ）32、第三パルス発
生器（ＣＰＧ）33から成る。

【００２１】第一パルス発生回路（ＩＰＧ）31は、単発
パルス発生回路あるいは微分回路であり、同期外れ状態
に対応して外部から印加されるか、またはＰＬＬ内で発
生されるトリガ信号301を入力とし、この入力信号の変
化に応じて短いパルス幅を持つ制御パルス信号ｉｐを出
力端子302に形成する回路である。第一パルス発生器
（ＩＰＧ）31の出力信号ｉｐは、周波数差検出回路（Ｄ
ＦＤ）２のＣＬＲ端子とスイッチ回路（ＴＳＷ）４のＣ
ＬＲ端子に入力され、第一パルス信号ｉｐが高レベルに
なると周波数差検出回路（ＤＦＤ）２の計数値が初期化
され、同時に第四スイッチ（ＳＷ４）22dを閉じてＰＬ
Ｌ本体回路内部のロウパスフィルタ（ＬＰＦ）14の容量
ＣL 14bの両端の電圧差が初期化（０Ｖに）される。

【００２２】第二パルス発生回路（ＳＰＧ）32は単発パ
ルス発生回路であり、第一パルス発生器（ＩＰＧ）31の
出力信号ｉｐを入力とし、この入力信号ｉｐの立ち下が
りエッジに同期して一定のパルス幅（Ｔｓ）をもつ制御
パルス信号ｓｐを出力端子303に形成する。この第二パ
ルス発生回路（ＳＰＧ）32の出力信号ｓｐは、図１０に
示すように、スイッチ回路（ＴＳＷ）４のＳＡＭＰ端子
に供給され、この出力信号が高レベルであるとき第一ス
イッチ（ＳＷ１）16dを開放して外部入力信号（ＩＮＰ
ＵＴ）101のＰＬＬ本体回路への供給を遮断する。この
時、第二スイッチ（ＳＷ２）17d、第四スイッチ（ＳＷ
４）22dは開放された状態であり、第三スイッチ（ＳＷ
３）21dは導通された状態にある。

【００２３】第三パルス発生回路（ＣＰＧ）33は単発パ
ルス発生回路であり、第二パルス発生器（ＩＰＧ）32の
出力信号ｓｐを入力とし、この入力信号ｓｐの立ち下が
りエッジに同期して一定のパルス幅（Ｔｃ）をもつ制御
パルス信号ｏｐを出力端子304に形成する。この第三パ
ルス発生回路（ＳＰＧ）33の出力信号ｏｐは、図１０に
示すように、スイッチ回路（ＴＳＷ）４のＳＥＴ端子に
供給され、この出力信号ｏｐが高レベルであるとき第三
スイッチ（ＳＷ３）21dを開放して周波数差検出回路
（ＤＦＤ）２の入力を絶ち、周波数差検出回路（ＤＦ
Ｄ）２の出力を保持状態にする。

【００２４】そして、これと同時に第二スイッチ（ＳＷ
２）17dを閉じ、ＰＬＬ本体回路内部のロウパスフィル
タ（ＬＰＦ）14の容量ＣL 14bを周波数差検出回路（Ｄ
ＦＤ）２の出力信号Ｖsによって充電し、これによっ
て、局部発振器（ＶＣＯ）15の発振周波数を外部入力信
号周波数にほぼ等しく設定する。この時、第一スイッチ
（ＳＷ１）16dは接続された状態であり、第四スイッチ
（ＳＷ４）22dは開放された状態にある。この後、第三
パルス信号（ｃｐ）304が低レベルになると第二スイッ
チ（ＳＷ２）17dを開放し、第三スイッチ（ＳＷ３）21d
を閉じ、本ＰＬＬ回路は従来のＰＬＬ回路と同様にロウ
パスフィルタ（ＬＰＦ）14の出力電圧によって電圧制御
発振器15は位相を微調整され、ＰＬＬ回路の同期は高速
に完了する。

【００２５】このＰＬＬ回路の周波数差検出回路（ＤＦ
Ｄ）２は、後述のように外部入力信号の立ち上がりエッ
ジ（あるいは立ち下がりエッジ）で作動するので、周波
数差検出回路（ＤＦＤ）２と外部入力信号の接続を遮断
すると、周波数差検出回路（ＤＦＤ）の出力の値は変化
せず保持状態となる。また、図１０に示したＰＬＬ回路
の実施例において、第一スイッチ（ＳＷ１）16dは状態
制御回路（ＳＣ）３の第二パルス出力信号ｓｐが高レベ
ルにあるとき、ＰＬＬ本体回路１への外部入力信号のパ
スを遮断するために設けられたスイッチであり、その設
置の位置は外部信号入力端子100と位相比較器（ＰＣ）1
1の間に限定されず、図１１に示すＰＬＬ回路のように
斜線を施した何れかの場所（16d-1、16d-2、16d-3）に
少なくとも１つの設ければよい。さらに、電圧制御発振
器（ＶＣＯ）15の制御端子を開放した状態で、電圧制御
発振器（ＶＣＯ）15が本来の自走周波数（固有周波数）
で発振することが可能な場合には、図１１に二重枠で示
す部分（16d-4,16d-5）に第一スイッチ（ＳＷ１）16dを
設置することもできる。

【００２６】本発明による周波数差検出回路（ＤＦＤ）
２は位相比較型周波数差検出回路であり、その周波数差
の検出原理は以下の通りである。周波数差を比較する２
つの信号の位相をθ1、θ2、周波数をｆ1、ｆ2とする
と、２つの信号の位相差△θおよび周波数差△ｆは △θ＝θ1−θ2 △ｆ＝ｆ1−ｆ2 ＝（ｄθ1／ｄｔ−ｄθ2／ｄｔ）／２π （ここでは、位相および周波数の基準をそれぞれθ2，
ｆ2とした。）と表すことができる。ここで、一定時間
△ｔにおける両信号間の平均周波数差△ｆavは △ｆav＝△（θ1−θ2）／△ｔ／２π ＝△（△θ）／△ｔ／２π となる。

【００２７】これより２つの入力信号の周波数差は、あ
る一定時間△ｔの間に両入力信号間の位相差の変化量を
測定することより、間接的に測定することができること
がわかる。そして、本実施例の周波数差検出回路（ＤＦ
Ｄ）及び後述の簡易型周波数検出回路は以下に説明する
ように、一定時間内の両入力信号の位相差をπ[rad]単
位に検出するものである。この２つの入力信号間の位相
差を比較することによる周波数差の検出方法は２つの利
点を持っている。第一の利点は、入力信号の一方の信号
がNRZ符号信号であってもNRZ信号のクロック信号周波数
と他の入力信号周波数との差が検出できること。第二の
利点は位相比較器（ＰＣ）11との回路の共用ができるこ
とである。

【００２８】図１２および図１３に本発明による周波数
差検出回路（ＤＦＤ）２の実施例をそれぞれ示す。この
うち図１３に示す周波数差検出回路（ＤＦＤ）は、図１
２の周波数差検出回路（ＤＦＤ）の簡易型である。以下
に、図１２に示す周波数差検出回路（ＤＦＤ）２につい
て説明を行う。本実施例の周波数差検出回路（ＤＦＤ）
２は、第一、第二、第三、第四、第五フリップフロップ
（ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５）23a、24
a、25a、26a、27a、第一、第二論理和回路（ＯＲ１，Ｏ
Ｒ２）28a、29a、第一カウンタ回路（ＣＯ１）30、Ｄ／
Ａ変換器（ＤＡ）41、出力変調器（ＯＭ）42から成る。

【００２９】第一フリップフロップ回路（ＦＦ１）23a
はクリア優先型のフリップフロップ回路であり、外部入
力信号をＣＬＫ入力、電圧制御発振器（ＶＣＯ）15の出
力信号をＤＡＴＡ入力（Ｄ入力）、電圧制御発振器（Ｖ
ＣＯ）15の反転信号をＣＬＲ入力とし、図１４に示すよ
うに、外部入力信号の立ち上がりエッジの位相が電圧制
御発振器（ＶＣＯ）15の立ち上がりエッジの位相より遅
れていると、出力端子に外部入力信号の立ち上がりエッ
ジに同期した高レベルの信号を出力する。第二フリップ
フロップ回路（ＦＦ２）24aはクリア優先型のフリップ
フロップ回路であり、外部入力信号の反転信号をＣＬＫ
入力、電圧制御発振器（ＶＣＯ）15の出力信号をＤＡＴ
Ａ入力（Ｄ入力）、電圧制御発振器（ＶＣＯ）15の反転
信号をＣＬＲ入力とし、図１４に示すように、外部入力
信号の立ち下がりエッジの位相が電圧制御発振器（ＶＣ
Ｏ）15の立ち上がりエッジの位相より遅れていると、出
力端子に外部入力信号の立ち下がりエッジに同期した高
レベルの信号を出力する。

【００３０】第三フリップフロップ回路（ＦＦ３）25a
はクリア優先型のフリップフロップ回路であり、外部入
力信号をＣＬＫ入力、電圧制御発振器（ＶＣＯ）15の出
力信号の反転信号をＤＡＴＡ入力（Ｄ入力）、電圧制御
発振器（ＶＣＯ）15の出力信号をＣＬＲ入力とし、図１
４に示すように外部入力信号の立ち上がりエッジの位相
が電圧制御発振器（ＶＣＯ）15の立ち上がりエッジの位
相より進んでいると、出力端子に外部入力信号の立ち上
がりエッジに同期した高レベルの信号を出力する。第四
フリップフロップ回路（ＦＦ４）26aはクリア優先型の
フリップフロップ回路であり、外部入力信号の反転信号
をＣＬＫ入力、電圧制御発振器（ＶＣＯ）15の出力信号
の反転信号をＤＡＴＡ入力（Ｄ入力）、電圧制御発振器
（ＶＣＯ）15の出力信号をＣＬＲ入力とし、図１４に示
すように、外部入力信号の立ち下がりエッジの位相が電
圧制御発振器（ＶＣＯ）15の立ち上がりエッジの位相よ
り進んでいると、出力端子に外部入力信号の立ち下がり
エッジに同期した高レベルの信号を出力する。

【００３１】この様に第一、第二、第三、第四フリップ
フロップ（ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４）23a、24
a、25a、26aは外部入力信号の立ち上がりあるいは立ち
下がりエッジが入力する毎に、外部入力信号と電圧制御
発振器（ＶＣＯ）15出力信号の位相の進み遅れの関係を
判定する回路である。第一論理和回路（ＯＲ１）28aは
第一フリップフロップ回路（ＦＦ１）23aの出力信号と
第二フリップフロップ回路（ＦＦ２）24aの出力信号を
入力とし、両入力信号の論理和を出力する回路である。
第二論理和回路（ＯＲ２）29aは第三フリップフロップ
回路（ＦＦ３）25aの出力信号と第四フリップフロップ
回路（ＦＦ４）26aの出力信号を入力とし、両入力信号
の論理和を出力する回路である。

【００３２】第五フリップフロップ（ＦＦ５）27aはＤ
ＡＴＡ入力（Ｄ入力）が高レベルに固定（プルアップ）
され、第一論理和回路（ＯＲ１）28aの出力信号をＣＬ
Ｋ端子入力、第二論理和回路（ＯＲ２）29aの出力信号
をＣＬＲ端子入力とし、外部入力信号の位相と電圧制御
発振器（ＶＣＯ）15の出力信号の位相の遅れ進みの関係
が変化すると、第一論理和回路（ＯＲ１）28aの出力信
号に同期して（外部入力信号にほぼ同期して）出力信号
を反転させたパルス信号を出力する。この様に、第五フ
リップフロップ（ＦＦ５）27aは、外部入力信号と電圧
制御発振器（ＶＣＯ）15の出力信号の位相関係が電圧制
御発振器（ＶＣＯ）15の位相に換算してπ[rad]だけ変
化すると、出力が変化する。従って、第五フリップフロ
ップ（ＦＦ５）27aの出力信号のパルス数（反転回数）
を計数すると、両入力信号間の位相差が計測でき、さら
にこの計数時間を固定することで両入力信号間の周波数
差を計測できる。

【００３３】第一カウンタ（ＣＯ１）30はＣＬＲ端子付
きのカウンタ回路であり、第五フリップフロップ回路
（ＦＦ５）27aの出力信号を入力とし、第五フリップフ
ロップ回路（ＦＦ５）27aり出力信号のパルス数を計数
し出力する。第一カウンタ（ＣＯ１）30の出力信号の値
COUNTは、外部入力信号周波数と電圧制御発振器（ＶＣ
Ｏ）15周波数の差△ｆavと以下の関係がある。｜△ｆav｜＝COUNT／△ｔ（但し、△ｔはサンプリング
時間）この様に、第一カウンタ（ＣＯ１）30の出力信号は両入
力信号間の周波数差に比例する。

【００３４】Ｄ／Ａ変換器（ＤＡ）41はＬＳＢビット入
力を第五フリップフロップ回路（ＦＦ５）27aの出力信
号、上位ビット入力を第一カウンタ（ＣＯ１）30の出力
信号とし、外部入力信号周波数と電圧制御発振器（ＶＣ
Ｏ）15の発振周波数の差に応じたアナログ信号を出力す
る。従って、Ｄ／Ａ変換器（ＤＡ）41の出力信号の値DA
と両入力信号の周波数の差△ｆavの関係は DA＝Ｋ（２COUNT／△ｔ） DA＝２Ｋ｜△ｆav｜＝Ｋ’｜△ｆav｜（但し、ＫはＤ／Ａ変換器の利得、Ｋ’＝２Ｋ）とな
る。従って、Ｄ／Ａ変換器（ＤＡ）41の出力信号は両入
力信号の周波数差に応じて変化することになるので、Ｄ
／Ａ変換器の利得Ｋを適当に調整することにより電圧制
御発振器（ＶＣＯ）15の実効自走周波数を制御すること
が可能となる。そして、この出力信号は周波数差検出回
路２の実質的な出力信号となる。

【００３５】出力変調器（ＯＭ）42はＤ／Ａ変換器（Ｄ
Ａ）41の出力信号を入力とし、この入力信号を適当に変
調した信号を出力端子に出力する。 Om＝ｆ（DA）（Omは出力変調器（ＯＭ）42の出力信号値）出力変調器
（ＯＭ）42は、上記局部発振器15の実効周波数を制御す
るための制御信号（周波数差検出器の出力信号）と外部
入力信号周波数と上記局部発振器（ＶＣＯ）15の発振周
波数との差の関係が線形関係でないときに用いる。

【００３６】次に、図１３に示した簡易型の周波数差検
出回路（ＤＦＤ）２の動作について説明する。図１３に
示した周波数差検出回路（ＤＦＤ）２は、図１２の周波
数検出回路（ＤＦＤ）２の簡易型であり、図１２の回路
における第二、第三、第四フリップフロップ回路（ＦＦ
１，ＦＦ２，ＦＦ３，ＦＦ４）24a、25a、26aを省略し
た回路である。図１３の周波数差検出回路（ＤＦＤ）２
は、図１５に示すように、外部入力信号の立ち上がりエ
ッジの位相が電圧制御発振器（ＶＣＯ）15出力信号の立
ち上がりエッジの位相より遅れている時のみに、第一フ
リップフロップ回路（ＦＦ１）22bの出力信号を高レベ
ルに設定し、両入力信号間の位相関係（遅れ、進み）を
判定する。

【００３７】すなわち、外部入力信号の立ち上がりエッ
ジが入力した時に、第一フリップフロップ回路（ＦＦ
１）23bの出力信号が高レベルなら、外部入力信号の位
相が電圧制御発振器（ＶＣＯ）15の出力信号の位相より
遅れていると判断し、また第一フリップフロップ回路
（ＦＦ１）23bの出力信号が低レベルなら、外部入力信
号の位相が電圧制御発振器（ＶＣＯ）15の出力信号の位
相より進んでいると判断する。この様に、第一フリップ
フロップ回路（ＦＦ１）23bの出力信号は両入力信号の
位相の正負の関係を出力しているので、このパルスの反
転回数を計数すれば、両入力信号間の位相差および周波
数差を計測できる。従って、図１３に示した簡易型周波
数差検出回路（ＤＦＤ）２は、図１２に示した周波数差
検出回路（ＤＦＤ）２に比べて、周波数差の検出精度は
劣るが、回路構成を簡略化できる。

【００３８】以上のような構成の周波数差検出回路（図
１２，図１３）を、図２，図３または図６、図７、図８
または図１０に示すＰＬＬ回路の周波数差検出回路２と
して用いることにより、ＰＬＬの高速引き込み化を図る
ことができる。また、上記実施例で示した周波数差検出
回路（ＤＦＤ）２は、図１６に示すように、電圧制御発
振器（ＶＣＯ）15の出力信号と外部入力信号の周波数の
比が約ｎ：１（ｎ＞１）であるときに両者の周波数の差
を比較することができる（図１４、図１５ではｎ＝２で
ある）。なお、本実施例で示した周波数差検出回路（Ｄ
ＦＤ）２の出力は外部入力信号の周波数と電圧制御発振
器（ＶＣＯ）15の発振周波数との差の絶対値のみを出力
する回路であるが、さらに２つの入力信号間の周波数の
差の符号を検出するディジタル回路を付加する工夫を行
った周波数差検出回路を用いて電圧制御発振器（ＶＣ
Ｏ）15の実効自走周波数を制御する具体的な方法につい
て以下に詳しく述べる。

【００３９】図１７に図１２または図１３の周波数差検
出回路（ＤＦＤ）２を用いたＰＬＬ回路の実施例を示
す。前述したように、図１２または図１３の周波数差検
出回路（ＤＦＤ）２は２つの入力信号の周波数差の絶対
値しか検出することができない。そこで、本実施例では
２つの入力信号間の周波数差の正負の符号を検出する回
路を周波数差検出回路（ＤＦＤ）２の内部に取り付けた
周波数差検出回路（ＤＦＤ）２ｂを使用し、２つの入力
信号間の周波数の差の絶対値（｜△ｆ｜）及び符号
（±）の情報を持つ信号を出力させ、この信号を用い
て、電圧制御発振器（ＶＣＯ）15の実効自走周波数を設
定し、ＰＬＬの高速引き込み化を図るようにしている。

【００４０】また、図１７に示した実施例のＰＬＬ回路
では、周波数差検出回路（ＤＦＤ）２ｂの２つの出力信
号によってＰＬＬ本体回路を制御するようにしているの
で、第二スイッチ（ＳＷ２，ＳＷ２a）が２つ設置され
ている。ただし、これらの第二スイッチ（ＳＷ２，ＳＷ
２a）17e,17eaの開閉のタイミングは、図６の第二スイ
ッチ（ＳＷ２）17aと同じである。この実施例のＰＬＬ
回路は、図６の実施例と同一の制御形式をもつＰＬＬ回
路の例であるが、図７、図８、図１０の制御形式を持つ
ＰＬＬ回路についても同様に本実施例の周波数制御回路
（ＤＦＤ１）２bを用いることができる。２つの入力信
号間の周波数の差の符号情報は、周波数差検出回路（Ｄ
ＦＤ）２のある出力信号のパルス幅を計測する方法等で
回路規模が多少増大するが比較的簡単な回路構成で検出
できる。

【００４１】図１８に、図１２、図１３の周波数差検出
回路（ＤＦＤ）２を用いたＰＬＬ回路の他の実施例を示
す。前述したように、図１２、図１３の周波数差検出回
路（ＤＦＤ）２は、２つの入力信号の周波数差の符号を
検出することができない。そこで、図１８に示したＰＬ
Ｌ回路は、図１９に示すように電圧制御発振器（ＶＣ
Ｏ）15の本来の自走周波数（固有周波数）ｆrを外部入
力信号周波数より所望の値だけ低く（あるいは高く）設
定しておき、外部入力信号周波数と電圧制御発振器（Ｖ
ＣＯ）15の出力信号周波数の符号関係を検出することな
く、図１２、図１３の周波数差検出回路（ＤＦＤ）２の
みで、電圧制御発振器（ＶＣＯ）15の実効自走周波数ｆ
vcoを制御するＰＬＬ回路である。

【００４２】本実施例の電圧制御発振器（ＶＣＯ）15の
実効自走周波数の制御原理は以下の通りである。まず、
外部入力信号周波数ｆinがｆo±ｆdev（ｆoは入力信号
の中心周波数、ｆdevは入力信号の周波数変動の大きさ
を表す）であり、電圧制御発振器（ＶＣＯ）15の出力信
号の本来の自走周波数（固有周波数）をｆrとする。こ
のとき、ｆinとｆrの関係が以下の関係を満たしている
ように固有周波数ｆrを設定するならば、ｆr＜ｆ0−ｆdev （あるいはｆr＞ｆ0＋ｆdev）図１９に示すように、両
入力信号の周波数差△ｆ（＝ｆin−ｆvco＝ｆin−ｆr）
は必ず正（あるいは負）となる。従って、入力信号間の
周波数差の絶対値の情報しか持たない図１２、図１３の
周波数差検出回路（ＤＦＤ）２の出力信号|△ｆ|を符号
情報を持った信号＋｜△ｆ｜（あるいは−｜△ｆ｜）と
みなし、電圧制御発振器（ＶＣＯ）15の実効発振周波数
を制御することができる。

【００４３】本実施例によるＰＬＬ回路を用いると、周
波数差検出回路の回路規模を増大させることなくＰＬＬ
の高速引き込み化を図ることができる。また、この実施
例のＰＬＬ回路は図６の制御形式をもつＰＬＬ回路の例
であるが、図７、図８、図１０の制御形式を持つＰＬＬ
回路についても同様に本実施例の周波数制御方式を適用
することができる。

【００４４】図２０に、図１２、図１３に示されている
周波数差検出回路（ＤＦＤ）２を用いたＰＬＬ回路の他
の実施例を示す。前述したように図１２、図１３の周波
数差検出回路（ＤＦＤ）２は２つの入力信号の周波数差
の符号関係を検出することができない。図２０に示した
ＰＬＬ回路は、同期外れ状態に対応するトリガ信号301
で起動される状態制御回路（ＳＣ）３の出力信号（ｉ
ｐ）302（周波数差検出回路のＣＬＲ信号）によって動
作する符号制御信号発生回路としての第６フリップフロ
ップ回路（ＦＦ６）５の出力と、図１２、図１３の周波
数差検出回路（ＤＦＤ）２の出力｜△ｆ｜を用い、電圧
制御発振器（ＶＣＯ）15の実効自走周波数を制御するＰ
ＬＬ回路である。

【００４５】第６フリップフロップ回路（ＦＦ６）５は
状態制御回路（ＳＣ）３の出力信号（ｉｐ）302を入力
とするトグルフリップフロップであり、入力信号パルス
数が奇数の時は高レベル（あるいは低レベル）、偶数の
時には低レベル（あるいは高レベル）の値を出力する。
そして、この出力信号を外部入力信号周波数と電圧制御
発振器（ＶＣＯ）15の出力周波数の差の符号情報信号と
みなし、電圧制御発振器（ＶＣＯ）15の実効自走周波数
を制御する。すなわち、第６フリップフロップ回路（Ｆ
Ｆ６）５の出力信号が正であるとき△ｆ＞０（△ｆ＝ｆ
in−ｆvco）、負であるときには△ｆ＜０と仮定し電圧
制御発振器（ＶＣＯ）15の実効自走周波数を制御する。

【００４６】以下に、△ｆ＞０（△ｆ＝ｆin−ｆvco）
の場合におけるＰＬＬ回路の引き込み過程（図２１）に
ついて説明する。最初ＰＬＬ回路は同期はずれ状態にあ
るとする。この状態でトリガ信号301が状態制御回路
（ＳＣ）３に入力されると、状態制御回路（ＳＣ）３は
出力端子302にパルス信号ｉｐを出力し、第６フリップ
フロップ回路（ＦＦ６）５の出力を高レベルにする。
今、第６フリップフロップ回路（ＦＦ６）５の出力信号
が高レベルであるとき△ｆ＞０（△ｆ＝ｆin−ｆvco）
と設定していたとすると、状態制御回路（ＳＣ）３の出
力信号ｓｐの立ち上がりエッジに同期して、周波数差検
出回路（ＤＦＤ）２と第６フリップフロップ回路（ＦＦ
６）５の出力信号により電圧制御発振器（ＶＣＯ）15の
出力周波数は△ｆだけ上昇させられ、ＰＬＬ回路は速や
かに同期する。

【００４７】次に、△ｆ＜０（△ｆ＝ｆin−ｆvco）の
場合におけるＰＬＬ回路の引き込み過程（図２２）につ
いて説明する。最初ＰＬＬ回路は同期はずれ状態にあ
る。この状態で、トリガ信号301が状態制御回路（Ｓ
Ｃ）５に入力されると、状態制御回路（ＳＣ）５は出力
端子302にパルス信号ｉｐを出力し、第６フリップフロ
ップ回路（ＦＦ６）５の出力を高レベルにする。する
と、周波数差検出回路（ＤＦＤ）２と第６フリップフロ
ップ回路（ＦＦ６）５の出力信号により電圧制御発振器
（ＶＣＯ）15の出力周波数は△ｆだけ上昇させられ、Ｐ
ＬＬ回路は同期外れ状態のままとなる。

【００４８】そして、この状態で再びトリガ信号301が
入力されたとすると、状態制御回路（ＳＣ）３の出力信
号ｓｐによって、電圧制御発振器（ＶＣＯ）15の発振周
波数は初期化され、（ｓｐが高レベルになると第一スイ
ッチ（ＳＷ１）16fが閉じられ、電圧制御発振器（ＶＣ
Ｏ）15は本来の自走周波数（固有周波数）で発振させら
れる）、同時に第６フリップフロップ回路（ＦＦ６）５
出力は低レベルとなり、周波数差検出回路（ＤＦＤ）２
と第６フリップフロップ（ＦＦ６）５の出力信号により
電圧制御発振器（ＶＣＯ）15の出力周波数は△ｆだけ降
下させられ、ＰＬＬ回路は速やかに同期状態に移行す
る。

【００４９】本実施例によるＰＬＬ回路を用いると、周
波数差検出回路の回路規模を増大させることなく（フリ
ップフロップ１個の増加で済む）ＰＬＬの高速引き込み
化を図ることができる。また、この実施例のＰＬＬ回路
は図６の実施例の制御形式をもつＰＬＬ回路の例である
が、図７、図８、図１０の制御形式を持つＰＬＬ回路に
ついても同様に本実施例の周波数制御方式を適用するこ
とができる。

【００５０】図２３は、これ迄で述べた周波数差検出回
路（ＤＦＤ）２（あるいは２ｂ）を用いたＰＬＬ回路の
具体的な実施例を示したものであり、図７のＰＬＬ回路
と同じものであるが、ロウパスフィルタ（ＬＰＦ）14の
具体例を示してある。図２３の実施例では、周波数差検
出回路（ＤＦＤ）２の出力をロウパスフィルタ（ＬＰ
Ｆ）14の容量(ＣL)14bに供給して電圧制御発振器（ＶＣ
Ｏ）15の実効自走周波数を制御したものである。以下
に、図２３に示したＰＬＬ回路について説明する。

【００５１】図２４に、図２３の実施例のＰＬＬ回路に
おける引き込み過程を示す。最初、ＰＬＬ回路は同期外
れ状態にあるとする。そして、同期はずれ状態に対応し
てトリガ信号が状態制御回路（ＳＣ）３に入力される
と、第一パルス信号ｉｐが端子302より出力され、この
信号によって、周波数差検出回路（ＤＦＤ）２の出力が
初期化される。

【００５２】次に、第一パルス信号（ｉｐ）302の立ち
下がりエッジに同期して、第二パルス信号（ｓｐ）303
が出力され、この出力により第一スイッチ（ＳＷ１）16
gを閉じ、電圧制御発振器（ＶＣＯ）15を本来の自走周
波数（固有周波数）で発振させる。そして、周波数差検
出回路（ＤＦＤ）２によって外部入力信号の周波数と電
圧制御発振器（ＶＣＯ）15の本来の自走周波数（固有周
波数）の周波数差が検出され、第二スイッチ（ＳＷ２）
17gを通して、周波数差検出回路（ＤＦＤ）２の出力信
号Ｖs（｜△ｆ｜）は、ロウパスフィルタ（ＬＰＦ）14
の容量(ＣL)14bを充電する。

【００５３】続いて、第二パルス信号（ｓｐ）303の出
力が低レベルになると、第一スイッチ（ＳＷ１）16g、
第二スイッチ（ＳＷ２）17gを開放する。すると、ＰＬ
Ｌ本体回路内のロウパスフィルタ（ＬＰＦ）14の容量Ｃ
L 14bの初期電位は、第二スイッチ（ＳＷ２）17g開放直
前の周波数差検出回路（ＤＦＤ）２の出力信号電圧レベ
ルVsetに設定され、以後本ＰＬＬ回路は通常（従来形）
のＰＬＬ回路の動作により急速に同期を完了する。ま
た、本実施例のＰＬＬ回路をより確実に動作させるため
には、図２５に示されているＰＬＬ回路のように、ディ
レイ回路（ＤＥＬＡＹ）を設け、第一スイッチ（ＳＷ
１）16gのスイッチング動作を第二スイッチ（ＳＷ２）1
7gより僅かに早く完了させるとよい。

【００５４】本実施例のＰＬＬ回路では、図１８に示し
た方式、すなわち周波数差検出回路（ＤＦＤ）２を用い
電圧制御発振器（ＶＣＯ）15の実効自走周波数を制御す
る方式を適用しているが、図１７の実施例のように符号
付きの信号を出力する周波数差検出回路（ＤＦＤ）２b
を用いたり、あるいは図１９の実施例のように周波数差
検出回路（ＤＦＤ）２と第６フリップフロップ（ＦＦ
６）を用いて電圧制御発振器（ＶＣＯ）15の実効自走周
波数を制御してもよい。

【００５５】図２６は電圧制御発振器（ＶＣＯ）15の自
走周波数を決定するパラメタを制御することによって電
圧制御発振器（ＶＣＯ）15の実効自走周波数を制御する
方法を用いたＰＬＬ回路の具体的な実施例を示したもの
であり、図８のＰＬＬ回路と同じものである。図２６の
実施例に示すＰＬＬ回路では電圧制御発振器（ＶＣＯ）
15にエミッタ結合マルチバイブレ−タ回路を用いてお
り、電圧制御発振器（ＶＣＯ）15の具体的な回路構成例
が図２７に示されている。

【００５６】図２７のエミッタ結合型マルチバイブレ−
タ回路の発振周波数ｆvcoは以下の式で表される（参考
文献：柳沢健著、ＰＬＬ応用回路、ｐ２７、総合電子
出版社）。ｆvco＝ｆr＝１／４ＣcＲc＝Ｋ1／Ｃc ，（Ｋ1＝１
／４Ｒc）ここで、エミッタ結合型マルチバイブレ−タ回路の結合
容量Ｃｃの値を変化させる事ができるものを用いると、
エミッタ結合型マルチバイブレ−タ回路の出力信号周波
数ｆvcoは、ｆvco＝ｆr＋△ｆ＝Ｋ1／（Ｃc＋△Ｃ）で表すことができる。ただし、Ｃｃ＝Ｃｏ＋△Ｃで、Ｃ
ｏは中心周波数を決定する容量、△Ｃは入力信号の周波
数変化のための容量変化分である。そして、Ｃc＞＞△
Ｃなる関係が成り立つならば、エミッタ結合型マルチバ
イブレ−タ回路の出力信号周波数ｆvcoは、ｆvco〜Ｋ1／Ｃc−Ｋ1△Ｃ／Ｃｃ² となる。

【００５７】さらに、ＰＬＬが同期したときには、電圧
制御発振器（ＶＣＯ）15の発振周波数と外部入力信号周
波数は等しいので、ｆvco＝ｆin＝ｆo＋△ｆとなる。（ｆin：外部入力信号の中心周波数、△ｆ：外
部入力信号と外部入力信号の中心周波数との周波数差）
従って、 △ｆ＝−Ｋ1△Ｃ／Ｃｃ² −△Ｃ＝Ｋ’△ｆ（Ｋ’＝Ｃｃ²
／Ｋ1）上式の右辺は、周波数差検出回路（ＤＦＤ）２の出力信
号値であるので、エミッタ結合型マルチバイブレ−タの
結合容量を周波数検出器（ＤＦＤ）２の出力に比例して
減少させるように制御すれば、本実施例のＰＬＬ回路の
電圧制御発振器（ＶＣＯ）15の実効自走周波数を制御で
きることがわかる。

【００５８】以下に、本実施例のＰＬＬ回路の動作を説
明する。図２８に本実施例のＰＬＬ回路の引き込み過程
を示す。最初ＰＬＬ回路は同期外れ状態にあるとする。
そして、同期はずれ状態に対応してトリガ信号301が状
態制御回路（ＳＣ）３に入力されると、第一パルス信号
ｉｐが端子302より出力され、この信号によって、周波
数差検出回路（ＤＦＤ）２の出力が初期化される。

【００５９】次に、第一パルス信号（ｉｐ）302の立ち
下がりエッジに同期して、第二パルス信号（ｓｐ）303
が出力されると、この出力により第一スイッチ（ＳＷ
１）16hが閉じられ、電圧制御発振器（ＶＣＯ）15のＣ
ＬＲ端子に高レベルの信号が入力され、電圧制御発振器
（ＶＣＯ）15の結合容量ＣｃはＣoに設定され、電圧制
御発振器（ＶＣＯ）15は本来の自走周波数（固有周波
数）で発振する（但し、電圧制御発振器（ＶＣＯ）15は
ＣＬＲ端子入力が高レベルである時、ＣＯＮＴ端子入力
信号を受け付けないＣＬＲ優先型の電圧制御発振器（Ｖ
ＣＯ）とする）。さらに、第二スイッチ（ＳＷ２）17h
が閉じられ、バッファ回路（ＢＦ）18hの出力は周波数
差検出回路（ＤＦＤ）２の出力信号Ｖｓ（｜△ｆ｜）を
保持する。

【００６０】次に、第二パルス信号（ｓｐ）302が低レ
ベルになると、第一スイッチ（ＳＷ１）16h、第二スイ
ッチ（ＳＷ２）17hは開放され、電圧制御発振器（ＶＣ
Ｏ）15の制御電圧はロウパスフィルタ（ＬＰＦ）14の出
力によって制御されるとともに、バッファ回路（ＢＦ）
18hの出力信号の値は保持状態となる。また、この時、
電圧制御発振器（ＶＣＯ）15のＣＬＲ端子入力は低レベ
ルとなるので、電圧制御発振器（ＶＣＯ）15の結合容量
Ｃｃの値は、バッファ回路（ＢＦ）18hの出力によって
制御され、電圧制御発振器（ＶＣＯ）15の出力信号の周
波数はほとんど瞬間的に入力周波数に等しくなり、以
後、本実施例のＰＬＬ回路はロウパスフィルタ（ＬＰ
Ｆ）14の出力によって電圧制御発振器（ＶＣＯ）15の出
力信号位相を微調整し、同期を完了する。

【００６１】本実施例で示したＰＬＬ回路では、電圧制
御発振器（ＶＣＯ）15にエミッタ結合型マルチバイブレ
−タ回路を用いており、その周波数差検出回路（ＤＦ
Ｄ）２の出力信号の値に応じて結合容量の値を変化させ
実効自走周波数を変化させているが、抵抗Ｒcの値を変
化させたり、電圧制御発振器（ＶＣＯ）15の回路構成を
変化させるなどして電圧制御発振器（ＶＣＯ）15の実効
自走周波数を変化させることも可能である。また、本実
施例のＰＬＬ回路では、図１８に示されている方式、す
なわち周波数差検出回路（ＤＦＤ）２を用い電圧制御発
振器（ＶＣＯ）15の実効自走周波数を制御する方式を適
用しているが、図１７の実施例のように符号付きの信号
を出力する周波数差検出回路（ＤＦＤ）２bを用いた
り、あるいは図１９の実施例のように周波数差検出回路
（ＤＦＤ）２と第６フリップフロップ（ＦＦ６）を用い
て電圧制御発振器（ＶＣＯ）15の実効自走周波数を制御
するようにしてもよい。

【００６２】図２９に図１２の周波数検出回路（ＤＦ
Ｄ）２の出力を使用した位相比較器（ＰＣ）の実施例
を、また図３０には図２９の位相比較器を用いたＰＬＬ
回路の実施例を示す。本実施例の位相比較器（ＰＣ）11
は、外部入力信号の立ち上がりエッジあるいは立ち下が
りエッジと電圧制御発振器（ＶＣＯ）15の立ち上がりエ
ッジ間の時間差に応じたパルス幅を持つパルス信号をＵ
Ｐ出力端子111またはＤＯＷＮ出力端子112に出力する。

【００６３】図２９の実施例では、周波数差検出回路
（ＤＦＤ）２の第一フリップフロップ回路（ＦＦ１）23
bが、外部入力信号の立ち上がりエッジの位相が電圧制
御発振器（ＶＣＯ）15の出力信号の立ち上がりエッジの
位相より遅れている時に、外部入力信号の立ち上がりエ
ッジに同期して高レベルに変化する信号を出力する。こ
の時、出力信号のパルス幅ＴFF1は、図３１に示すよう
に、ＴFF1＝Ｔvco／２−Ｔdel Ｔvco：ＶＣＯ出力信号の周期Ｔdel：外部入力信号の立ち上がりエッジとＶＣＯ出力
信号の立ち上がりエッジの時間差となる。

【００６４】周波数差検出回路（ＤＦＤ）２の第二フリ
ップフロップ回路（ＦＦ２）24bの出力信号は、外部入
力信号の立ち下がりエッジの位相が電圧制御発振器（Ｖ
ＣＯ）15の出力信号立ち上がりエッジの位相より遅れて
いる時に、外部入力信号の立ち下がりエッジに同期して
高レベルの信号を出力する。この出力信号のパルス幅Ｔ
FF2は、図３１に示すように、ＴFF2＝Ｔvco／２−Ｔdel Ｔdel：外部入力信号の立ち下がりエッジとＶＣＯ出力
信号の立ち上がりエッジの時間差となる。

【００６５】周波数差検出回路（ＤＦＤ）２の第三フリ
ップフロップ回路（ＦＦ３）25bの出力信号は、外部入
力信号の立ち上がりエッジの位相が電圧制御発振器（Ｖ
ＣＯ）15の出力信号の立ち上がりエッジの位相より進ん
でいる時に、外部入力信号の立ち上がりエッジに同期し
て高レベルの信号を出力する。この出力信号のパルス幅
ＴFF3は、図３２に示すように、ＴFF3＝Ｔadv Ｔadv：外部入力信号の立ち上がりエッジとＶＣＯ出力
信号の立ち上がりエッジの時間差となる。

【００６６】周波数差検出回路（ＤＦＤ）２の第四フリ
ップフロップ回路（ＦＦ４）26bの出力信号は、外部入
力信号の立ち下がりエッジの位相が電圧制御発振器（Ｖ
ＣＯ）15の出力信号の立ち上がりエッジの位相より進ん
でいる時に、外部入力信号の立ち下がりエッジに同期し
て高レベルの信号を出力する。この出力信号のパルス幅
ＴFF4は、図３２に示すように、ＴFF4＝Ｔadv Ｔadv：外部入力信号の立ち下がりエッジとＶＣＯ出力
信号の立ち上がりエッジの時間差となる。

【００６７】この様に、第三、第四フリップフロップ回
路（ＦＦ３，ＦＦ４）25b,26bは外部入力信号の立ち上
がりあるいは立ち下がりエッジの位相が電圧制御発振器
（ＶＣＯ）15の出力信号の立ち上がりエッジの位相より
進んでいるときにパルス信号を出力し、そのパルス幅Ｔ
FF3、ＴFF4は外部入力信号の立ち上がりあるいは立ち下
がりエッジと電圧制御発振器（ＶＣＯ）15の出力信号の
立ち上がりの時間差に等しいので、この出力は位相比較
器（ＰＣ）のＵＰ端子出力111を形成していることがわ
かる。

【００６８】また、第一、第二フリップフロップ回路
（ＦＦ１，ＦＦ２）23b,24bは、外部入力信号の立ち上
がりあるいは立ち下がりエッジの位相が電圧制御発振器
（ＶＣＯ）15の出力信号の立ち上がりエッジの位相より
遅れているときにパルス信号を出力するが、この出力信
号のパルス幅ＴFF1、ＴFF2は外部入力信号の立ち上がり
あるいは立ち下がりエッジと電圧制御発振器（ＶＣＯ）
15出力信号の立ち上がりの時間差に等しくなく、これを
電圧制御発振器（ＶＣＯ）15の出力信号の周期の1/2か
ら差し引いたものとなる。

【００６９】そして、この出力信号のパルス幅を基にし
て、外部入力信号の立ち上がりあるいは立ち下がりエッ
ジと電圧制御発振器（ＶＣＯ）15出力信号の立ち上がり
エッジの時間差に応じたパルス幅を持つ信号を、ＤＯＷ
Ｎ出力端子112に出力する論理回路が本実施例の位相比
較器（ＰＣ）11である。本実施例の位相比較回路は３入
力論理積回路（ＡＮＤ１）43のみで構成され、外部入力
信号の位相が電圧制御発振器（ＶＣＯ）15の出力信号の
位相より遅れているときに、周波数差検出回路（ＤＦ
Ｄ）２の遅れ位相の情報を持つ第一論理和回路（ＯＲ
１）28bの出力信号と同一のパルス幅を有するパルス信
号の成形を行い、ｄｏｗｎ信号出力とし、外部入力信号
の位相が電圧制御発振器（ＶＣＯ）15の出力信号の位相
より進んでいるときには、周波数検出回路（ＤＦＤ）２
の第二論理和回路（ＯＲ２）の出力信号が直接ｕｐ信号
111とする。

【００７０】図２９の位相比較器（ＰＣ）11を構成する
３入力論理積回路（ＡＮＤ１）43は、第一、第二フリッ
プフロップ回路（ＦＦ１，ＦＦ２）23b,24bの出力信号
の論理和信号（ＯＲ１）28bの反転信号、電圧制御発振
器（ＶＣＯ）15の出力信号、第五フリップフロップ（Ｆ
Ｆ５）27bの出力信号を入力とし、図３３に示すよう
に、外部入力信号の位相が電圧制御発振器（ＶＣＯ）15
の出力信号の位相より遅れているときにＴAND1＝Ｔvco／２−（Ｔvco／２−Ｔdel）＝Ｔdel Ｔdel：外部入力信号の立ち上がりあるいは立ち下がり
エッジとＶＣＯ出力信号の立ち上がりエッジの時間差なるパルス幅を持つ信号を形成し、位相比較器（ＰＣ）
のＤＯＷＮ出力端子に適した信号を出力することがわか
る。

【００７１】本実施例の位相比較器の利点は２つあり、
第一にＰＬＬ回路の回路規模を大幅に縮小できること、
第二に図３４に示すようなフィ−ドバック接続（点線
部）を有する従来形の位相比較器を用いることなく、外
部入力信号の位相と電圧制御発振器（ＶＣＯ）15の出力
信号の位相を比較することが可能となり、ＰＬＬ回路が
同期を完了した後に、位相比較器（ＰＣ）11の出力がほ
ぼ零となり、出力信号ノイズを低減できることである。
本実施例のＰＬＬ回路では、図１８に示した方式、すな
わち周波数差検出回路（ＤＦＤ）２を用い電圧制御発振
器（ＶＣＯ）15の実効自走周波数を制御する方式を適用
しているが、図１７の実施例のように符号付き信号を出
力する周波数差検出回路（ＤＦＤ）２bを用いたり、あ
るいは図１９の実施例のように周波数差検出回路（ＤＦ
Ｄ）２と第６フリップフロップ（ＦＦ６）を用いて電圧
制御発振器（ＶＣＯ）1の実効自走周波数を制御するよ
うにしてもよい。

【００７２】図３５に本発明による平滑フィルタ（Ｓ
Ｆ）12’の実施例を、また図３６にその平滑フィルタを
用いたＰＬＬ回路の実施例を示す。本実施例の平滑フィ
ルタ（ＳＦ）12’は図１２の周波数差検出回路（ＤＦ
Ｄ）２のパルス状の出力信号ＯＲ１，ＯＲ２を、外部入
力信号と電圧制御発振器15の出力信号ＶＣＯとの位相差
に応じた直流信号を持つ信号に波形整形する回路であ
る。本実施例の平滑フィルタ（ＳＦ）12’は、第七、第
八、第九、第十フリップフロップ回路（ＦＦ７，ＦＦ
８，ＦＦ９，ＦＦ１０）12a,12b,12c,12d、第三、第
四、第五論理和回路（ＯＲ３、ＯＲ４、ＯＲ５）12e,12
f,12g、第一、第二容量（Ｃ１，Ｃ２）12h,12i、第一、
第二電流源（Ｊ１，Ｊ２）12j,12k、第二電圧源（Ｅ
２）12l、第四、第五、第六、第七、第八スイッチ（Ｓ
Ｗ４，ＳＷ５，ＳＷ６，ＳＷ７、ＳＷ８）12m,12n,12o,
12p,12q、電流電圧変換器（Ｖ／Ａ）12rから成る。

【００７３】第七フリップフロップ回路（ＦＦ７）12a
は、クリア優先型ディレイフリップフロップであり、高
レベル信号をデ−タ入力（Ｄ入力）、図１２に示されて
いる周波数差検出回路（ＤＦＤ）２の第一論理和回路28
aの出力ＯＲ１の反転信号をクロック入力端子ＣＬＫへ
の入力信号、電圧制御発振器15の出力信号ＶＣＯをクリ
ア端子ＣＬＲへの入力信号とし、ＣＬＫ入力信号の立ち
上がりエッジに同期したパルス幅Ｔvco／２の出力信号
を形成する（Ｔvcoは電圧制御発振器15の出力信号ＶＣ
Ｏの周期）。第八フリップフロップ回路（ＦＦ８）12b
は、クリア優先型ディレイフリップフロップであり、高
レベル信号をデ−タ入力（Ｄ入力）、図１２に示されて
いる周波数差検出回路（ＤＦＤ）２の第二論理和回路29
aの出力ＯＲ２の反転信号をクロック入力端子ＣＬＫへ
の入力信号、電圧制御発振器15の出力ＶＣＯの反転信号
をクリア端子ＣＬＲへの入力信号とし、ＣＬＫ入力信号
の立ち上がりエッジに同期したパルス幅Ｔvco／２の出
力信号を形成する。

【００７４】第九フリップフロップ回路（ＦＦ９）12c
は、クリア優先型ディレイフリップフロップであり、高
レベル信号をデ−タ入力（Ｄ入力）入力、第七フリップ
フロップ回路（ＦＦ７）12aの出力の反転信号をクロッ
ク入力端子ＣＬＫへの入力信号、第五論理和回路（ＯＲ
５）12gの出力信号をクリア端子ＣＬＲへの入力信号と
し、ＣＬＫ入力信号の立ち上がりエッジに同期して高レ
ベル信号を出力し、図１２の第一、第二論理和回路28a,
29aの出力信号ＯＲ１，ＯＲ２が高レベルになると、低
レベル信号を出力する。第十フリップフロップ（ＦＦ１
０）12dは、クリア優先型ディレイフリップフロップで
あり、高レベル信号をデ−タ入力（Ｄ入力）、第八フリ
ップフロップ回路（ＦＦ８）12bの出力の反転信号をク
ロック入力端子ＣＬＫへの入力信号、第五論理和回路
（ＯＲ５）12gの出力信号をクリア端子ＣＬＲへの入力
信号とし、ＣＬＫ入力信号の立ち上がりエッジに同期し
て高レベル信号を出力し、図１２の第一、第二論理和回
路28a,29aの出力信号ＯＲ１，ＯＲ２が高レベルになる
と、低レベル信号を出力する。

【００７５】第三論理和回路（ＯＲ３）12eは第七、第
八フリップフロップ回路（ＦＦ７，ＦＦ８）12a,12bの
出力信号を入力とし、両信号の論理和信号を出力端子に
形成する。第四論理和回路（ＯＲ４）12fは第九、第十
フリップフロップ（ＦＦ９，ＦＦ１０）12c,12dの出力
信号を入力とし、両信号の論理和信号を出力端子に形成
する。第五論理和回路（ＯＲ５）12gは図１２に示され
ている周波数差検出回路（ＤＦＤ）２の第一、第二論理
和回路28a,29aの出力信号ＯＲ１，ＯＲ２を入力とし、
両信号の論理和信号を出力端子に形成する。

【００７６】第一容量（Ｃ１）12hは第一、第二電流源
（Ｊ１，Ｊ２）12j,12kの出力電流を入力とし、第四、
第五スイッチ（ＳＷ４，ＳＷ５）12m,12nを制御する第
一、第二論理和回路（ＯＲ１，ＯＲ２）28a,29a（図１
２）のパルス幅と第一、第二電流源（Ｊ１，Ｊ２）12j,
12kの出力電流値の積に応じた電圧で充電（あるいは放
電）され、第七スイッチ（ＳＷ７）12pを制御する第四
論理和回路（ＯＲ４）12fの出力信号が高レベルになる
と端子間電圧が零とされる。第二容量（Ｃ２）12iは第
六スイッチ（ＳＷ６）12oを制御する第三論理和回路
（ＯＲ３）12eの出力が高レベルの時に、第一容量（Ｃ
１）12hの出力電圧が伝達され保持する。

【００７７】次に、図３７および図３８に上記実施例の
平滑フィルタ（ＳＦ）12’のタイミング図を示す。外部
入力信号の位相が電圧制御発振器15の出力信号ＶＣＯの
位相より進んでいるとする。このとき周波数検出回路
（ＤＦＤ）２の第一論理和回路27aの出力ＯＲ１は、図
３７に示すように零(低レベル)であり、第二論理和回路
29aはパルス幅Ｔadv（Ｔadv：外部入力信号の立ち上が
りあるいは立ち下がりエッジとＶＣＯ出力信号の立ち上
がりエッジの時間差）のパルス信号ＯＲ２を出力し（図
３２参照）、この出力ＯＲ２が高レベルの間は、第四ス
イッチ（ＳＷ４）が閉じられ、第一容量（Ｃ１）12hの
端子間電圧Ｖc1は第一電流源（Ｊ１）12kによってＶc1＝Ｉ１＊Ｔadv／Ｃ1＝Ｋ2＊Ｔadv （Ｋ２＝Ｉ１／Ｃ1）（Ｉ１：電流源Ｊ１の電流値）に
充電される。ただしこの時、第五スイッチ（ＳＷ５）12
nは開放されたままである。

【００７８】次に、図１２に示されている周波数差検出
回路（ＤＦＤ）２の第二論理和回路29aの出力信号ＯＲ
２が低レベルになると、第八フリップフロップ回路（Ｆ
Ｆ８）12bの出力Ｑ８が高レベルとなり、この出力が高
レベルの間、第六スイッチ（ＳＷ６）12oは閉じられ、
第一容量Ｃ１の充電電圧が第二容量（Ｃ２）12iに伝達
され、その端子間電圧Ｖc2はＶc2＝Ｖc1＝Ｋ2＊Ｔadv （Ｃ１＞＞Ｃ２）となる。そして、この電圧値は再び第六スイッチ（ＳＷ
６）12oが閉じられるまで保持される。また、この端子
間電圧Ｖc2は電流電圧変換器（Ｖ／Ａ）12rを経てロウ
パスフィルタ（ＬＰＦ）に出力される。次に、第八フリ
ップフロップ回路（ＦＦ８）12bの出力信号Ｑ８が低レ
ベルになると、第十フリップフロップ回路（ＦＦ１０）
12dの出力が高レベルとなり、第七スイッチ（ＳＷ７）1
2pが閉じられ、第一容量（Ｃ１）12hの電荷を放電し、
第一容量（Ｃ１）12hの端子間電圧Ｖc1が必要以上に増
大されることを防止している。

【００７９】一方、外部入力信号の位相が電圧制御発振
器15の出力信号ＶＣＯの位相より遅れていれば、図３８
に示すように周波数検出回路（ＤＦＤ）２の第二論理和
回路28aの出力ＯＲ２は零（低レベル）であり、第一論
理和回路27aはパルス幅Ｔvco／２−Ｔdel（Ｔdel：外部
入力信号の立ち上がりあるいは立ち下がりエッジとＶＣ
Ｏ出力信号の立ち上がりエッジの時間差）のパルス信号
ＯＲ１を出力し（図３１参照）、この出力ＯＲ１が高レ
ベルの間は、第五スイッチ（ＳＷ５）12nが閉じられ、
第八スイッチ（ＳＷ８）12qは第二電圧源（Ｅ２）12l側
に接続され、第一容量（Ｃ１）12hの端子間電圧Ｖc1は
第一電流源（Ｊ１）12kおよび第二電圧源（Ｅ２）12lに
よってＶc1＝Ｖ＋Ｉ２＊（Ｔvco／２−Ｔdel）／Ｃ1 （Ｖ：Ｅ２の電圧値）（Ｉ２：Ｊ２の電流値）に充電さ
れる。この時、第四スイッチ（ＳＷ４）は開放されたま
まである。

【００８０】ここで、予め、Ｉ２＝Ｉ１、Ｖ＝−Ｉ２＊
Ｔvco／Ｃ１／２のように第二電流源（Ｊ２）12kと電圧
源（Ｅ）12lの値を設定しておくと、第一容量（Ｃ１）1
2hの端子間電圧Ｖc1はＶc1＝−Ｔdel＊Ｉ１／Ｃ1＝−Ｋ２＊Ｔdel となり、外部入力信号と電圧制御発振器15の出力信号Ｖ
ＣＯの位相差（時間差）に比例した電圧値を示す。従っ
て、この電圧を位相比較器（ＰＣ）11のＤＯＷＮ信号に
代わって、ロウパスフィルタ（ＬＰＦ）14への出力信号
として用いることができる。

【００８１】次に、図１２に示されている周波数差検出
回路（ＤＦＤ）２の第一論理和回路29aの出力信号ＯＲ
１が低レベルになると、第七フリップフロップ回路（Ｆ
Ｆ７）12bの出力Ｑ７が高レベルとなり、この出力Ｑ７
が高レベルの間、第六スイッチ（ＳＷ６）12oは閉じら
れ、第一容量Ｃ１の充電電圧が第二容量（Ｃ２）12iに
伝達され、その端子間電圧Ｖc2はＶc2＝Ｖc1＝−Ｋ2＊Ｔdel （Ｃ１＞＞Ｃ２）となり、この端子間電圧は第六スイッチ（ＳＷ６）12o
が再び閉じられるまで保持される。また、この電圧は電
流電圧変換器（Ｖ／Ａ）12rを経てロウパスフィルタ
（ＬＰＦ）14に出力される。次に、第七フリップフロッ
プ回路（ＦＦ７）12aの出力信号Ｑ７が低レベルになる
と、第九フリップフロップ回路（ＦＦ９）12cの出力Ｑ
９が高レベルとなり、第七スイッチ（ＳＷ７）12pが閉
じられ、第一容量（Ｃ１）12hの電荷を放電する。

【００８２】この様に、本実施例の平滑フィルタ（Ｓ
Ｆ）12を用いたＰＬＬ回路は、図３６に示す実施例の様
に位相比較器（ＰＣ）11を省略でき、かつ平滑フィルタ
のないＰＬＬ回路でのロウパスフィルタの出力電圧ＶLP
Fを示す図３９にハッチングで示されているような電圧
の過剰部分を防止できる利点を持つ。本実施例のＰＬＬ
回路では、図１８に示した方式、すなわち周波数差検出
回路（ＤＦＤ）２を用い電圧制御発振器15の実効自走周
波数を制御する方式を適用しているが、符号付き信号を
出力する周波数差検出回路（ＤＦＤ）２bを用いた方式
（図１７）あるいは周波数差検出回路（ＤＦＤ）２と第
６フリップフロップ（ＦＦ６）を用いた方式（図２０）
により電圧制御発振器15の実効自走周波数を制御するよ
うにしてもよい。

【００８３】一般に、ディジタル信号を出力する論理回
路を用いた位相比較器とチャ−ジポンプを持つＰＬＬ回
路では、図３９に示すように、チャ−ジポンプの出力UP
が高レベルであるときに、ロウパスフィルタの出力ＶLP
FはＶLPF＝（ＲL＋ＣL-¹∫ｄｔ）Ｉcp Ｉcp：チャ−ジポンプの出力電流となる。ここで、一般に上式の右辺第２項は右辺第１項
に比べ非常に小さい値なのでＶLPF≒ＲL・Ｉcp となり、ＶLPFは入出力信号間の位相関係に全く無関係
な値となり、アナログ位相比較器を持つＰＬＬ回路のロ
ウパスフィルタの出力電位よりかなり高い値となる。こ
のように、ディジタル出力位相比較器を用いたＰＬＬ回
路はチャ−ジポンプの出力が高レベルであるとき、電圧
制御発振器の発振周波数は過剰に制御されてしまい、ア
ナログ位相比較器を用いたＰＬＬ回路と比較して、同期
外れが起こり易くなる。

【００８４】図４０に本発明によるトリガ信号発生回路
（ＴＰＧ）６とそれを用いたＰＬＬ回路の実施例を示す
（但し、ここでは、簡単のためロウパスフィルタ（ＬＰ
Ｆ）14の構成は完全積分型のものを用いた場合を示して
いる）。本実施例のトリガ信号発生回路（ＴＰＧ）６
は、ＰＬＬ回路が同期外れ状態にあるときあるいは外部
からトリガ信号を印加したときに、ＰＬＬ回路を引き込
み状態に設定するための諸信号を発生する回路である。
本実施例のトリガ信号発生回路（ＴＰＧ）６は、図４０
に示されているように第六、第七論理和回路（ＯＲ６，
ＯＲ７）61,62、第二論理積回路（ＡＮＤ２）63、しき
い値回路（ＨＬＤ）64、分周回路（ＤＩ）65から成る。

【００８５】第六論理和回路（ＯＲ６）61は外部トリガ
信号EXT.TRIGGERおよび第二論理積回路（ＡＮＤ２）63
の出力信号を入力信号とし、これらの入力信号の論理和
を状態制御回路（ＳＣ）３に出力する。従って、しきい
値回路（ＨＬＤ）64の出力信号あるいは外部トリガ信号
EXT.TRIGGERのレベルが低レベルから高レベルに変化す
ると、ＰＬＬ回路は引き込み動作を開始する。第七論理
和回路（ＯＲ７）62は分周回路（ＤＩ）65の出力信号お
よび状態制御回路（ＳＣ）３の第一パルス信号発生回路
（ＩＰＧ）31（図９参照）の出力信号302を入力とし、
これらの入力信号の論理和を周波数差検出回路（ＤＦ
Ｄ）２のクリア端子ＣＬＲに出力する。従って、分周回
路（ＤＩ）65の出力信号が低レベルであり、かつしきい
値回路（ＨＬＤ）64の出力信号およびトリガ信号の入力
レベルが低レベルであるときのみ、周波数差検出回路
（ＤＦＤ）２がクリア状態を解除されて動作状態となる
ことができる。

【００８６】第二論理積回路（ＡＮＤ２）63はしきい値
回路（ＨＬＤ）64の出力信号と、状態制御回路（ＳＣ）
３の第二パルス信号（ｓｐ）303（図１０参照）の反転
信号を入力とし、この両信号の論理積信号を出力信号と
している。従って、このＰＬＬ回路が同期はずれ状態を
起こしており、電圧制御発振器（ＶＣＯ）15の出力信号
の実効自走周波数が周波数差検出回路（ＤＦＤ）２の出
力によって設定されている状態（第二パルス信号（ｓ
ｐ）303が高レベル）であれば、第二論理積回路出力
（ＡＤＮ２）63は低レベルとなるので、状態制御回路
（ＳＣ）３の出力端子からパルス信号ｉｐは出力されな
い。一方、このＰＬＬ回路が同期はずれ状態を起こして
おり、第二パルス信号（ｓｐ）303の出力信号が低レベ
ルであれば、第二論理積回路（ＡＤＮ２）63の出力は高
レベルとなり、状態制御回路（ＳＣ）３はパルス信号ｉ
ｐ，ｓｐを出力し、ＰＬＬ回路を引き込み状態に設定す
る。

【００８７】しきい値回路（ＨＬＤ）64は周波数差検出
回路（ＤＦＤ）２の出力信号を入力とし、周波数差検出
回路（ＤＦＤ）２の出力信号があるしきい値を越えたと
きに高レベルの信号を出力端子に出力する。すなわち、
しきい値回路（ＨＬＤ）64は外部入力信号の周波数とＰ
ＬＬ内部の局部発振器（ＶＣＯ）の発振周波数との差が
許容値以下であれば低レベル信号を出力し、許容値以上
であれば高レベルの信号を出力する回路である。

【００８８】分周回路（ＤＩ）65は、ＣＬＲ入力端子付
きの分周回路であり、電圧制御発振器（ＶＣＯ）15の出
力信号を入力とし、この入力信号をＮ分周した信号を第
七論理和回路（ＯＲ７）62に出力する。従って、分周回
路（ＤＩ）65は電圧制御発振器（ＶＣＯ）15の出力信号
の周期のＮ倍の時間ごとに、周波数差検出回路（ＤＦ
Ｄ）２を動作状態（周波数差検出状態）に設定し、外部
入力信号の周波数と電圧制御発振器（ＶＣＯ）15の出力
信号の周波数の差を検出し、この検出信号をしきい値回
路（ＨＬＤ）64を通して第二論理積回路（ＡＮＤ２）63
に出力する。また、分周回路（ＤＩ）65のクリア端子Ｃ
ＬＲは、状態制御回路（ＳＣ）３の第一パルス出力信号
（ｉｐ）302を入力としており、第一パルス信号（ｉ
ｐ）302信号が高レベルになると分周回路（ＤＩ）65の
出力を強制的に低レベルとしている。これは、状態制御
回路（ＳＣ）３の第二パルス信号（ｓｐ）303が高レベ
ルであるときに周波数差検出回路（ＤＦＤ）２の出力が
初期化されないようにするためである。

【００８９】以下、図４０のＰＬＬ回路において外部入
力信号が零である状態からのＰＬＬ回路の引き込み過程
について、図４１のタイミング図を用いて説明する。こ
こでは簡単のために、初期状態において周波数差検出回
路（ＤＦＤ）２の出力は零、電圧制御発振器（ＶＣＯ）
15の出力信号の発振周波数は本来の自走周波数（固有周
波数）ｆｒ（すなわちｆinitial＝ｆｒ）であると仮定
する。外部入力信号INPUTがＰＬＬ回路に入力x;ると、
周波数差検出回路（ＤＦＤ）２は動作を開始する。そし
て、外部入力信号の周波数と電圧制御発振器（ＶＣＯ）
15の出力信号の発振周波数ｆrの差が許容値を越えてい
るならば、Ｎ＊Ｔｖｃｏ（Ｔｖｃｏ：ＶＣＯの周期）の
時間内に周波数差検出回路（ＤＦＤ）２の出力はしきい
値回路（ＨＬＤ）64の入力しきい値を越え、しきい値回
路（ＨＬＤ）64は高レベルの信号を第二論理積回路（Ａ
ＮＤ２）63に出力する。

【００９０】次に、第二論理積回路63（ＡＮＤ）は状態
制御回路（ＳＣ）３の第二パルス信号（ｓｐ）303が低
レベルであるので、高レベルの出力信号を状態制御回路
（ＳＣ）３に出力する。状態制御回路（ＳＣ）３はこの
入力信号の立ち上がりエッジ同期して、第一パルス信号
（ｉｐ）302を出力し、周波数差検出回路（ＤＦＤ）２
及び分周回路（ＤＩ）65を初期化する。続いて第一パル
ス信号（ｉｐ）302の立ち下がりエッジに同期して、第
二パルス信号（ｓｐ）303が出力され、この信号は第
一、第二スイッチ（ＳＷ１，ＳＷ２）16ｋ,17ｋを閉
じ、電圧制御発振器（ＶＣＯ）15の出力信号の周波数を
本来の自走周波数（固有周波数）に設定し、さらに周波
数差検出回路（ＤＦＤ）２の出力信号ＶsによってＰＬ
Ｌ本体回路内部のロウパスフィルタ（ＬＰＦ）14の容量
(ＣL)14bを充放電する。そして、第二パルス信号（ｓ
ｐ）303が低レベルになると、第一、第二スイッチ（Ｓ
Ｗ１，ＳＷ２）16h,17hを開放し、ＰＬＬ本体回路１は
本来のＰＬＬ回路の動作で、位相の微調整を行い、速や
かに同期を完了する。

【００９１】次に、ハ−モニックロッキングやノイズ等
で、電圧制御発振器（ＶＣＯ）15の出力信号の発振周波
数と外部入力信号の周波数の差が許容値を越えたときの
引き込み過程を、図４２のタイミングチャートを用いて
説明する。図４２の横軸のＡ点で電圧制御発振器（ＶＣ
Ｏ）15の出力信号の発振周波数が変化したとする。そし
て、Ｂ点で分周回路（ＤＩ）65の出力が低レベルになっ
たと仮定する。すると、周波数差検出回路（ＤＦＤ）２
が動作を開始し、両信号の周波数差が許容値を越えてい
るので、周波数差検出回路（ＤＦＤ）２の出力信号は、
しきい値回路（ＨＬＤ）64の入力しきい値を越え、以
下、図４１の場合と全く同様の動作でＰＬＬ回路は引き
込み状態にされた後、同期を完了する。このように本実
施例のトリガ信号発生回路（ＴＰＧ）を設けたＰＬＬ回
路を用いると、回路規模をほとんど増大させることな
く、ハ−モニックロッキングを防止することができる。
また、本実施例のトリガ信号発生回路は前述した全ての
ＰＬＬ回路において使用可能である。

【００９２】なお、本発明のＰＬＬ回路においては、引
き込み状態の初期に電圧制御発振器（ＶＣＯ）の発振周
波数を初期化する必要があり、実施例では図６、図７、
図８、図１７、図１８、図２０、図２３、図２５、図２
６、図３０、図３６、図４０に示されているように、第
一スイッチ（ＳＷ１）を閉じることによりこれを行って
いるが、電圧制御発振器の発振周波数初期化をより正確
に行うために、第一スイッチ（ＳＷ１）の接続を図４３
のようにしてもよい。また、第一スイッチ（ＳＷ１）を
閉じなくても、電圧制御発振器（ＶＣＯ）が本来の自走
周波数（固有周波数）での発振状態が実現可能な場合
や、電圧制御発振器の周波数差の補正Δｆが周波数差検
出回路（ＤＦＤ）の出力の符号を含めて行われるため、
特に上記の固有周波数での発振状態が不要な場合におい
ては、第一スイッチ（ＳＷ１）と第一電圧源（Ｅ１）は
省略し、回路を簡略化するようにしてもよい。

【００９３】

【発明の効果】以上説明したように、この発明は、従来
形のＰＬＬ本体回路１に、周波数差検出回路２、状態制
御回路３、スイッチ回路４、トリガ信号発生回路５を付
加して、ＰＬＬ回路を構成し、ＰＬＬ回路が同期はずれ
起こしているとき、またはトリガ信号が入力したとき
に、周波数差検出回路の出力信号によってその電圧制御
発振器の実効自走周波数を制御するようにしたので、ほ
とんど瞬時に周波数同期を完了し、その後、従来のＰＬ
Ｌ回路と同様の動作で位相同期を完了する。この結果、
引き込み時間を考慮しないＰＬＬ回路の設計ができるの
で、高速引き込み特性、低ノイズ特性を同時に満たすＰ
ＬＬ回路を実現できるという効果があるる。また、周波
数差検出回路は位相比較型の周波数差検出回路としたの
で、位相比較器と回路を兼用することができ、従来のＰ
ＬＬ回路の場合に比し回路規模をほとんど増大させるこ
となく、NRZ入力信号のクロック信号周波数と電圧制御
発振器の発振周波数との差を検出できるという効果があ
る。

【００９４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
ＰＬＬ本体回路内部の局部発振器は、電圧制御発振器で
あるが、電流制御発振器（ＣＣＯ）の形態を採ることが
でき、またその回路形式は前述したエミッタ結合型マル
チバイブレ−タ回路に限定されることなく、例えば、リ
ングオシレ−タ等の回路形式を採ることもできる。ま
た、電圧制御発振器の実効自走周波数の設定方法も、前
述した周波数差検出回路の出力信号によって直接電圧制
御発振器の制御電圧を制御する方法に限定されず、例え
ば、スイッチドキャパシタ等を用いて間接的に電圧制御
発振器の実効自走周波数を制御する方法も適用できる。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路の基本構成を示すブロ
ック図、

【図２】本発明に係るＰＬＬ回路の一実施例を示すブロ
ック図、

【図３】本発明に係るＰＬＬ回路の他の実施例を示すブ
ロック図、

【図４】本発明に係るＰＬＬ回路と従来のＰＬＬ回路の
同期過程の違いを示すグラフ、

【図５】本発明に係るＰＬＬ回路を構成する状態制御回
路の構成例を示すブロック図、

【図６】図５に示す状態制御回路を用いたＰＬＬ回路の
一実施例を示すブロック図、

【図７】図５に示す状態制御回路を用いたＰＬＬ回路の
他の実施例を示すブロック図、

【図８】図５に示す状態制御回路を用いたＰＬＬ回路の
他の実施例を示すブロック図、

【図９】状態制御回路の他の構成例を示すブロック図、

【図１０】図９に示す状態制御回路を用いたＰＬＬ回路
の他の実施例を示すブロック図、

【図１１】図１０に示すＰＬＬ回路の変形例（スイッチ
の設定位置）を示すブロック図、

【図１２】本発明に係るＰＬＬ回路を構成する周波数差
検出回路の構成例を示すブロック図、

【図１３】周波数差検出回路の他の構成例を示すブロッ
ク図、

【図１４】図１２に示す周波数差検出回路のタイミング
図、

【図１５】図１３に示す周波数差検出回路のタイミング
図、

【図１６】外部入力信号周波数とＶＯＣ周波数との比が
約１：３のときの図１２に示す周波数差検出回路のタイ
ミング図、

【図１７】入力信号間の周波数差の絶対値および符号を
検出可能な周波数差検出回路を用いたＰＬＬ回路の一実
施例を示すブロック図、

【図１８】図１２または図１３の周波数差検出回路を用
いたＰＬＬ回路の一実施例を示すブロック図、

【図１９】外部入力信号周波数とＶＯＣの固有周波数と
の関係を示す図、

【図２０】本発明に係るＰＬＬ回路の他の実施例を示す
ブロック図、

【図２１】図２０に示すＰＬＬ回路におけるΔｆ＝ｆin
−ｆvco＞０のときの引込み過程を示すタイミング図、

【図２２】図２０に示すＰＬＬ回路におけるΔｆ＝ｆin
−ｆvco＜０のときの引込み過程を示すタイミング図、

【図２３】本発明に係るＰＬＬ回路のより具体的な実施
例を示すブロック図、

【図２４】図２３に示すＰＬＬ回路における引込み過程
を示すタイミング図、

【図２５】本発明に係るＰＬＬ回路の他の具体的実施例
を示すブロック図、

【図２６】本発明に係るＰＬＬ回路のさらに他の具体的
実施例を示すブロック図、

【図２７】電圧制御発振器ＶＣＯの具体的回路例を示す
回路図、

【図２８】図２６に示すＰＬＬ回路における引込み過程
を示すタイミング図、

【図２９】本発明に係るＰＬＬ回路を構成する位相比較
器の実施例を示すブロック図、

【図３０】図２９の位相比較器を用いたＰＬＬ回路の一
実施例を示すブロック図、

【図３１】ＶＣＯ位相＞外部入力信号位相のときの周波
数差検出回路の内部信号のタイミングを示す図、

【図３２】ＶＣＯ位相＜外部入力信号位相のときの周波
数差検出回路の内部信号のタイミングを示す図、

【図３３】図２９の位相比較器の出力信号のタイミング
を示す図、

【図３４】従来の位相比較器の構成例を示す論理回路
図、

【図３５】本発明に係るＰＬＬ回路を構成する平滑フィ
ルタの実施例を示す回路構成図、

【図３６】図３５の平滑フィルタを用いたＰＬＬ回路の
一実施例を示すブロック図、

【図３７】外部入力信号位相が進んでいる場合の図３５
の平滑フィルタの動作を示すタイミング図、

【図３８】外部入力信号位相が遅れている場合の図３５
の平滑フィルタの動作を示すタイミング図、

【図３９】平滑フィルタのないＰＬＬ回路の電位を示す
波形図、

【図４０】トリガ信号発生回路を備えたＰＬＬ回路の実
施例を示すブロック図、

【図４１】図４０に示すＰＬＬ回路における外部入力信
号が零である状態からの引込み過程を示すタイミング
図、

【図４２】図４０に示すＰＬＬ回路におけるＶＣＯ発振
周波数と外部入力信号周波数の差が許容値を越えたとき
の引込み過程を示すタイミング図、

【図４３】ＶＣＯ発振周波数の初期化を確実に行なう機
能を備えたＰＬＬ回路の実施例を示すブロック図であ
る。

【符号の説明】

１ＰＬＬ回路本体２周波数差検出回路３状態制御回路４スイッチ回路５トリガ信号発生回路１１位相比較器１２平滑フィルタ１３チャージポンプ１４ローパスフィルタ１５局部発振器（電圧制御発振器）１８バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者中司賢一福岡県粕屋郡志免町大字志免1325−１ (72)発明者江良佳和東京都千代田区丸の内１丁目５番１号株式会社日立製作所光技術開発推進本部内

Claims

【特許請求の範囲】

【請求項１】所定の自走周波数を持ちかつ制御信号に
従って発振周波数が制御される局部発振器と、その出力
信号と外部入力信号との位相差に従った制御信号を形成
する位相比較回路と、上記位相比較回路からの制御信号
を受け上記局部発振器の制御信号入力を形成するロウパ
スフィルタから成るＰＬＬ本体回路と、上記外部入力信
号の周波数と上記ＰＬＬ本体回路内部の局部発振器の発
振周波数との差に応じた信号を出力する周波数差検出回
路と、内部で生成または外部から印加されるトリガ信号
に応じて上記ＰＬＬ本体回路と周波数差検出回路の回路
状態を設定するための制御信号を生成する状態制御回路
および上記ＰＬＬ本体回路への制御信号の切換えを行な
うスイッチ回路とから成り、上記の周波数差検出回路の
出力を用いて、上記ＰＬＬ本体回路内部の局部発振器の
実効自走周波数をほぼ外部入力信号の周波数に設定する
ことによって高速引き込みを可能としたことを特徴とす
るＰＬＬ回路。
【請求項２】上記状態制御回路は、内部で生成または
外部から印加されるトリガ信号に応じて複数個のパルス
信号を形成し、これらのパルス信号と上記スイッチ回路
によって上記周波数差検出回路を初期化し、次に所定の
サンプリング時間だけ周波数差検出回路を検出状態に
し、その結果得られる周波数差に応じた出力信号が上記
ＰＬＬ本体回路内部の局部発振器の制御信号設定端子に
印加されるとともに、上記ＰＬＬ本体回路内部の局部発
振器の制御信号入力がＰＬＬ本体回路内部のロウパスフ
ィルタ出力によって制御されるように構成されているこ
とを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】上記周波数差検出回路は、所定のサンプ
リング時間内において、上記外部入力信号の立ち上がり
エッジと立ち下がりエッジの一方または両方での上記外
部入力信号と上記ＰＬＬ本体回路内部の局部発振器の出
力信号間の位相の進みまたは遅れの関係を示す信号を形
成する手段と、その信号に基づいて位相の進み、遅れの
反転回数を計数する計数回路とを備え、連続した同符号
を含むデ−タ信号における基本周波数差の検出が可能に
されていることを特徴とする請求項１または請求項２記
載のＰＬＬ回路。
【請求項４】上記周波数差検出回路は、上記外部入力
信号の周波数と上記ＰＬＬ本体回路内部の局部発振器の
発振周波数の差の少なくとも絶対値のみを検出できるよ
うに構成され、ジトリガ信号に応じて交互に出力が反転
するように構成された符号制御信号発生回路の出力信号
と上記周波数差検出回路の出力に基づいて、上記ＰＬＬ
本体回路内部の局部発振器の実効自走周波数を所要の値
に設定することを特徴とする請求項３記載のＰＬＬ回
路。
【請求項５】上記ＰＬＬ本体回路内部の局部発振器の
実効自走周波数は、上記ＰＬＬ本体回路内部の局部発振
器の周波数設定用制御電圧（もしくは電流）あるいは上
記ロウパスフィルタの内部電圧を上記周波数差検出器の
出力信号および上記状態制御回路の出力を用いて制御す
ることによって設定されることを特徴とする請求項１、
請求項２、請求項３または請求項４項記載のＰＬＬ回
路。
【請求項６】上記ＰＬＬ本体回路内部の局部発振器の
実効自走周波数は、抵抗と容量とから成る完全積分型ロ
ウパスフィルタの容量への電荷の充放電の量を上記周波
数差検出回路の出力および上記状態制御回路の出力を用
いて制御することによって設定されることを特徴とする
請求項５項記載のＰＬＬ回路。
【請求項７】上記ＰＬＬ本体回路内部の局部発振器
は、上記周波数差検出回路の出力信号に応じて上記ＰＬ
Ｌ本体回路内部の局部発振器の回路構成または回路を構
成する素子の値または発振周波数を設定するためのパラ
メタを変化させることで上記局部発振器の周波数制御端
子入力が零である時の発振周波数（固有自走周波数）が
所定の値に制御されるように構成されていることを特徴
とする請求項１項、請求項２、請求項３または請求項４
記載のＰＬＬ回路。
【請求項８】上記周波数差検出回路は上記外部入力信
号とＰＬＬ本体回路内部の局部発振器の出力信号の周波
数差を示す信号を出力する端子と、これらの信号の位相
差関連情報を出力する端子と、上記信号の位相の進み、
遅れを示す信号を出力する端子とを備え、上記ＰＬＬ本
体回路内部の位相比較器は第一の入力を上記周波数差検
出回路からの上記位相差関連情報信号、第二の入力信号
を上記ＰＬＬ本体回路の局部発振器の出力信号とし、第
三の入力を上記周波数差検出回路からの位相の進み、遅
れを示す信号とする論理回路を備えてなることを特徴と
する請求項１、請求項２、請求項３、請求項４、請求項
５、請求項６または請求項７記載のＰＬＬ回路。
【請求項９】上記周波数差検出回路は、上記外部入力
信号とＰＬＬ本体回路内の局部発振器の出力信号の周波
数の差を示す出力端子とこれらの信号の位相差関連情報
信号を出力する端子とを備えるとともに、上記ＰＬＬ本
体回路内部には、上記位相差関連情報と上記ＰＬＬ本体
回路内部の局部発振器を入力信号とし、上記ＰＬＬ本体
回路内部の局部発振器の出力信号の立ち上がりエッジと
上記外部入力信号の立ち上がり（あるいは立ち下がり）
エッジの時間差に応じた電圧（あるいは電流）をロウパ
スフィルタに出力する平滑フィルタが設けられているこ
とを特徴とする請求項１、請求項２、請求項３、請求項
４、請求項５、請求項６または請求項７記載のＰＬＬ回
路。
【請求項１０】上記周波数差検出回路からの出力信号
に基づいてＰＬＬ回路の非同期状態を検出しＰＬＬ回路
を引き込み状態に設定するためのトリガ信号を発生する
回路を備えてなることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５、請求項６、請求項
７、請求項８または請求項９記載のＰＬＬ回路。
【請求項１１】上記トリガ信号発生回路は、ＰＬＬ回
路が同期、非同期状態に関わらず周波数差検出回路をほ
ぼ一定の間隔で動作させるサンプリング回路と、該サン
プリング回路出力信号がハイレベルあるいはロウレベル
である間周波数差検出回路を動作させこの出力信号が一
定のレベルに達しているか否かを判定し、ＰＬＬ回路が
同期、非同期のいずれの状態にあるのかを検出する同期
はずれ状態検出回路とから成ることを特徴とする請求項
１０記載のＰＬＬ回路。
【請求項１２】上記周波数差検出回路は、所定の基本
周波数を持ちディジタル信号によって符号化されたデー
タ信号を第一の入力とし、上記ＰＬＬ本体回路内部の局
部発振器の出力または局部発振器の出力を分周した信号
を第二の入力とし、所定のサンプリング時間内において
上記デ−タ信号の立ち上がりエッジと立ち下がりエッジ
の一方または両方での、これら両入力信号の位相差の正
負の反転を計測する計数回路を備え、連続する同符号を
含むデ−タ信号の基本周波数と局部発振器出力の周波数
の差を検出可能とされていることを特徴とする請求項１
〜請求項１０記載のＰＬＬ回路。
【請求項１３】上記位相比較器は、所定の基本周波数
を持ちディジタル信号によって符号化されたデータ信号
を第一の入力とし、上記ＰＬＬ本体回路内部の局部発振
器の出力または局部発振器の出力を分周した信号を第二
の入力とし、請求項１２記載の周波数差検出回路から出
力される位相差関連情報信号を第三の入力とし、上記Ｐ
ＬＬ本体回路内部の局部発振器の出力または局部発振器
の分周出力の立ち上がりエッジと上記デ−タ信号の立ち
上がり（あるいは立ち下がり）エッジの時間差に応じた
パルス幅をもつ信号を出力する論理回路を備えてなるこ
とを特徴とする請求項１２記載のＰＬＬ回路。
【請求項１４】請求項１２記載の周波数差検出回路か
ら出力される位相差関連情報信号を第一の入力とし、外
部入力信号を第二入力とし、この外部入力信号の立ち上
がりエッジ（あるいは立ち下がりエッジ）と上記電圧制
御発振器の出力信号の立ち上がりエッジの時間差に応じ
たパルス幅を持つ上記周波数差検出回路の位相差関連情
報信号を平滑化するための積分器、および該積分器の充
放電の状態を制御するためのスイッチが設けられ、この
平滑化された信号をチャ−ジポンプ（あるいはロウパス
フィルタ）に出力する平滑フィルタが上記ＰＬＬ本体回
路内部に設けられていることを特徴とする請求項１２ま
たは請求項１３記載のＰＬＬ回路。