JPH08139595A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH08139595A JPH08139595A JP6277670A JP27767094A JPH08139595A JP H08139595 A JPH08139595 A JP H08139595A JP 6277670 A JP6277670 A JP 6277670A JP 27767094 A JP27767094 A JP 27767094A JP H08139595 A JPH08139595 A JP H08139595A
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- 239000003990 capacitor Substances 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 16
- 230000003111 delayed effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路において、入力信号パルスの一部
が歯抜けになった場合でもＶＣＯの出力周波数が変動す
ることなく安定したＰＬＬ回路を得るための位相比較回
路を提供する。 【構成】 本発明の位相比較回路は、入力信号の立ち上
がりで第１の幅狭パルス（ｃ）を生成する回路と、入力
信号の立ち下がりで第２の幅狭パルス（ｄ）を生成する
回路と、基準信号の立ち下がりで第３の幅狭パルス
（ｅ）を生成する回路と、第１の幅狭パルスと第２の幅
狭パルスから第１の出力信号（ｆ）を生成する回路と、
第１の幅狭パルスと第３の幅狭パルスから第２の出力信
号（ｇ）を生成する回路とから構成される。
が歯抜けになった場合でもＶＣＯの出力周波数が変動す
ることなく安定したＰＬＬ回路を得るための位相比較回
路を提供する。 【構成】 本発明の位相比較回路は、入力信号の立ち上
がりで第１の幅狭パルス（ｃ）を生成する回路と、入力
信号の立ち下がりで第２の幅狭パルス（ｄ）を生成する
回路と、基準信号の立ち下がりで第３の幅狭パルス
（ｅ）を生成する回路と、第１の幅狭パルスと第２の幅
狭パルスから第１の出力信号（ｆ）を生成する回路と、
第１の幅狭パルスと第３の幅狭パルスから第２の出力信
号（ｇ）を生成する回路とから構成される。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に用いられる
位相比較回路に関するものであり、より詳細には、入力
信号パルスの歯抜け（ミッシング）が生じた場合でも、
ＰＬＬ回路を安定に動作させる位相比較回路に関するも
のである。
位相比較回路に関するものであり、より詳細には、入力
信号パルスの歯抜け（ミッシング）が生じた場合でも、
ＰＬＬ回路を安定に動作させる位相比較回路に関するも
のである。
【０００２】
【従来の技術】磁気記録装置、光ディスク装置等から読
出した信号を基に基準信号を作り、この基準信号と同期
させて誤りのない読出し信号を再現するためにＰＬＬ回
路が用いられている。ＰＬＬ回路ではＶＣＯ（電圧制御
発振器）の出力を基準信号として、この基準信号と入力
信号の位相を常に比較し、その比較結果によってＶＣＯ
の出力電圧を制御し、入力信号に同期させた基準信号を
作っている。
出した信号を基に基準信号を作り、この基準信号と同期
させて誤りのない読出し信号を再現するためにＰＬＬ回
路が用いられている。ＰＬＬ回路ではＶＣＯ（電圧制御
発振器）の出力を基準信号として、この基準信号と入力
信号の位相を常に比較し、その比較結果によってＶＣＯ
の出力電圧を制御し、入力信号に同期させた基準信号を
作っている。
【０００３】図７は、従来のＰＬＬ回路を示す図であ
る。図８は図７のＰＬＬの各部の信号波形を示すタイム
チャートを示す図である。図８の（ａ），（ｇ），
（ｆ），（ｄ）の信号波形は、図７のＰＬＬ回路中の対
応する符号の部分の信号電圧を示すタイムチャートであ
る。
る。図８は図７のＰＬＬの各部の信号波形を示すタイム
チャートを示す図である。図８の（ａ），（ｇ），
（ｆ），（ｄ）の信号波形は、図７のＰＬＬ回路中の対
応する符号の部分の信号電圧を示すタイムチャートであ
る。
【０００４】図７において１００は位相比較回路、２０
０はチャージポンプ、３００はＶＣＯ（電圧制御発振
器）、４００は分周器である。入力データ信号（ａ）と
分周器４００からの基準信号（ｂ）は位相比較回路１０
０でその位相が比較され、入力信号（ａ）の位相が基準
信号（ｂ）の位相がよりも進んでいる場合は、幅狭パル
ス（ｇ）を発生し、入力信号（ａ）の位相が基準信号
（ｂ）の位相より遅れている場合は、出力信号（ｆ）を
発生する。チャージポンプ２００は、たとえば、出力信
号（ｇ）が入力した場合はその出力電圧を上昇させ（Ｕ
Ｐ出力信号）、出力信号（ｆ）が入力した場合はその出
力電圧を降下させするように動く（ＤＯＷＮ出力信
号）。ＶＣＯ３００は入力電圧が上昇すると出力周波数
を高くし、入力電圧が降下すると出力周波数を低くする
ように働く。この出力周波数は分周器４００で分周さ
れ、入力電圧（ａ）とほぼ同じ周波数に落される。すな
わち、ＰＬＬ回路は、入力信号（ａ）の位相が基準信号
（ｂ）の位相がよりも進んでいる場合は、基準信号
（ｂ）の位相を進め、入力信号（ａ）の位相が基準信号
（ｂ）の位相より遅れている場合は、基準信号（ｂ）の
位相を遅らせ、常に基準信号が入力信号と同期するよう
に動作する。
０はチャージポンプ、３００はＶＣＯ（電圧制御発振
器）、４００は分周器である。入力データ信号（ａ）と
分周器４００からの基準信号（ｂ）は位相比較回路１０
０でその位相が比較され、入力信号（ａ）の位相が基準
信号（ｂ）の位相がよりも進んでいる場合は、幅狭パル
ス（ｇ）を発生し、入力信号（ａ）の位相が基準信号
（ｂ）の位相より遅れている場合は、出力信号（ｆ）を
発生する。チャージポンプ２００は、たとえば、出力信
号（ｇ）が入力した場合はその出力電圧を上昇させ（Ｕ
Ｐ出力信号）、出力信号（ｆ）が入力した場合はその出
力電圧を降下させするように動く（ＤＯＷＮ出力信
号）。ＶＣＯ３００は入力電圧が上昇すると出力周波数
を高くし、入力電圧が降下すると出力周波数を低くする
ように働く。この出力周波数は分周器４００で分周さ
れ、入力電圧（ａ）とほぼ同じ周波数に落される。すな
わち、ＰＬＬ回路は、入力信号（ａ）の位相が基準信号
（ｂ）の位相がよりも進んでいる場合は、基準信号
（ｂ）の位相を進め、入力信号（ａ）の位相が基準信号
（ｂ）の位相より遅れている場合は、基準信号（ｂ）の
位相を遅らせ、常に基準信号が入力信号と同期するよう
に動作する。
【０００５】
【発明が解決しようとする課題】しかしながら、図７に
示すようなＰＬＬ回路においては、出力信号（ｇ）は入
力信号（ａ）の立ち上がりで１になり、基準信号（ｂ）
の立ち上がりで０になるように制御されているので、入
力信号パルスの一部が歯抜けになった場合、出力信号
（ｆ）のハッチングで示すように基準信号（ｂ）の立ち
上がりで１になった出力信号（ｆ）は次の入力信号
（ａ）が来ないために０になることができず、出力信号
（ｆ）が１の状態のままになっていた。このために、出
力信号（ｆ）はチャージポンプ２００の出力電圧を降下
させＶＣＯ３００の周波数を低下させていた。従って、
本来歯抜けが生じたときは出力信号（ｇ）も（ｆ）も発
生させてはならないにもかかわらず、出力信号（ｆ）の
電圧がチャージポンプ２００に印加され、それによって
ＶＣＯの出力周波数が変動し安定したＰＬＬを供給でき
なかった。
示すようなＰＬＬ回路においては、出力信号（ｇ）は入
力信号（ａ）の立ち上がりで１になり、基準信号（ｂ）
の立ち上がりで０になるように制御されているので、入
力信号パルスの一部が歯抜けになった場合、出力信号
（ｆ）のハッチングで示すように基準信号（ｂ）の立ち
上がりで１になった出力信号（ｆ）は次の入力信号
（ａ）が来ないために０になることができず、出力信号
（ｆ）が１の状態のままになっていた。このために、出
力信号（ｆ）はチャージポンプ２００の出力電圧を降下
させＶＣＯ３００の周波数を低下させていた。従って、
本来歯抜けが生じたときは出力信号（ｇ）も（ｆ）も発
生させてはならないにもかかわらず、出力信号（ｆ）の
電圧がチャージポンプ２００に印加され、それによって
ＶＣＯの出力周波数が変動し安定したＰＬＬを供給でき
なかった。
【０００６】これを解決させるために、入力データ信号
または基準信号が到着してからある一定時間遅れて入力
信号と基準信号とを比較する方法がとられていた。しか
しながら、このような方法では一定時間の遅延を与える
回路の精度と安定度がＰＬＬ回路の性能に直接影響を与
るという弊害があった。
または基準信号が到着してからある一定時間遅れて入力
信号と基準信号とを比較する方法がとられていた。しか
しながら、このような方法では一定時間の遅延を与える
回路の精度と安定度がＰＬＬ回路の性能に直接影響を与
るという弊害があった。
【０００７】
【課題を解決するための手段】本発明は、このような従
来の回路の欠点を除去するＰＬＬ回路で使用される位相
比較回路を提供するものである。
来の回路の欠点を除去するＰＬＬ回路で使用される位相
比較回路を提供するものである。
【０００８】本発明の第１の見地による位相比較回路
は、入力信号の立ち上がりで第１の幅狭パルス（ｃ）を
生成する回路と、入力信号の立ち下がりで第２の幅狭パ
ルス（ｄ）を生成する回路と、基準信号の立ち下がりで
第３の幅狭パルス（ｅ）を生成する回路と、第１の幅狭
パルスと第２の幅狭パルスから第１の出力信号（ｆ）を
生成する回路と、第１の幅狭パルスと第３の幅狭パルス
から第２の出力信号（ｇ）を生成する回路とから構成さ
れる。
は、入力信号の立ち上がりで第１の幅狭パルス（ｃ）を
生成する回路と、入力信号の立ち下がりで第２の幅狭パ
ルス（ｄ）を生成する回路と、基準信号の立ち下がりで
第３の幅狭パルス（ｅ）を生成する回路と、第１の幅狭
パルスと第２の幅狭パルスから第１の出力信号（ｆ）を
生成する回路と、第１の幅狭パルスと第３の幅狭パルス
から第２の出力信号（ｇ）を生成する回路とから構成さ
れる。
【０００９】本発明の第２の見地による位相比較回路
は、入力信号の立ち下がりで第２の幅狭パルス（ｄ）を
生成する回路と、基準信号の立ち下がりで第３の幅狭パ
ルス（ｅ）を生成する回路と、入力信号と第２の幅狭パ
ルスから第１の出力信号（ｆ）を生成する回路と、入力
信号と第３の幅狭パルスから第２の出力信号（ｇ）を生
成する回路とから構成される。
は、入力信号の立ち下がりで第２の幅狭パルス（ｄ）を
生成する回路と、基準信号の立ち下がりで第３の幅狭パ
ルス（ｅ）を生成する回路と、入力信号と第２の幅狭パ
ルスから第１の出力信号（ｆ）を生成する回路と、入力
信号と第３の幅狭パルスから第２の出力信号（ｇ）を生
成する回路とから構成される。
【００１０】本発明の第３の見地による位相比較回路
は、入力信号の立ち上がりで第１の幅狭パルス（ｃ）を
生成する回路と、基準信号の立ち下がりで第３の幅狭パ
ルス（ｅ）を生成する回路と、入力信号から直接第１の
出力信号（ｆ）を生成する回路と、第１の幅狭パルス
（ｃ）と第３の幅狭パルス（ｅ）から第２の出力信号
（ｇ）を生成する回路とから構成される。
は、入力信号の立ち上がりで第１の幅狭パルス（ｃ）を
生成する回路と、基準信号の立ち下がりで第３の幅狭パ
ルス（ｅ）を生成する回路と、入力信号から直接第１の
出力信号（ｆ）を生成する回路と、第１の幅狭パルス
（ｃ）と第３の幅狭パルス（ｅ）から第２の出力信号
（ｇ）を生成する回路とから構成される。
【００１１】
【作用】本発明においては、チャージポンプの出力電圧
を降下させることによってＶＣＯの周波数を低下させる
第１の出力信号（ｆ）と、チャージポンプの出力電圧を
上昇させることによってＶＣＯの周波数を上昇させる第
２の出力信号（ｇ）を生成する。
を降下させることによってＶＣＯの周波数を低下させる
第１の出力信号（ｆ）と、チャージポンプの出力電圧を
上昇させることによってＶＣＯの周波数を上昇させる第
２の出力信号（ｇ）を生成する。
【００１２】第１の出力信号（ｆ）は、入力信号（ａ）
または入力信号から生成される第１の幅狭パルス（ｃ）
によって立ち上がり、入力信号（ａ）またはその反転信
号から生成される第２の幅狭パルス（ｄ）によって立ち
下がる。
または入力信号から生成される第１の幅狭パルス（ｃ）
によって立ち上がり、入力信号（ａ）またはその反転信
号から生成される第２の幅狭パルス（ｄ）によって立ち
下がる。
【００１３】一方、第２の出力信号（ｇ）は、入力信号
（ａ）または入力信号から生成される第１の幅狭パルス
（ｃ）によって立ち上がり、基準信号（ｂ）の反転信号
またはその反転信号から生成される第３の幅狭パルス
（ｅ）によって立ち下がる。
（ａ）または入力信号から生成される第１の幅狭パルス
（ｃ）によって立ち上がり、基準信号（ｂ）の反転信号
またはその反転信号から生成される第３の幅狭パルス
（ｅ）によって立ち下がる。
【００１４】
実施例１ 図１は本発明の第１の実施例の位相比較回路を示す図で
ある。図１において、１００は、本発明の位相比較回路
の部分を示す図である。１は入力端子、２は基準端子、
３〜７はＤフリップフロップ、１０は電源、２１、２２
はインバータである。２００はチャージポンプ（Ｃ
Ｐ）、３１は電源、３２、３５は電流供給源、３３、３
４はスイッチ、３６はコンデンサ、３７は直流電源、３
８は出力端子である。
ある。図１において、１００は、本発明の位相比較回路
の部分を示す図である。１は入力端子、２は基準端子、
３〜７はＤフリップフロップ、１０は電源、２１、２２
はインバータである。２００はチャージポンプ（Ｃ
Ｐ）、３１は電源、３２、３５は電流供給源、３３、３
４はスイッチ、３６はコンデンサ、３７は直流電源、３
８は出力端子である。
【００１５】位相比較回路１００において、入力端子１
はＤフリップフロップ３のＴ端子およびインバータ２１
を介してＤフリップフロップ５のＴ端子に接続される。
基準端子２はインバータ２２を介してＤフリップフロッ
プ７のＴ端子に接続される。各ＤフリップフロップのＤ
端子はそれぞれ電源１０に接続される。Ｄフリップフロ
ップ３の−Ｑ端子はＤフリップフロップ４のＴ端子およ
びＤフリップフロップ６のＴ端子に接続される。Ｄフリ
ップフロップ４のＱ端子はチャージポンプ２００のスイ
ッチ３４を制御し、Ｄフリップフロップ６のＱ端子はチ
ャージポンプ２００のスイッチ３３を制御する。Ｄフリ
ップフロップ５のＱ端子はＤフリップフロップ５のＲ端
子およびＤフリップフロップ４のリセット端子Ｒに接続
される。Ｄフリップフロップ７のＱ端子はＤフリップフ
ロップ７のＲ端子およびＤフリップフロップ６のＲ端子
に接続される。
はＤフリップフロップ３のＴ端子およびインバータ２１
を介してＤフリップフロップ５のＴ端子に接続される。
基準端子２はインバータ２２を介してＤフリップフロッ
プ７のＴ端子に接続される。各ＤフリップフロップのＤ
端子はそれぞれ電源１０に接続される。Ｄフリップフロ
ップ３の−Ｑ端子はＤフリップフロップ４のＴ端子およ
びＤフリップフロップ６のＴ端子に接続される。Ｄフリ
ップフロップ４のＱ端子はチャージポンプ２００のスイ
ッチ３４を制御し、Ｄフリップフロップ６のＱ端子はチ
ャージポンプ２００のスイッチ３３を制御する。Ｄフリ
ップフロップ５のＱ端子はＤフリップフロップ５のＲ端
子およびＤフリップフロップ４のリセット端子Ｒに接続
される。Ｄフリップフロップ７のＱ端子はＤフリップフ
ロップ７のＲ端子およびＤフリップフロップ６のＲ端子
に接続される。
【００１６】チャージポンプ２００において、電流供給
源３２はスイッチ３３を介してコンデンサ３６を充電
し、電流供給源３５はスイッチ３４を介してコンデンサ
３６の電荷を放電する。直流電源３７とコンデンサ３６
の合成電圧は出力端子３８に供給され、図７に示すよう
にＶＣＯ３００に印加され、ＶＣＯの周波数を制御す
る。
源３２はスイッチ３３を介してコンデンサ３６を充電
し、電流供給源３５はスイッチ３４を介してコンデンサ
３６の電荷を放電する。直流電源３７とコンデンサ３６
の合成電圧は出力端子３８に供給され、図７に示すよう
にＶＣＯ３００に印加され、ＶＣＯの周波数を制御す
る。
【００１７】次に、図１の実施例の動作を図２を用いて
説明する。図２は図１の回路の各部の電圧波形を示すタ
イムチャートである。入力端子１に入力したパルス
（ａ）によってＤフリップフロップ３の−Ｑ端子にその
反転信号が得られるが、Ｑ端子とＲ端子が接続されてい
るために、Ｑ端子の信号がリセットＲ端子に加えられ、
−Ｑの信号は一定の遅延時間の後にリセットされるの
で、−Ｑ端子の信号は（ｃ）に示すような幅の狭いパル
ス波形になる。
説明する。図２は図１の回路の各部の電圧波形を示すタ
イムチャートである。入力端子１に入力したパルス
（ａ）によってＤフリップフロップ３の−Ｑ端子にその
反転信号が得られるが、Ｑ端子とＲ端子が接続されてい
るために、Ｑ端子の信号がリセットＲ端子に加えられ、
−Ｑの信号は一定の遅延時間の後にリセットされるの
で、−Ｑ端子の信号は（ｃ）に示すような幅の狭いパル
ス波形になる。
【００１８】入力端子１に入力したパルス（ａ）は、イ
ンバータ２１で反転されＤフリップフロップ５のＴ端子
に加えられ、その出力はＱ端子から得られるが、Ｑ端子
とＲ端子が接続されているために、Ｑ端子の信号がリセ
ットＲ端子に加えられ、Ｑ端子の信号は一定の遅延時間
の後にリセットされるのでＱ端子の信号は（ｄ）に示す
ような幅の狭いパルス波形になる。
ンバータ２１で反転されＤフリップフロップ５のＴ端子
に加えられ、その出力はＱ端子から得られるが、Ｑ端子
とＲ端子が接続されているために、Ｑ端子の信号がリセ
ットＲ端子に加えられ、Ｑ端子の信号は一定の遅延時間
の後にリセットされるのでＱ端子の信号は（ｄ）に示す
ような幅の狭いパルス波形になる。
【００１９】Ｄフリップフロップ４のＱ端子の電圧
（ｆ）はＤフリップフロップ３の−Ｑ信号の立ち上がり
で１になり、Ｄフリップフロップ５の立ち上がりから一
定時間遅れて０になるパルスとなる。この波形（ｆ）は
スイッチ３４に印加され、スイッチ３４をオンオフす
る。一方、Ｄフリップフロップ６のＱ端子の電圧（ｇ）
はＤフリップフロップ３の−Ｑ信号（ｃ）の立ち上がり
で１になり、Ｄフリップフロップ７のＱ端子の出力
（ｅ）の立ち上がりから一定時間遅れて０になるパルス
となる。この波形（ｇ）はスイッチ３３に印加され、ス
イッチ３３をオンオフする。
（ｆ）はＤフリップフロップ３の−Ｑ信号の立ち上がり
で１になり、Ｄフリップフロップ５の立ち上がりから一
定時間遅れて０になるパルスとなる。この波形（ｆ）は
スイッチ３４に印加され、スイッチ３４をオンオフす
る。一方、Ｄフリップフロップ６のＱ端子の電圧（ｇ）
はＤフリップフロップ３の−Ｑ信号（ｃ）の立ち上がり
で１になり、Ｄフリップフロップ７のＱ端子の出力
（ｅ）の立ち上がりから一定時間遅れて０になるパルス
となる。この波形（ｇ）はスイッチ３３に印加され、ス
イッチ３３をオンオフする。
【００２０】チャージポンプ２００においては、出力信
号（ｇ）が１であり出力信号（ｆ）が０であるときに、
スイッチ３３のみがオンになり、このときに電流供給源
３２からコンデンサ３６に電荷がチャージされる。一
方、出力信号（ｇ）が０であり出力信号（ｆ）が１であ
るときに、スイッチ３４のみがオンになり、このときに
電流供給源３５を介してコンデンサ３６の電荷は放電す
る。また、出力信号（ｇ）および出力信号（ｆ）が共に
１のときは、電流供給源３２からの電流はスイッチ３３
およびスイッチ３４を介して電流供給源３５に流れ、コ
ンデンサ３６のチャージには寄与しない。また、出力信
号（ｇ）および出力信号（ｆ）が共に０のときは、スイ
ッチ３３およびスイッチ３４は共にオープンであるので
コンデンサ３６の電荷はそのまま保持される。
号（ｇ）が１であり出力信号（ｆ）が０であるときに、
スイッチ３３のみがオンになり、このときに電流供給源
３２からコンデンサ３６に電荷がチャージされる。一
方、出力信号（ｇ）が０であり出力信号（ｆ）が１であ
るときに、スイッチ３４のみがオンになり、このときに
電流供給源３５を介してコンデンサ３６の電荷は放電す
る。また、出力信号（ｇ）および出力信号（ｆ）が共に
１のときは、電流供給源３２からの電流はスイッチ３３
およびスイッチ３４を介して電流供給源３５に流れ、コ
ンデンサ３６のチャージには寄与しない。また、出力信
号（ｇ）および出力信号（ｆ）が共に０のときは、スイ
ッチ３３およびスイッチ３４は共にオープンであるので
コンデンサ３６の電荷はそのまま保持される。
【００２１】従って、図２の（ｈ）、（ｉ）、（ｊ）に
示されるように、時間ｔ1とｔ2の間はスイッチ３３のみ
がオンとなりコンデンサ３６に電荷がチャージされ、出
力端子３８の電圧は上昇し、時間ｔ3とｔ4の間および時
間ｔ5とｔ6の間はスイッチ３４のみがオンとなり、コン
デンサ３６の電荷が放電するために出力端子３８の電圧
は降下する。
示されるように、時間ｔ1とｔ2の間はスイッチ３３のみ
がオンとなりコンデンサ３６に電荷がチャージされ、出
力端子３８の電圧は上昇し、時間ｔ3とｔ4の間および時
間ｔ5とｔ6の間はスイッチ３４のみがオンとなり、コン
デンサ３６の電荷が放電するために出力端子３８の電圧
は降下する。
【００２２】この出力端子３８の電圧は、図７に示すよ
うにＶＣＯ３００に加えられＶＣＯ３００の出力パルス
の周波数を変化させる。ＶＣＯ３００のパルスは分周器
４００を介して位相比較回路１００の基準端子２に基準
信号として供給され、入力端子１の入力信号はこの基準
信号との間で比較される。この部分は、本発明とは直接
には関係がないので詳細な説明は省略する。
うにＶＣＯ３００に加えられＶＣＯ３００の出力パルス
の周波数を変化させる。ＶＣＯ３００のパルスは分周器
４００を介して位相比較回路１００の基準端子２に基準
信号として供給され、入力端子１の入力信号はこの基準
信号との間で比較される。この部分は、本発明とは直接
には関係がないので詳細な説明は省略する。
【００２３】この回路においては、入力信号（ａ）部の
点線で示すように信号の歯抜け（ミッシング）が生じた
場合は、スイッチ３３およびスイッチ３４は動作しない
ので、出力端子３８の電圧が変化することはなく、その
間、位相比較回路１００の動作は安定である。
点線で示すように信号の歯抜け（ミッシング）が生じた
場合は、スイッチ３３およびスイッチ３４は動作しない
ので、出力端子３８の電圧が変化することはなく、その
間、位相比較回路１００の動作は安定である。
【００２４】以下に入力信号の歯抜け（ミッシング）の
場合の動作を説明する。スイッチ３３およびスイッチ３
４を動作させる出力信号（ｆ）、（ｇ）はＤフリップフ
ロップ３の−Ｑ信号（ｃ）によって作られる。この−Ｑ
信号は入力端子１のパルス（ａ）の立ち上がりによって
作られる。従って、入力端子１の入力信号がミッシング
した場合は、パルス（ａ）の立ち上がりがないのでＤフ
リップフロップ３の−Ｑ信号（ｃ）が作られず、従っ
て、出力信号（ｆ）、（ｇ）が作られず、このためにス
イッチ３３およびスイッチ３４が動作することはない。
このために、入力信号のミッシングがあっても、出力端
子３８の電圧は変化することはなく、位相比較回路１０
０の動作は安定である。
場合の動作を説明する。スイッチ３３およびスイッチ３
４を動作させる出力信号（ｆ）、（ｇ）はＤフリップフ
ロップ３の−Ｑ信号（ｃ）によって作られる。この−Ｑ
信号は入力端子１のパルス（ａ）の立ち上がりによって
作られる。従って、入力端子１の入力信号がミッシング
した場合は、パルス（ａ）の立ち上がりがないのでＤフ
リップフロップ３の−Ｑ信号（ｃ）が作られず、従っ
て、出力信号（ｆ）、（ｇ）が作られず、このためにス
イッチ３３およびスイッチ３４が動作することはない。
このために、入力信号のミッシングがあっても、出力端
子３８の電圧は変化することはなく、位相比較回路１０
０の動作は安定である。
【００２５】実施例２ 図３は本発明の第２の実施例の位相比較回路を示す図で
ある。図４は図３の各部のタイムチャートを示す図であ
る。図３は図１の回路からＤフリップフロップ３を取り
除き、入力端子１の信号を直接Ｄフリップフロップ４の
Ｔ端子、インバータ２１の入力およびＤフリップフロッ
プ６のＴ端子に加えたものであり、その他の回路部分は
図１と同様である。
ある。図４は図３の各部のタイムチャートを示す図であ
る。図３は図１の回路からＤフリップフロップ３を取り
除き、入力端子１の信号を直接Ｄフリップフロップ４の
Ｔ端子、インバータ２１の入力およびＤフリップフロッ
プ６のＴ端子に加えたものであり、その他の回路部分は
図１と同様である。
【００２６】また回路動作は図４に示すように、入力信
号（ａ）から第２の幅狭パルス（ｄ）および第３の幅狭
パルス（ｅ）を作るプロセスは実施例１と同じであり、
入力信号（ａ）によって第１の幅狭パルス（ｃ）を作ら
ないところが実施例１と異なる。従って、この回路で
は、出力信号（ｆ）と出力信号（ｇ）の立ち上がりを決
定するのは、第１の実施例のように第１の幅狭パルス
（ｃ）の立ち上がりではなく、入力信号（ａ）の立ち上
がりである点が第１の実施例と異なるのみで、その他の
点は第１の実施例と同じであるのでこれ以上の詳細な説
明は省略する。このような構成とすることによってＤフ
リップフロップ３を省略することができ、回路設計が容
易になり、ＩＣの小型化経済化に寄与できるメリットが
ある。
号（ａ）から第２の幅狭パルス（ｄ）および第３の幅狭
パルス（ｅ）を作るプロセスは実施例１と同じであり、
入力信号（ａ）によって第１の幅狭パルス（ｃ）を作ら
ないところが実施例１と異なる。従って、この回路で
は、出力信号（ｆ）と出力信号（ｇ）の立ち上がりを決
定するのは、第１の実施例のように第１の幅狭パルス
（ｃ）の立ち上がりではなく、入力信号（ａ）の立ち上
がりである点が第１の実施例と異なるのみで、その他の
点は第１の実施例と同じであるのでこれ以上の詳細な説
明は省略する。このような構成とすることによってＤフ
リップフロップ３を省略することができ、回路設計が容
易になり、ＩＣの小型化経済化に寄与できるメリットが
ある。
【００２７】実施例３ 図５は本発明の第３の実施例の位相比較回路を示す図で
ある。図５において、１００は、本発明の位相比較回路
の部分を示す図である。１は入力端子、２は基準端子、
１０は電源、４１〜４３はＤフリップフロップ、４５は
インバータである。２００はチャージポンプである。３
１は電源、３２、３５は電流供給源、３３、３４はスイ
ッチ、３６はコンデンサ、３７は直流電源、３８は出力
端子である。
ある。図５において、１００は、本発明の位相比較回路
の部分を示す図である。１は入力端子、２は基準端子、
１０は電源、４１〜４３はＤフリップフロップ、４５は
インバータである。２００はチャージポンプである。３
１は電源、３２、３５は電流供給源、３３、３４はスイ
ッチ、３６はコンデンサ、３７は直流電源、３８は出力
端子である。
【００２８】位相比較回路１００において、入力端子１
はＤフリップフロップ４１のＴ端子接続され、入力パル
ス（ａ）はスイッチ３４を制御する。入力端子２はイン
バータ４５を介してＤフリップフロップ４３のＴ端子に
接続される。各ＤフリップフロップのＤ端子はそれぞれ
電源１０に接続される。Ｄフリップフロップ４１の−Ｑ
端子はＤフリップフロップ４２のＴ端子に接続される。
Ｄフリップフロップ４２のＱ端子はチャージポンプ２０
０のスイッチ３３に接続される。Ｄフリップフロップ４
３のＱ端子はＤフリップフロップ４３のＲ端子およびＤ
フリップフロップ４２のＲ端子に接続される。
はＤフリップフロップ４１のＴ端子接続され、入力パル
ス（ａ）はスイッチ３４を制御する。入力端子２はイン
バータ４５を介してＤフリップフロップ４３のＴ端子に
接続される。各ＤフリップフロップのＤ端子はそれぞれ
電源１０に接続される。Ｄフリップフロップ４１の−Ｑ
端子はＤフリップフロップ４２のＴ端子に接続される。
Ｄフリップフロップ４２のＱ端子はチャージポンプ２０
０のスイッチ３３に接続される。Ｄフリップフロップ４
３のＱ端子はＤフリップフロップ４３のＲ端子およびＤ
フリップフロップ４２のＲ端子に接続される。
【００２９】チャージポンプ２００の動作は実施例１と
同様であり、電流供給源３２はスイッチ３３を介してコ
ンデンサ３６を充電し、電流供給源３５はスイッチ３４
を介してコンデンサ３６の電荷を放電する。直流電源３
７とコンデンサ３６の合成電圧は出力端子３８に供給さ
れ、図示されていないＶＣＯ３００に印加される。
同様であり、電流供給源３２はスイッチ３３を介してコ
ンデンサ３６を充電し、電流供給源３５はスイッチ３４
を介してコンデンサ３６の電荷を放電する。直流電源３
７とコンデンサ３６の合成電圧は出力端子３８に供給さ
れ、図示されていないＶＣＯ３００に印加される。
【００３０】次に、図５の実施例の動作を図６を用いて
説明する。図６は図５の回路の各部の電圧波形を示すタ
イムチャートである。入力端子に入力したパルス（ａ）
によってＤフリップフロップ４１の−Ｑ端子にその反転
信号が得られるが、Ｑ端子とＲ端子が接続されているた
めに、Ｑ端子の信号がリセットＲ端子に加えられ、−Ｑ
の信号は一定の遅延時間の後にリセットされるので−Ｑ
端子の信号は（ｃ）に示すような幅の狭いパルス波形に
なる。
説明する。図６は図５の回路の各部の電圧波形を示すタ
イムチャートである。入力端子に入力したパルス（ａ）
によってＤフリップフロップ４１の−Ｑ端子にその反転
信号が得られるが、Ｑ端子とＲ端子が接続されているた
めに、Ｑ端子の信号がリセットＲ端子に加えられ、−Ｑ
の信号は一定の遅延時間の後にリセットされるので−Ｑ
端子の信号は（ｃ）に示すような幅の狭いパルス波形に
なる。
【００３１】入力端子２の信号は、インバータ４５で反
転されＤフリップフロップ４３のＱ端子に出力される
が、Ｑ端子とＲ端子が接続されているために、Ｑ端子の
信号がリセットＲ端子に加えられ、Ｑの信号は一定の遅
延時間の後にリセットされるのでＱ端子の信号は（ｅ）
に示すような幅の狭いパルス波形になる。ここまでは実
施例１と同じ動作である。
転されＤフリップフロップ４３のＱ端子に出力される
が、Ｑ端子とＲ端子が接続されているために、Ｑ端子の
信号がリセットＲ端子に加えられ、Ｑの信号は一定の遅
延時間の後にリセットされるのでＱ端子の信号は（ｅ）
に示すような幅の狭いパルス波形になる。ここまでは実
施例１と同じ動作である。
【００３２】入力端子１に入力した信号（ａ）は、出力
信号（ｆ）としてスイッチ３４に加えられ、図６の
（ｆ）に示すように、その出力信号（ｆ）の立ち上がり
でスイッチ３４をオンさせ、その立ち下がりでスイッチ
３４をオフにする。一方、Ｄフリップフロップ４２のＱ
端子の信号（ｇ）は信号（ｃ）の立ち上がりで１にな
り、Ｄフリップフロップ４３のＱ信号（ｅ）の立ち上が
りで０になる。この波形（ｇ）がスイッチ３３に印加さ
れ、スイッチ３３をオンオフする。
信号（ｆ）としてスイッチ３４に加えられ、図６の
（ｆ）に示すように、その出力信号（ｆ）の立ち上がり
でスイッチ３４をオンさせ、その立ち下がりでスイッチ
３４をオフにする。一方、Ｄフリップフロップ４２のＱ
端子の信号（ｇ）は信号（ｃ）の立ち上がりで１にな
り、Ｄフリップフロップ４３のＱ信号（ｅ）の立ち上が
りで０になる。この波形（ｇ）がスイッチ３３に印加さ
れ、スイッチ３３をオンオフする。
【００３３】チャージポンプ２００においては、出力信
号（ｆ）が１で出力信号（ｇ）が０のときに、スイッチ
３４のみがオンになり、このときに電流供給源３５を介
してコンデンサ３６の電荷は放電する。出力信号（ｆ）
が０で出力信号（ｇ）が１のときはスイッチ３３のみが
オンになり、このときに電流供給源３２からコンデンサ
３６に電荷がチャージされる。一方、出力信号（ｆ）お
よび出力信号（ｇ）が共に１のときは、電流供給源３２
からの電流はスイッチ３３およびスイッチ３４を介して
電流供給源３５に流れ、コンデンサ３６のチャージには
寄与しない。また、出力信号（ｆ）および出力信号
（ｇ）が共に０のときは、スイッチ３３およびスイッチ
３４は共にオープンであるのでコンデンサ３６の電荷は
そのまま保持される。
号（ｆ）が１で出力信号（ｇ）が０のときに、スイッチ
３４のみがオンになり、このときに電流供給源３５を介
してコンデンサ３６の電荷は放電する。出力信号（ｆ）
が０で出力信号（ｇ）が１のときはスイッチ３３のみが
オンになり、このときに電流供給源３２からコンデンサ
３６に電荷がチャージされる。一方、出力信号（ｆ）お
よび出力信号（ｇ）が共に１のときは、電流供給源３２
からの電流はスイッチ３３およびスイッチ３４を介して
電流供給源３５に流れ、コンデンサ３６のチャージには
寄与しない。また、出力信号（ｆ）および出力信号
（ｇ）が共に０のときは、スイッチ３３およびスイッチ
３４は共にオープンであるのでコンデンサ３６の電荷は
そのまま保持される。
【００３４】従って、図６の（ｈ）、（ｉ）、（ｊ）に
示されるように、時間ｔ3とｔ4間、ｔ7とｔ8間はスイッ
チ３３のみがオンとなりコンデンサ３６に電荷がチャー
ジされ、出力端子３８の電圧は上昇する。一方、時間ｔ
1とｔ2間、ｔ5とｔ6間、ｔ9とｔ10間、ｔ11とｔ12間、
ｔ13とｔ14間およびｔ15とｔ16間はスイッチ３４のみが
オンとなりコンデンサ３６の電荷が放電するために出力
端子３８の電圧は降下する。
示されるように、時間ｔ3とｔ4間、ｔ7とｔ8間はスイッ
チ３３のみがオンとなりコンデンサ３６に電荷がチャー
ジされ、出力端子３８の電圧は上昇する。一方、時間ｔ
1とｔ2間、ｔ5とｔ6間、ｔ9とｔ10間、ｔ11とｔ12間、
ｔ13とｔ14間およびｔ15とｔ16間はスイッチ３４のみが
オンとなりコンデンサ３６の電荷が放電するために出力
端子３８の電圧は降下する。
【００３５】この出力端子３８の電圧は図７に示すよう
にＶＣＯ３００に加えられ、ＶＣＯ３００の出力パルス
の周波数を変化させる。ＶＣＯ３００のパルスは分周器
４００を介して位相比較回路１００の基準端子２に基準
信号として供給され、入力端子１の入力信号はこの基準
信号との間で比較される。これは実施例１と同様であ
り、本発明とは直接関係がないので詳細な説明は省略す
る。
にＶＣＯ３００に加えられ、ＶＣＯ３００の出力パルス
の周波数を変化させる。ＶＣＯ３００のパルスは分周器
４００を介して位相比較回路１００の基準端子２に基準
信号として供給され、入力端子１の入力信号はこの基準
信号との間で比較される。これは実施例１と同様であ
り、本発明とは直接関係がないので詳細な説明は省略す
る。
【００３６】この回路において、入力信号（ａ）の点線
で示すように入力信号の歯抜け（ミッシング）が生じた
場合も、実施例１に説明したのと同様に、スイッチ３３
およびスイッチ３４は動作しないので、出力端子３８の
電圧が変化することはなく、位相比較回路１００の動作
は安定である。
で示すように入力信号の歯抜け（ミッシング）が生じた
場合も、実施例１に説明したのと同様に、スイッチ３３
およびスイッチ３４は動作しないので、出力端子３８の
電圧が変化することはなく、位相比較回路１００の動作
は安定である。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
入力信号パルスの一部が歯抜けになった場合でも、チャ
ージポンプへの出力電圧を上昇させることがない位相比
較回路が提供される。これによって、入力信号パルスの
一部が歯抜けになった場合でも、ＶＣＯの出力周波数が
変動することなく安定したＰＬＬ回路が得られる。
入力信号パルスの一部が歯抜けになった場合でも、チャ
ージポンプへの出力電圧を上昇させることがない位相比
較回路が提供される。これによって、入力信号パルスの
一部が歯抜けになった場合でも、ＶＣＯの出力周波数が
変動することなく安定したＰＬＬ回路が得られる。
【図１】 本発明の第１の実施例の位相比較回路を示す
図である。
図である。
【図２】 図１の動作のタイムチャートを示す図であ
る。
る。
【図３】 本発明の第２の実施例の位相比較回路を示す
図である。
図である。
【図４】 図３の動作のタイムチャートを示す図であ
る。
る。
【図５】 本発明の第３の実施例の位相比較回路を示す
図である。
図である。
【図６】 図５の動作のタイムチャートを示す図であ
る。
る。
【図７】 従来のＰＬＬ回路を示す図である。
【図８】 図７のＰＬＬ回路の各部の信号波形のタイム
チャートを示す図である。
チャートを示す図である。
１ 入力端子 ２ 基準端
子 ３〜７ Ｄフリップフロップ １０ 電源 ２１、２２ インバータ ４１〜４３ Ｄ
フリップフロップ ４５ インバータ １００ 位相比
較回路 （ａ） 入力信号 （ｂ） 基準信
号 （ｃ） 第１の幅狭パルス （ｄ） 第２の
幅狭パルス （ｅ） 第３の幅狭パルス （ｆ） Ｄｏｗ
ｎ出力信号 （ｇ） Ｕｐ出力信号
子 ３〜７ Ｄフリップフロップ １０ 電源 ２１、２２ インバータ ４１〜４３ Ｄ
フリップフロップ ４５ インバータ １００ 位相比
較回路 （ａ） 入力信号 （ｂ） 基準信
号 （ｃ） 第１の幅狭パルス （ｄ） 第２の
幅狭パルス （ｅ） 第３の幅狭パルス （ｆ） Ｄｏｗ
ｎ出力信号 （ｇ） Ｕｐ出力信号
Claims (6)
- 【請求項１】 入力信号の立ち上がりで第１の幅狭パル
ス（ｃ）を生成する回路と、 入力信号の立ち下がりで第２の幅狭パルス（ｄ）を生成
する回路と、 基準信号の立ち下がりで第３の幅狭パルス（ｅ）を生成
する回路と、 第１の幅狭パルスと第２の幅狭パルスから第１の出力信
号（ｆ）を生成する回路と、 第１の幅狭パルスと第３の幅狭パルスから第２の出力信
号（ｇ）を生成する回路とを備えたことを特徴とする位
相比較回路。 - 【請求項２】 請求項１記載の位相比較回路において、 第１の幅狭パルス（ｃ）を生成する回路は、入力信号が
ＤフリップフロップのＴ端子に加えられ、そのＱ端子は
Ｒ端子と接続され、 第２の幅狭パルス（ｄ）を生成する回路は、入力信号を
反転した信号がＤフリップフロップのＴ端子に加えら
れ、そのＱ端子はＲ端子と接続され、 第３の幅狭パルス（ｅ）を生成する回路は、基準信号を
反転した信号がＤフリップフロップのＴ端子に加えら
れ、そのＱ端子はＲ端子と接続され、 第１の出力信号（ｆ）を生成する回路は、第１の幅狭パ
ルス（ｃ）がＤフリップフロップのＴ端子に加えられ、
第２の幅狭パルス（ｄ）がＲ端子に加えられ、 第２の出力信号（ｇ）を生成する回路は、第１の幅狭パ
ルス（ｃ）がＤフリップフロップのＴ端子に加えられ、
第３の幅狭パルス（ｅ）がＲ端子に加えられることを特
徴とする位相比較回路。 - 【請求項３】 入力信号の立ち下がりで第２の幅狭パル
ス（ｄ）を生成する回路と、 基準信号の立ち下がりで第３の幅狭パルス（ｅ）を生成
する回路と、 入力信号と第２の幅狭パルスから第１の出力信号（ｆ）
を生成する回路と、 入力信号と第３の幅狭パルスから第２の出力信号（ｇ）
を生成する回路とを備えたことを特徴とする位相比較回
路。 - 【請求項４】 請求項３記載の位相比較回路において、 第２の幅狭パルス（ｄ）を生成する回路は、入力信号を
反転した信号がＤフリップフロップのＴ端子に加えら
れ、そのＱ端子はＲ端子と接続され、 第３の幅狭パルス（ｅ）を生成する回路は、基準信号を
反転した信号がＤフリップフロップのＴ端子に加えら
れ、そのＱ端子はＲ端子と接続され、 第１の出力信号（ｆ）を生成する回路は、入力信号
（ａ）がＤフリップフロップのＴ端子に加えられ、第２
の幅狭パルス（ｄ）がＲ端子に加えられ、 第２の出力信号（ｇ）を生成する回路は、基準信号
（ｂ）がの反転信号がＤフリップフロップのＴ端子に加
えられ、第３の幅狭パルス（ｅ）がＲ端子に加えられる
ことを特徴とする位相比較回路。 - 【請求項５】 入力信号の立ち上がりで第１の幅狭パル
ス（ｃ）を生成する回路と、 基準信号の立ち下がりで第３の幅狭パルス（ｅ）を生成
する回路と、 入力信号から直接第１の出力信号（ｆ）を生成する回路
と、 第１の幅狭パルス（ｃ）と第３の幅狭パルス（ｅ）から
第２の出力信号（ｇ）を生成する回路とを備えたことを
特徴とする位相比較回路。 - 【請求項６】 請求項５記載の位相比較回路において、 第１の幅狭パルス（ｃ）を生成する回路は、入力信号が
ＤフリップフロップのＴ端子に加えられ、そのＱ端子は
Ｒ端子と接続され、 第３の幅狭パルス（ｅ）を生成する回路は、基準信号を
反転した信号がＤフリップフロップのＴ端子に加えら
れ、そのＱ端子はＲ端子と接続され、 第２の出力信号（ｇ）を生成する回路は、第１の幅狭パ
ルス（ｃ）がＤフリップフロップのＴ端子に加えられ、
第３の幅狭パルス（ｅ）がＲ端子に加えられることを特
徴とする位相比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277670A JPH08139595A (ja) | 1994-11-11 | 1994-11-11 | 位相比較回路 |
| US08/428,343 US5592110A (en) | 1994-11-11 | 1995-04-25 | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277670A JPH08139595A (ja) | 1994-11-11 | 1994-11-11 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139595A true JPH08139595A (ja) | 1996-05-31 |
Family
ID=17586670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277670A Pending JPH08139595A (ja) | 1994-11-11 | 1994-11-11 | 位相比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5592110A (ja) |
| JP (1) | JPH08139595A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301065A (ja) * | 2007-05-30 | 2008-12-11 | Mitsubishi Electric Corp | 位相比較回路 |
| WO2013168325A1 (en) * | 2012-05-07 | 2013-11-14 | Asahi Kasei Microdevices Corporation | High-linearity phase frequency detector |
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| US5815041A (en) | 1996-04-12 | 1998-09-29 | Silicon Image, Inc. | High-speed and high-precision phase locked loop having phase detector with dynamic logic structure |
| US5963058A (en) * | 1997-03-19 | 1999-10-05 | Intel Corporation | Phase frequency detector |
| US6037806A (en) * | 1997-03-31 | 2000-03-14 | Texas Instruments Incorporated | High speed phase/frequency detector |
| JP2898957B1 (ja) * | 1998-03-12 | 1999-06-02 | 日本テキサス・インスツルメンツ株式会社 | 位相比較回路 |
| GB2335322B (en) * | 1998-03-13 | 2002-04-24 | Ericsson Telefon Ab L M | Phase detector |
| EP0978946A1 (en) | 1998-08-04 | 2000-02-09 | Lucent Technologies Inc. | Phase detector |
| US6326826B1 (en) | 1999-05-27 | 2001-12-04 | Silicon Image, Inc. | Wide frequency-range delay-locked loop circuit |
| US6133797A (en) * | 1999-07-30 | 2000-10-17 | Motorola, Inc. | Self calibrating VCO correction circuit and method of operation |
| SE0003058D0 (sv) * | 2000-08-30 | 2000-08-30 | Ericsson Telefon Ab L M | A state machine |
| EP1211811A1 (fr) * | 2000-11-28 | 2002-06-05 | Koninklijke Philips Electronics N.V. | Dispositif de comparaison de fréquences à faible inertie temporelle |
| TW200935719A (en) * | 2008-02-05 | 2009-08-16 | Rafael Microelectronics Inc | Multi-band VCO |
| US9172361B2 (en) * | 2013-03-15 | 2015-10-27 | Silicon Laboratories Inc. | Multi-stage delay-locked loop phase detector |
| ITTO20130347A1 (it) * | 2013-04-29 | 2014-10-30 | St Microelectronics Srl | Circuito e metodo di calibrazione per un oscillatore controllato digitalmente |
| TWI551057B (zh) * | 2013-12-30 | 2016-09-21 | 慧榮科技股份有限公司 | 相位偵測器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922610A (en) * | 1974-01-28 | 1975-11-25 | Basf Ag | Pulse anti coincidence methods and circuits |
| GB1436933A (en) * | 1974-09-26 | 1976-05-26 | Mullard Ltd | Phase and/or frequency comparators |
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| JPS59208932A (ja) * | 1983-05-12 | 1984-11-27 | Nec Corp | デイジタル位相比較器 |
| US4668917A (en) * | 1984-01-03 | 1987-05-26 | Motorola, Inc. | Phase comparator for use with a digital phase locked loop or other phase sensitive device |
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