KR970002948B1 - 비트 클럭 재생 장치 - Google Patents

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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용없음

Description

비트 클럭 재생 장치
제1도는 본 발명의 한 실시예를 도시하는 블럭도.
제2도는 본 실시예에서의 동작 파형을 도시하는 타이밍도.
제3도는 본 실시예에서의 동작 파형을 도시하는 타이밍도.
제4도는 본 실시예에서의 동작 파형을 도시하는 타이밍도.
제5도는 본 실시예에서의 모노 멀티바이브레이터와 전압 제어 발진기의 관련을 도시하는 개념도.
제6도는 상기 개념도에 대응하는 동작 파형을 도시하는 타이밍도.
제7도는 종래 예를 도시하는 블럭도.
제8도는 종래 예에서의 동작 파형을 도시하는 타이밍도.
제9도는 종래 예에서의 동작 파형을 도시하는 타이밍도.
제10도는 종래 예에서의 동작 파형을 도시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : T/2 펄스 발생기 2 : 에지 검출형 모노 멀티바이브레이터
3, 13, 15 : D형 플립 플롭 회로 4, 5 : EXOR회로
6, 19, 21 : 버퍼회로 7, 8 : 저항
9 : 루프 필터·전압 비교기 10 : 기준 전압원
11 : 전압 제어 발진기 12 : 1/2분주기
14 : 시정수 조정 회로 16∼18 : 가변 전류원
20 : 지연회로
본 발명은 비트 클럭 재생 장치에 관한 것으로, 특히 PCM 데이터의 수신 장치 등에서 이용되는 비트 클럭 재생 장치에 관한 것이다.
종래의 PCM 수신 장치에서의 비트 클럭 재생 장치는 제7도(a)에 도시되는 바와 같이 T/2 펄스 발생기(1)과, EXOR 회로(5)와, 루프 필터·전압 비교기(9)와, 기준 전압원(10)과, 전압 제어 발진기(11)과, 1/2 분주기(12)와, D형 플립 플롭 회로(13 및 15)와, 시정수 조정 회로(14)를 구비하여 구성되어 있다. 또, 제7도(b)는 상기의 T/2 펄스 발생기(1)의 한 예를 도시하는 회로도이다.
제8도 (a), (b), (c), (d), (e), (f), (g), (h) 및 (i), 제9도 (a), (b), (c) 및 (d), 및 제10도 (a), (b), (c) 및 (d)는 종래예에서의 각 부의 동작 파형을 도시하는 타이밍도이다.
제7도(a)에 있어서, 입력 데이터 신호(101)은 T/2 펄스 발생기(1)과 D형 플립 플롭 회로(15)에 입력된다. T/2 펄스 발생기(1)에서는 입력 데이터 신호(101)의 최단 반복 주기 T의 l/2의 펄스 신호(103)이 양쪽 에지에서 발생되어 EXOR 회로(5)의 한쪽 입력단에 입력된다. 한편, 전압 제어 발진기(11)에서는 주기 T를 1파장으로 하는 주파수의 2배의 주파수로 발진하고, 그 발진 출력(104)는 1/2 분주기(12)에서 주기 T를 1파장으로 하는 주파수로 분주되어 신호(105)로 출력되어 EXOR 회로(5)중 한쪽의 입력단에 입력된다. EXOR 회로(5)에서는 제8도 (c), (e) 및 (f)에 도시되는 바와 같이, 펄스 신호(103)과 신호(105)의 위상비교가 행해져 그 위상차에 비례한 평균 전압 신호(106)이 출력되어 루프 필터·전압 비교기(9)에 입력된다. 루프 필터·전압 비교기(9)에서는 루프필터에 의해 상기 신호(106)에 대한 평활 작용이 행해지고 상기 위상차에 비례한 평균치 전압이 출력되어 전압 비교기에 입력된다. 이 전압 비교기에서는 해당 평균치 전압과 기준 전압원(10)의 기준 전압이 비교되고, 그 비교 결과는 신호(108)로 출력되어 상술한 전압 제어 발진기(11)의 발진주파수에 대한 제어 신호로 입력된다. 이 위상 동기계를 통해 전압 제어 발진기(11)의 발진 주파수는 입력 데이터 신호(101)의 속도에 대해 항상 추종하도록 제어된다. 또, 상기 위상 동기계에서는 입력 데이터 신호(101)의 에지 성분을 검출하여 위상 비교를 행하는 위상 동기계가 이용되고 있고, 입력 데이터 (101)의 속도가 1/2 분구기(12)의 출력신호(105)에 비해 지연될 때에는 제9도 (a), (b), (c), 및 (d)에 도시하는 바와 같이, EXOR 회로(5)에 의해 출력되는 신호(106)의 평균치 전압과 기준 전압과의 비교 결과(제9도 (d)참조)는 상대적으로 레벨 저하 경향으로 되고, 또한 역으로 입력 데이터 신호(101)의 속도가 1/2 분주기(12)의 출력신호(105)에 대해 빠를 때에는 제10도 (a), (b), (c) 및 (d)에 도시하는 바와 같이, EXOR 회로(5)에서 출력되는 신호 (106)의 평균치 전압과 기준 전압과의 비교 결과(제10도 (d) 참조)는 상대적으로 레벨 상승 경향으로 된다.
한편, D형 플립 플롭(13)에서는 전압 제어 발진기(11)의 발진 출력(104)의 에지를 이용하여 1/2 분주기(12)로부터 출력되는 신호(105)보다 T/4 만큼 위상이 지연된 비트 클럭(109)가 생성된다. 또, D형 플립 플롭 회로(15)에서, 입력 데이터 신호(101)은 해당 비트 클럭(109)의 에지를 통해 위상의 중앙부에서 래치되어 데이터 신호(110)으로 출력된다. 이것에 의해, 지터 및 노이즈 등의 영향에 의해 변동이 있는 입력 데이터(101)의 에러 레이트가 최소로 되도록 동작한다.
상술한 종래의 비트 클럭 재생 장치에서, 현실적으로는 비동기로 입력되는 입력 데이터 신호(101)에 대해 T/2 펄스 발생기(1)에서 정확하고 또한 안정한 T/2 펄스(103)을 생성하여 출력하는 것이 곤란하다. 종래의 T/2 펄스 발생기(1)은 일반적으로 제7도(b)에 도시되는 바와 같이, 입력 데이터 신호(101)에 대응하여 인버터(19 및 21)과, 지연시간이 T/2인 지연 회로(20)과, EXOR 회로(4)에 의해 구성되는 회로를 이용하므로, 정확하게 T/2 펄스를 생성하는 노력이 제거되었지만, 이 지연 회로(20)은 개별 부품이며, 그 자체를 LSI화하는 것이 불가능할 뿐 아니라, 기능 단위의 비용의 점을 고려해도 대단히 고가격이며, 또 장치의 소형화의 요구에 대해서도 점유 면적 및 용적이 과다하게 된다는 점에서 실용상 부적격하다는 결점이 있다.
또, D형 플립 플롭 회로(15)에 있어서, 입력 데이터 신호(101)을 정확한 중앙부에서 래치하기 위해서는 1/2 분주기(12)의 출력(105)를 정확하게 T/2 지연시킨 비트 클럭(109)가 필요하게 되고, 이 때문에 전압 제어 발진기(11)의 발진 출력(104)의 듀티비를 극력 50%으로 하는 것이 요구되지만, 종래의 회로 구성에서는 그 실현이 곤란하다는 결점이 있다.
본 발명의 비트 클럭 재생 장치는 최단 주기 T의 PCM 데이터 신호를 대상으로 하는 비트 클럭 재생 장치에 있어서, 소정의 시정수 조정 신호에 의해 펄스폭을 조정하는 에지 검출형 플립 플롭 회로를 포함하고, 상기 PCM 데이터 신호를 입력하여 상기 최단 주기 T의 1/2에 상당하는 펄스 폭의 펄스 신호를 생성하여 출력하는 T/2 펄스 발생기와, 기준 발진 주파수를 2/T로 하고, 소정의 주파수 제어 신호를 수신하여 해당 주파수 제어 신호의 전위 레벨에 따라 발진 주파수를 제어하는 전압 제어 발진기와, 상기 전압 제어발진기의 발진 출력을 입력하여, 해당 전압 제어 발진기의 발진 주파수를 1/2로 분주하여 생성되는 분주신호를 출력하는 1/2 분주기와, 상기 T/2펄스 발생기에서 출력되는 펄스 신호와, 상기 1/2분주기에서 출력되는 분주 신호를 입력하고, 이들 양 신호의 위상차를 검출하여 소정의 위상 비교 펄스 신호를 출력하는 EXOR 회로와, 상기 위상 비교 펄스 신호를 입력해서 평활화하여 얻어지는 평균 전압치를 소정의 기준 전압과 비교 조합하여, 해당 전압 비교 결과에 따른 전위 레벨을 상기 주파수 제어 신호로 출력하는 루프 필터·전압 비교기와, 상기 분주 신호를 입력하고, 클럭 단자에 입력되는 상기 전압 제어 발진기의 발진 출력을 통해 해당 분주 신호의 위상을 T/4 지연시켜 비트 클럭으로 출력하는 제1 D형 플립 플롭 회로와, 상기 제1 D형 플립 플롭 회로에 의해 출력되는 비트 클럭을 통해 상기 PCM 데이타 신호를 입력하여 래치하고, 데이터 출력 신호로 출력하는 제2 D형 플립 플롭 회로를 구비하는 것을 특징으로 한다.
또, 상기 T/2펄스 발생기는 상기 PCM 데이타 신호의 에지를 검출하여 해당 에지의 타이밍에서 기동하고, 상기 시정수 조정 신호를 통해 조정되는 펄스 폭의 펄스 신호를 생성하여 출력하는 모노 멀티바이브레이터 상기 PCM 데이타 신호를 입력하고, 상기 모노 멀티바이브레이터에서 출력되는 펄스 신호를 통해 해당 PCM 데이타 신호의 위상을 T/2 지연시켜 출력하는 D형 플립 플롭 회로와, 상기 PCM 데이타 신호와 상기 D형 플립 플롭 회로에서 출력되는 지연 데이터 신호를 입력하여 이들 양 신호의 배타적인 논리 합을 취하여 출력하는 EXOR 회로를 구비하여 구성해도 좋다
이하, 본 발명에 대해 도면을 참조하여 설명한다.
제1도는 본 발명의 한 실시예를 도시하는 블록도이다. 제1도에 도시되는 바와 같이, 본 실시예는 에지 검출형 모노 멀티바이브레이터(2), D형 플립 플롭 회로(3) 및 EXOR 회로(4)를 포함하는 T/2 펄스 발생기(1)과, EXOR 회로(5)와, 인버터(6)과, 저항(1 및 8)과, 루프 필터·전압 비교기(9)와, 기준 전압원(10)과, 전압 제어 발진기(11)과, 1/2 분주기(12)와, D형 플립 플롭 회로(13 및 15)와 시정수 조정 회로(14)를 구비하여 구성된다.
또, 제2도 (a), (b), (c), (d), (e), (f), (g), (h), (i) 및 (j), 제3도 (a), (b), (c), (d) 및 (e), 및 제4도 (a), (b), (c), (d) 및 (e)는 본 실시예에서의 각 부의 동작 파형을 도시하는 타이밍도이다.
제1도에 있어서, 자기 테이프 등의 기록 매체 또는 통신 회선 등에서 재생된 입력 데이터 신호(101)은 T/2 펄스 발생기(1)에 포함되는 에지 검출형 모노 멀티바이브레이터(2), D형 플립 플롭 회로(3) 및 EXOR 회로(4)의 한쪽의 입력단과 D형 플립 플롭 회로(15)로 입력된다. 에지 검출형 모노 멀티바이브레이터(2)에서는 입력 데이터 신호(101)의 최단 반복 주기 T의 1/2의 시간 신호가 생성되어 D형 플립 플롭 회로(3)에 대해 클럭으로서 입력된다. D형 플립 플롭 회로(3)의 출력(102)(제2도(b)참조)는 EXOR 회로(4)중 한쪽 입력단에 입력된다. EXOR 회로(4)에서는 제2도 (a), (b) 및 (c)에 도시되는 바와 같이, 입력 데이터 신호(101)과 D형 플립 플롭 회로(3)의 출력(102)의 위상 비교가 행해져 그 위상 차에 대응하는 펄스 신호(103)이 출력되어 EXOR 회로(5)의 한 쪽 입력단에 입력된다.
한편, 전압 제어 발진기(11)에서는 주기 T를 1파장으로 하는 주파수의 2배의 주파수(2/T)로 발진하고, 그 발진 출력(104)는 1/2 분주기(12)에서 주기 T를 1 파장으로 하는 주파수(1/T)로 분주되어 신호(105)로 출력되어 EXOR 회로(5)중 한 쪽 입력단에 입력되고, 또 버퍼 회로(6)에도 입력된다. EXOR 회로(5)에서는 제2도 (c), (e) 및 (f)에 도시되는 바와 같이 상기 신호(103)과 신호(105)의 위상 비교가 행해지고, 그 위상차에 대응하는 펄스 신호(106)이 출력되어 저항(7)을 통해 루프 필터·전압 비교기(9)로 입력된다. 또, 신호(105)도 버퍼회로(6) 및 저항(8)을 통해 루프 필터·전압 비교기(9)로 입력된다. 여기에 있어서, 저항(7 및 8) 및 버퍼 회로(6)을 이용하는 이유는 지터 등을 억압하여 재생 비트 클럭의 품질을 높이는 것을 목적으로 하고, EXOR 회로(5)의 출력이 전압 출력인 경우에서, 통상 저항(7 및 8)의 저항치는 동일하게 이용되지만, 시스템 동작 상에서는 저항(7)을 단락하여 버퍼 회로(6)과 저항(8)은 제거해도 동작은 가능하다. 또, EXOR 회로(5)와 버퍼 회로(6)의 출력이 전류 출력인 경우에는 원래 저항(7 및 8)의 쌍방이 함께 단락해도 좋고, 시스템 동작 상에서는 버퍼 회로(6)과 저항(8)은 제거해도 문제는 없다.
루프 필터·전압 비교기(9)에서는 루프 필터에 의해 상기 신호(106)에 대한 평활 작용이 행해져 상기 위상차에 비례한 평균치 전압이 출력되어 전압 비교기에 입력된다. 이 전압 비교기에서는 해당 평균치 전압과 기준 전압원(10)의 기준 전압이 비교되고, 이 전압의 비교 결과는 신호(108)로 출력되어 상술한 전압 제어 발진기(11)의 발진 주파수에 대한 제어 신호로 출력되고 있다. 이 위상 동기계를 통해 전압 제어 발진기(11)의 발진 주파수는 입력 데이터(101)의 속도에 대해 항상 추종하도록 제어된다. 전압 제어 발진기(11)의 발진 출력(104)는 D형 플립 플롭 회로(13)에 대해서도 입력되고, D형 플립 플롭 회로(l3)에서는 제2도 (d), (e) 및 (i)에 도시되는 바와 같이, 해당 발진 출력(104)의 에지를 이용하여 1/2분주기(12)의 출력(105)의 타이밍보다도 T/2만큼 시간 위상이 지연된 비트 클럭(109)가 생성되어 출력된다. 또, D형 플립 플롭 회로(15)에서는 해당 비트 클럭(109)를 클럭으로서 유용(流用)입력하고, 입력 데이터 신호(101)의 위상의 중앙부에서 해당 데이터 신호를 래치하며, 그 출력을 데이터 신호(110)으로 출력한다. 또, 이 시점에서는 에지 검출형 모노 멀티바이브레이터(2) 및 전압 제어 발진기(11)은 한 개의 시정수 조정 회로(14)를 통해 그 시정수 및 주파수의 초기 조정이 행해지도록 회로가 형성되어 있다.
다음에, 50% 듀티 출력이 얻어지는 에미터 결합형 모노 멀티바이브레이터를 예로서 에지 검출형 모노 멀티바이브레이터(2) 및 전압 제어 발진기(11)의 관계에 대해 설명한다. 제5도에 도시되는 바와 같이, 에지 검출형 모노 멀티바이브레이터(2) 및 전압 제어 발진기(11)은 쌍방이 함께 동일한 기본적인 구성을 갖고 있고, 전압 제어 발진기(11)은 에지 검출형 모노 멀티바이브레이터(2)에서의 신호(102)에 상당하는 신호를 역극성으로 입력 데이터 신호(101)에 상당하는 입력에 접속하여 자주(自走)발진 회로를 구성하고 있고, 그 발진 주파수는 가변 전류원(18)에 의해 조정되는 주파수 조정 전류 IF가 ±0일 때에 용량치 C2와 I2에 의해 결정되고, 시정수 조정 회로(14)에 의해 입력 데이터 신호(101)의 최단 반복주기 T의 1/4의 시정수를 2회 나누어 1 파장을 T/2로 하는 발진 주파수로 조정되어 있다. 이 때, 에지 검출형 모노 멀티바이브레이터(2)에 있어서, 미리 시정수를 C2xI2: C1xI1=1 : 2의 관계가 성립되도록 설정해 두면, 종래와 같이 전압 제어 발진기(11)의 프리 런 주파수의 조정을 행하는 것만으로, 제6도(a), (b), (c), (d), (e), (f) 및 (g)에 도시되는 바와 같이, 입력 데이터 신호(101)의 에지에 동기하여 정확하게 T/2의 시간 지연을 갖는 신호(102)를 취출할 수 있고, 이것을 이용하여 제1도의 회로 구성을 가짐으로써, 고가인 다른 부착 부품으로서의 지연 회로를 이용하지 않고, T/2 펄스 발생기(1)을 실현할 수 있다.
제1도 및 제2도 (a), (b), (c), (d), (e), (f), (g), (h), (i) 및 (j)에 있어서, 에지 검출형 모노 멀티바이브레이터(2)의 시정수는 전압 제어 발진기(11)의 프리 런 주파수 조정과 동시에, 입력 데이터 신호(101)의 최단 반복 주기 T의 1/2로 설정 완료된 것으로 한다. 입력 데이터 신호(101)의 에지가 검출된 에지 검출형 모노 멀티바이브레이터(2)에서는 T/2시간 후에 클럭이 생성되어 출력되고, D형 플립 플롭 회로(3)에서는 이 클럭을 수신하여 입력 데이터 신호(101)보다 시간 위상이 T/2 지연된 데이터 신호(102)가 출력되어 EXOR 회로(4)로 입력된다. EXOR 회로(4)에서는 입력 데이터 신호(101)의 에지에 동기한 T/2 펄스(103)이 생성되어 EXOR 회로(5)로 입력된다. 한편, 프리 런에서 1주기가 T/2인 전압 제어 발진기(11)의 발진 출력(104)는 1/2 분주기(12)에 의해 분주되고, 그 출력(105)는 EXOR 회로(5)로 입력되어 상기 T/2 펄스(103)과 위상 비교되어 위상 비교 출력으로서 해당 위상차에 대응하는 펄스 신호(106)이 출력된다.
이 위상 비교 출력의 펄스 신호(106)은 직접 루프 필터·전압 비교기(9)에 입력되어도 전압 제어 발진기(11)을 제어하는 평균치 전압은 변경되지 않지만, 1/2 분주기(12)의 출력 성분(105)를 제거함으로써 단순하게 위상 비교 출력(107)이 얻어진다. 제2도 (a), (d) 및 (e)에 도시되는 바와 같이, 위상 동기계가 동기 상태일 때에는 입력 데이터 신호(101)의 에지와 1/2 분주기(12)의 출력 성분(105)의 상승 에지와의 위상차 θ는 T/4로 되고, 위상 비교 출력(107)(또는 106)의 "H"레벨과 "L"레벨 기간의 존재 확률은 동일하며, 루프 필터·전압 비교기(9)에 포함되는 루프 필터에 의해 평활된 평균치 전압은 기준 전압원(10)의 기준 전압에 동일하게 되기 때문에, 전압 비교 후의 출력은 0으로 되고, 전압 제어 발진기(11)의 발진 주파수에 변화는 없다.
또, 제3도 (a), (b), (c), (d) 및 (e)에 도시되는 바와 같이, 입력 데이터 신호(101)이 지연되면, 상술한 입력 데이터 신호(101)의 에지와 1/2 분주기(12)의 출력 성분(105)의 상승 에지와의 위상차는 θ <T/4로 되고, 위상 비교 출력(107)(또는 106)의 평균치 전압이 저하하여 전압 제어 발진기(11)의 발진 주파수를 떨어뜨리는 방향으로 작용하며, 이것에 의해 상기 위상차θ의 값은 T/4의 위상차로 복귀하도록 제어된다. 역으로, 입력 데이터 신호(101)이 빠르면, 입력 데이터 신호(101)의 에지와 1/2 분주기(12)의 출력 성분(105)의 상승에지와의 위상차는 θ> T/4로 되고, 위상 비교 출력(107)(또는 106)의 평균치 전압이 상승하여 전압 제어 발진기(11)의 발진 주파수를 높이는 방향으로 작용하며, 이것에 의해 상기 위상차 θ의 값은 T/4로 복귀하도록 제어된다. 이와 같이 해서, 1/2 분주기(12)에서 출력되어 EXOR 회로(5)로 입력되는 신호(105)의 위상은 항상 입력 데이터 신호(101)의 에지에 대해 T/4의 지연으로 되도록 유지된다. 이 신호(105)는 D형 플립 플롭 회로(13)에 입력되어 전압 제어 발진기(11)의 발진 출력(104)를 클럭으로서 거듭 위상이 T/4 지연되어 비트 클럭(109)로 출력된다. 이 비트 클럭(109)는 D형 플립 플롭 회로(15)의 클럭 단자에도 입력되어 있고, 해당 D형 플립 플롭 회로(15)에서는 이 비트 클럭으로 이용하여 입력 데이터 신호(101)의 최단 반복 파장T의 타이밍의 중심에서 해당 입력 데이터 신호가 래치되어 데이터 출력 신호(110)으로 출력된다.
이상 설명한 바와 같이, 본 발명은 최단 반복 주기 T의 입력 데이터 신호를 입력하여 상기 입력 데이터 신호의 에지를 검출하는 에지 검출형 모노 멀티바이브레이터와, 해당 에지 검출형 모노 멀티바이브레이터의 출력 및 상기 입력 데이터 신호를 수신하여 T/2의 위상 지연의 펄스를 생성하여 출력하는 D형 플립 플롭 회로와, 해당 D형 플립 플롭 회로의 출력 및 상기 입력 데이터 신호를 수신하여 상기 T/2 펄스를 생성하여 출력하는 EXOR 회로를 포함하는 T/2 펄스 발생기를 구비함으로써, 종래 이용되고 있는 지연 회로를 포함하는 T/2 펄스 발생기를 이용하는 것이 회피되어, 고정밀도이고 또한 LSI화에 적합한 소형 경량의 비트 클럭 재생 장치를 제공할 수 있다는 효과가 있다.
또, 본 발명에 의하면, 전압 제어 발진기(11)의 발진 출력(104)의 듀티 비를 정확하게 50%로 하는 것이 가능하게 되고, 이것에 의해 비트 클럭의 재생 출력의 타이밍이 정확하게 설정되기 때문에, D형 플립 플롭 회로(15)에 있어서, 입력 데이터 신호(101)을 정확한 중앙부에서 래치하는 것이 가능하다는 효과가 있다.

Claims (2)

  1. 최단 주기 T의 PCM 데이터 신호를 대상으로 하는 비트 클럭 재생 장치에 있어서, 소정의 시정수 조정 신호에 의해 펄스 폭을 조정하는 에지 검출형 플립 플롭 회로를 포함하고, 상기 PCM 데이타 신호를 입력하여 상기 최단 주기T의 1/2에 상당하는 펄스 폭의 펄스 신호를 생성하여 출력하는 T/2 펄스 발생기, 기준 발진 주파수를 2/T로 하고, 소정의 주파수 제어 신호를 수신하여 상기 주파수 제어 신호의 전위 레벨에 따라 발진 주파수를 제어하는 전압 제어 발진기의 발진 주파수를 1/2로 분주하여 생성되는 분주 신호를 출력하는 1/2 분주기, 상기 T/2 펄스 발생기에서 출력되는 펄스 신호와, 상기 1/2 분주기에서 출력되는 분주 신호를 입력하고, 이들 양쪽 신호의 위상 차를 검출하여 소정의 위상 비교 펄스 신호를 출력하는 EXOR 회로, 상기 위상 비교 펄스 신호를 입력해서 평활화하여 얻어지는 평균 전압치를 소정의 기준 전압과 비교 조합하여, 상기 전압 비교 결과에 따른 전위 레벨을 상기 주파수 제어 신호로서 출력하는 루프 필터·전압 비교기, 상기 분주 신호를 입력하고, 클럭 단자에 입력되는 상기 전압 제어 발진기의 발진 출력을 통해 상기 분주 신호의 위상을 T/4 지연시켜 비트 클럭으로서 출력하는 제1 D형 플립 플롭 회로, 및 상기 제1 D형 플림 플롭 회로에서 출력되는 비트 클럭을 통해 상기 PCM 데이타 신호를 입력하여 래치하고, 데이터 출력신호로서 출력하는 제2 D형 플립 플롭 회로를 구비하는 것을 특징으로 하는 비트 클럭 재생 장치.
  2. 제1항에 있어서, 상기 T/2 펄스 발생기가 상기 PCM 데이타 신호의 에지를 검출하여 상기 에지의 타이밍에서 기동하고, 상기 시정수 조정 신호를 통해 조정되는 펄스 폭의 펄스 신호를 생성하여 출력하는 모노 멀티바이브레이터, 상기 PCM 데이타 신호를 입력하고, 상기 모노 멀티바이브레이터에서 출력되는 펄스 신호를 통해 상기 PCM 데이타 신호의 위상을 T/2 지연시켜 출력하는 D형 플립 플롭 회로, 및 상기 PCM 데이타 신호와 상기 D형 플립 플롭 회로에서 출력되는 지연 데이터 신호를 입력하여 이들 양쪽 신호의 배타적 논리 합을 취하여 출력하는 EXOR 회로를 구비하여 구성되는 것을 특징으로 하는 비트 클럭 재생 장치.
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