JPH07162296A

JPH07162296A - ディジタル位相同期回路

Info

Publication number: JPH07162296A
Application number: JP5307728A
Authority: JP
Inventors: Koji Kudo; 功二工藤; Masuo Umemoto; 益雄梅本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-08
Filing date: 1993-12-08
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】ディジタル位相同期回路において、符号長が変
化するディジタル信号が入力された場合にも、周波数が
一定で、且つ入力信号に位相同期したクロック信号を発
生させる。【構成】到来するディジタル信号の論理レベルが変化す
るところのタイミングに同期して、所定のパルス幅を有
するエッジ信号Ｅを発生させるエッジ検出回路１１を設
け、Ｅ信号をＶＣＯのクロックでラッチするフリップフ
ロップ回路１２と遅延回路１３へ入力し、それぞれの出
力信号Ｅ′，Ｅ″を位相周波数比較することにより位相
誤差の情報を検出し、これを用いてＶＣＯ３４の発振周
波数を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルシステムの
クロック信号を供給する回路に係り、特に、ディジタル
信号の位相同期回路に関する。

【０００２】

【従来の技術】図３は、一般的なディジタル位相同期回
路のブロック図である。同図のように、ディジタル位相
同期回路は、位相周波数比較器（ＰＦＣ：Phase Freque
ncy Comparator）３１，チャージポンプ３２，低域通
過フィルタ（ＬＰＦ：Low PassFilter）３３，電圧制御
発振器(ＶＣＯ：Voltage Controlled Oscillator）３４
の四つの要素から構成される。

【０００３】ディジタル位相同期回路ではまずＰＦＣ３
１において、入力端子１から供給される入力（ディジタ
ル）信号Ｖi とＶＣＯ３４の出力信号Ｖo との周波数誤
差または位相誤差の検出を行う。次に、検出された該周
波数誤差または該位相誤差は、チャージポンプ３２を介
すことにより、ディジタル量からアナログ量への変換が
行われ、さらにＬＰＦ３３へ通すことによって、対応す
る誤差電圧Ｖd を得る。ＶＣＯ３４では該誤差電圧Ｖd
を受け、該誤差電圧Ｖd の電圧値に応じた電圧−周波数
変換が行われる。それ故、誤差電圧Ｖd によりＶＣＯの
発振周波数が制御されることになる。周波数制御された
ＶＣＯの出力信号Ｖo は、出力端子２へ導かれると共
に、その一部は、再びＰＦＣ３１へ帰還され、上述と同
じ信号処理が繰り返される。

【０００４】以上のディジタル位相同期回路における信
号処理において、入力信号Ｖi と出力信号Ｖo の同期
は、はじめに周波数引き込み（プルイン）過程によって
ＶＣＯの発振周波数を入力信号の周波数に近づけた後、
次の位相引き込み(ロックイン)過程によって位相同期を
図るという二つの過程を経て達成される。入力信号Ｖi
と出力信号Ｖo の位相が一致すると、誤差電圧Ｖd は一
定となり、位相同期が完了したことになる。

【０００５】図４は、ディジタル位相同期回路に適用さ
れるＰＦＣ３１の回路例である。

【０００６】ＰＦＣ回路は、同図のようにＮＡＮＤゲー
ト３１１，３１２，３１３，３１４，３１５及びＲＳフ
リップフロップ３１６，３１７からなる順序回路で構成
される。図５は、図４に示したＰＦＣ回路の動作を表す
真理値表である。図５において、ＲとＶは入力状態を、
ＵnとＤnは現在の出力状態を、Ｕn+1とＤn+1は入力が変
化した後の出力状態を示すものである。また、ＬとＨは
それぞれ論理レベル「低」，「高」を表すものであり、上
向き並びに下向きの矢印はそれぞれパルスの立ち上がり
立ち下がりのエッジを表現している。更に、×印は任意
の入力状態を表すものである。

【０００７】図６は、図４に示すＰＦＣ回路における応
答例を示したものである。ＰＦＣ回路は、二つの入力信
号の立ち下がりを検出し、その位相差に応じた信号を出
力するようになっている。例えば、図６において(ａ）
並びに(ｂ）がそれぞれＰＦＣ回路の入力端Ｒと入力端
Ｖに加えられるディジタル信号であるとするならば、出
力端Ｕ及び出力端Ｄから得られる位相誤差の情報（信
号）は、それぞれ同図(ｃ)及び（ｄ）に示す論理レベル
の波形となる。これは、図５の真理値表に沿ったものと
なっている。即ち、入力端Ｖの信号が入力端Ｒの信号よ
り位相が進んでいる場合、出力端Ｄからは二つの入力信
号の位相差の分だけＬレベルとなる信号が得られる。こ
のとき、出力端ＵはＨレベルのままで変化しない。とこ
ろが、逆に入力端Ｒの信号が入力端Ｖの信号より位相が
進んだ場合、今度は出力端Ｕから位相差の分だけＬレベ
ルとなる信号が得られる。そして、このとき出力端Ｄは
Ｈレベルのままで変化しない。なお、同期状態では、出
力端Ｕ及びＤは共にＨレベルに保持される。以上のよう
にして、図４に示したＰＦＣ回路では位相誤差の検出が
行われる。

【０００８】ＰＦＣ３１で得た位相誤差の情報（ｃ）及
び（ｄ）は、チャージポンプ３２とＬＰＦ３３を介し、
誤差に比例した電圧Ｖd に変換される。そして誤差電圧
Ｖdは、ＶＣＯの発振周波数を制御する。これによっ
て、ＶＣＯから発生するクロック信号は入力信号に追随
して動作するため、入力信号Ｖi に位相同期した出力信
号Ｖo を得ることができる。

【０００９】以上のようなディジタル位相同期回路に関
連した技術は、例えば、特開平5−110427号公報に記載
されている。

【００１０】ところで、ディジタルＶＴＲ（Video Tape
Recorder）では、論理レベル「Ｈ」あるいは「Ｌ」で与
えられる一連のディジタル情報を磁気記録系の特性にマ
ッチするように変換を行い、これを記録する。変換操作
は符号化と呼ばれ、この符号化方式の中には、８−１２
変換符号や８−１４変換符号等がある。再生系では符号
化されたディジタル信号の復号が行われるが、復号を行
うためには、再生信号に同期したクロック信号を生成す
る必要がある。そのクロック信号を生成する手段とし
て、ディジタル位相同期回路が用いられる。記録・再生
信号の符号長（ＨレベルあるいはＬレベルが連続する長
さ）Ｌn は変化するが、その変化の範囲は、記録・再生
信号に位相同期したクロック信号の周期Ｔを１とする
と、例えば、８−１２変換符号では２≦Ｌn≦１２とな
り、８−１４変換符号では２≦Ｌn≦７となることが知
られている。ディジタルＶＴＲでは記録・再生信号のよ
うに、ディジタル信号の符号長が変化した場合（ただし
最大符号長以下）においても、ＶＣＯから発生するクロ
ック信号の周波数は変化すること無く、且つ記録・再生
信号に位相同期されていることが必須条件となってい
る。

【００１１】

【発明が解決しようとする課題】ディジタルＶＴＲにお
ける記録・再生信号、いわゆる符号化されたディジタル
信号は、例えば図７（ａ）に示すような波形のディジタ
ル信号であり、同図のように符号長が変化する。

【００１２】一方、記録・再生信号を復号するために必
要なクロック信号の周波数は、記録・再生信号の最短符
号長（Ｌn ＝２）で繰り返される周波数の４倍に設定さ
れる。そのため、ＶＣＯから発生するクロック信号は、
図７（ｂ）に示すような波形となる。

【００１３】ＶＣＯから発生するクロック信号を記録・
再生信号に位相同期させるため、前記説明のディジタル
位相同期回路を適用する。このとき、説明のディジタル
位相同期回路のＰＦＣ入力端Ｒに図７（ａ）の信号を入
力し、入力端Ｖへ図７（ｂ）の信号を入力する。その結
果、ＰＦＣ出力端Ｕには同図（ｃ）に示す論理レベルの
信号が得られ、また出力端Ｄには同図（ｄ）に示す論理
レベルの信号が得られる。この結果の意味するところ
は、記録・再生信号の周波数がＶＣＯの発振周波数に比
べ、数倍も低いということである。本来、二つの入力信
号〔図７（ａ）及び（ｂ）〕がＰＦＣへ入力された場
合、位相誤差δに応じた誤差電圧がＶＣＯへ伝達される
べきである。しかし、この例では位相誤差の領域を越
え、周波数誤差εに対応した電圧がＶＣＯへ伝達され
る。よって、ＶＣＯの発振周波数は、大幅に低くなる方
向に動作する。

【００１４】ところが、ＶＣＯから発生するクロック信
号の周波数は、記録・再生信号の符号長の変化に依存す
ることなく、記録・再生信号の最短符号長で繰り返され
る周波数の４倍でなければならない。上述のように、記
録・再生信号の符号長が変化することで、生成すべきク
ロック信号の周波数が変化することは、目的とする必須
条件にそぐわない。

【００１５】本発明の目的は、符号化されたディジタル
信号の符号長が変化するディジタル信号から正確なクロ
ック信号を発生できるディジタル位相同期回路を提供す
ることにある。

【００１６】

【課題を解決するための手段】上記目的を解決するた
め、本発明のディジタル位相同期回路では、符号化され
たディジタル信号の論理レベル（ＨレベルあるいはＬレ
ベル）が変化するタイミングで所定のパルス幅を有する
エッジ信号を発生させるためのエッジ検出回路と、上記
エッジ検出回路の出力信号をＶＣＯから発生するクロッ
ク信号でラッチするフリップフロップ回路と、上記エッ
ジ検出回路の出力信号が所定時間の遅延を受ける遅延回
路を設け、上記フリップフロップ回路の出力信号と上記
遅延回路の出力信号を媒介信号とした位相及び周波数の
比較を行うことにより、位相誤差並びに周波数誤差の情
報を検出し、さらに上記情報をチャージポンプ及びＬＰ
Ｆを介すことにより、上記位相誤差並びに周波数誤差に
相当する誤差電圧に変換し、上記誤差電圧を用いてＶＣ
Ｏの発振周波数を制御する。

【００１７】

【作用】はじめに、遅延回路と論理ゲート回路を用い、
ディジタル信号の論理レベルが変化するところに所定の
パルス幅を有するエッジ信号を発生させるようにした。
次に、エッジ信号をＶＣＯから発生するクロック信号で
ラッチすることにより、ＶＣＯの位相誤差を含んだエッ
ジ信号に変換し、これをＰＦＣへ供給する第一の入力信
号とした。同時に、エッジ信号に対して、到来するディ
ジタル信号の最短符号長の１／４に相当する遅延を与
え、これをＰＦＣへ供給する第二の入力信号とした。こ
れによって、到来するディジタル信号とＶＣＯから発生
するクロック信号とは直接位相周波数比較が行われるこ
とがなく、エッジ信号を媒介として位相周波数比較が行
われるようになり、到来するディジタル信号の符号長が
変化しても位相誤差を周波数誤差として検出されること
がなくなる。

【００１８】

【実施例】図１は、本発明によるディジタル位相同期回
路の一実施例を示したブロック図である。これは、符号
化されたディジタル信号に位相同期したクロック信号を
発生させることを前提にしたものであり、図２に示すタ
イミングチャートを併用しして説明する。

【００１９】図１において、入力端子１には到来するデ
ィジタル信号（以下、符号化信号と記す）が入力され
る。ここで、符号化信号は、例えば８−１２変換符号や
８−１４変換符号などの最短符号長が２以上であること
が必要条件となっている。

【００２０】まず、符号化信号を入力端子１よりエッジ
検出回路１１へ導くことにより、符号化信号の変化部分
（論理レベルが変化する信号の立ち上がりまたは立ち下
がりのエッジ）を検出する。符号化信号のエッジ情報
は、同図に示したように第一の遅延回路１１１と排他的
論理和ゲート１１２を用いることにより検出できる。即
ち、符号化信号を第一の遅延回路１１１に加え、所定時
間ｔd1の遅延を行い、さらに符号化信号の遅延前後の信
号を排他的論理和ゲート１１２に加えることにより、エ
ッジ信号を得ることができる。ただし、後述の信号処理
に用いるＰＦＣ３１は、信号の立ち下がりを利用して行
われるので、ここでは排他的論理和ゲート１１２の出力
を反転ゲート１１３へ通し、反転ゲート１１３の出力を
エッジ信号Ｅとしている。エッジ検出回路１１におい
て、仮に、最短符号長が２０ｎｓである符号化信号に位
相ロックした１００ＭＨｚのクロック信号を発生させる
場合を想定すると、第一の遅延回路１１１での遅延時間
ｔd1は、クロック信号の周期である１０ｎｓに設定され
る。したがって、エッジ検出回路１１からは、符号化信
号の変化部分に同期して、クロック信号周期の幅を有す
るパルス信号が発生する。

【００２１】図２（ａ）は、符号化信号の一例を示した
もので、同図（ｂ）は、（ａ）の符号化信号から生成さ
れるエッジ信号Ｅを表している。

【００２２】次に、エッジ検出回路１１により生成され
たエッジ信号Ｅは、フリップフロップ（ＦＦ）回路１２
へ入力し、エッジ信号Ｅのラッチを行う。このとき、ラ
ッチをするためのクロック信号は、ＶＣＯから発生する
クロック信号で行う。これによって、ＦＦ回路１２の出
力Ｑには、ＶＣＯ３６から発生されるクロック信号の位
相誤差を含んだエッジ信号Ｅ′が得られる。ここでは、
Ｅ′を『ＶＣＯ信号対応の媒介エッジ信号』と呼ぶこと
にする。

【００２３】即ち、ＶＣＯから発生するクロック信号が
図２（ｃ）のタイミングを有するものとすれば、このク
ロック信号で同図（ｂ）のエッジ信号Ｅをラッチした場
合、ＶＣＯ信号対応の媒介エッジ信号Ｅ′は、同図
（ｄ）のタイミングを有することとなる。

【００２４】他方、図１において、エッジ検出回路１１
の出力信号の一部は、第二の遅延回路１３にも加えられ
る。これによって、エッジ信号検出回路１１より得られ
る信号Ｅは、所定時間ｔd2の遅延を受けたエッジ信号
Ｅ″となる。ここでは、Ｅ″を『符号化信号対応の媒介
エッジ信号』と呼ぶことにする。第二の遅延回路１３で
与えられる遅延時間ｔd2は、符号化信号の最短符号長の
１／４である。つまり、最短符号長が２０ｎｓである符
号化信号に、位相同期したクロック信号が１００ＭＨｚ
であるとするならば、第二の遅延回路１３の遅延時間
は，５ｎｓに設定される。

【００２５】図２（ｅ）は符号化信号対応の媒介エッジ
信号Ｅ″のタイミングを表しており、同図（ｂ）のエッ
ジ信号Ｅに比べて、遅延時間ｔd2の遅延を受けたものと
なっている。

【００２６】さて、符号化信号とＶＣＯから発生するク
ロック信号との位相周波数比較は、説明の媒介エッジ信
号Ｅ′及びＥ″を用いて行う。図１のＰＦＣ３１では、
図２(ｅ）の符号化信号対応の媒介エッジ信号Ｅ″を基
準として、同図(ｄ）のＶＣＯ信号対応の媒介エッジ信
号Ｅ′の位相進み、あるいは位相遅れが判定される。二
つの媒介エッジ信号Ｅ′及びＥ″は、ＰＦＣ３１の何れ
の入力端（Ｒ，Ｖ）へ入力しても差し支えないが、出力
情報をＶＣＯ発振周波数の制御に正確に反映させる必要
がある。いま、ＶＣＯ信号対応の媒介エッジ信号Ｅ′を
入力端Ｒへ、符号化信号対応の媒介エッジ信号Ｅ″を入
力端Ｖへ入力した場合、ＰＦＣ３１の出力端Ｕには、図
２（ｆ）に示した論理レベルの信号が得られ、出力端Ｄ
には、同図（ｇ）に示した論理レベルの信号が得られ
る。このＰＦＣ３１の出力結果は、従来技術に提示した
図５の真理値表に沿ったものとなっている。

【００２７】次に、ＰＦＣ３１の出力端Ｕ及びＤの出力
情報を用い、ＶＣＯに印加する制御電圧を発生させる過
程について述べる。ＰＦＣ３１の出力をディジタル量か
らアナログ量に変換する場合、チャージポンプ３２とＬ
ＰＦ３３を用いて行われる。

【００２８】図８に示す構成は、チャージポンプ３２と
ＬＰＦ３３の機能を兼ね備えたものである。まず、ＰＦ
Ｃ３１からディジタル的に出力される位相情報をアナロ
グ量へ変換するためのチャージポンプは、ＰＦＣ出力
(Ｕ，Ｄ)のＨレベルあるいはＬレベルに従い、コンデン
サＣ1 及びＣ2 のチャージとディスチャージを行うこと
によって動作する。そして、コンデンサＣ1 及びＣ2 に
蓄積している電荷量がＶＣＯに印加する制御電圧を左右
する。チャージポンプからＶＣＯに印加するための制御
電圧を得るＬＰＦ３２は、演算増幅器３２１と抵抗素子
Ｒ1，Ｒ2，Ｒ3,Ｒ4 及びコンデンサＣ1，Ｃ2を組み合わ
せた能動型の回路である。

【００２９】同図の回路において、位相同期がなされて
いる状態では、ＰＦＣ出力端Ｕ及びＤは共にＨレベルに
保持されている。そのため、コンデンサＣ1 とＣ2 には
それぞれ位相同期に見合った電荷がチャージされ、その
とき演算増幅器３２１の出力電圧Ｖd は定電圧Ｖc に保
持される。即ち、Ｖd ＝Ｖc となる。いま、位相同期の
状態から、ＰＦＣ入力端Ｒの信号が入力端Ｖの信号より
も位相が進んだ場合を考えると、出力端ＤはＨレベルの
状態を保持するが、出力端Ｕは位相誤差の分だけＬレベ
ルとなる負のパルス信号を発生する。この誤差信号の発
生により、コンデンサＣ1 に蓄えられている電荷がディ
スチャージされ、演算増幅器３２１の出力電圧Ｖd は、
ディスチャージされた電荷量に見合った電圧Ｖx だけ上
昇する。即ち、Ｖd ＝Ｖc ＋Ｖx となる。また、出力電
圧Ｖo が上昇することにより、これに見合った電荷量が
コンデンサＣ2 へチャージされる。以上の動作を端的に
述べると、入力端Ｒの信号が位相進みの場合、見かけ上
Ｃ1 からＣ2 へ電荷が移動することにより、演算増幅器
３２１の出力電圧Ｖd が上昇したと見ることができる。

【００３０】今度は、ＰＦＣ入力端Ｖの信号が入力端Ｒ
の信号よりも位相が進んだ場合についてみると、出力端
ＵはＨレベルを保持するが、出力端Ｄは位相誤差の分だ
けＬレベルとなる負のパルス信号を発生する。この誤差
信号の発生により、コンデンサＣ2 に蓄えられている電
荷がディスチャージされ、演算増幅器３２１の出力電圧
Ｖd はディスチャージされた電荷量に見合った電圧Ｖy
だけ低下する。即ち、Ｖd ＝Ｖc−Ｖyとなる。また、出
力電圧Ｖd が低下することにより、これに見合った電荷
量がコンデンサＣ1 へチャージされる。よって、入力端
Ｖの信号が位相進みの場合、見かけ上Ｃ2 からＣ1 へ電
荷が移動することにより、演算増幅器３２１の出力電圧
Ｖd が低下したと見ることができる。

【００３１】以上のことから、ＰＦＣ入力端Ｒ及びＶへ
入力される信号の位相関係により、見かけ上コンデンサ
Ｃ1 とＣ2 による電荷の授受が行われ、演算増幅器３２
１の出力電圧Ｖd が変化する。

【００３２】演算増幅器３２１の出力電圧Ｖd は、ＶＣ
Ｏから発生するクロック信号の発振周波数を制御するた
めの電圧となる。通常ＶＣＯの発振周波数は、制御電圧
Ｖdの大きさに比例して変化する。よって、ＰＦＣ入力
端Ｒの信号が位相進み状態のときは、ＶＣＯ制御電圧Ｖ
d を小さくし、入力端Ｖの信号が位相進み状態のとき
は、Ｖd を大きくするようにすれば、ＰＦＣ入力端Ｒに
印加する信号と入力端Ｖに印加する信号との位相誤差が
小さくなるように制御され、位相同期が得られるように
なる。

【００３３】図１に示すように、ＶＣＯ信号対応の媒介
エッジ信号Ｅ′をＰＦＣ入力端Ｒへ、符号化信号対応の
媒介エッジ信号Ｅ″を入力端Ｖへ入力する場合、媒介エ
ッジ信号Ｅ′及びＥ″がそれぞれ図２（ｄ）及び（ｅ）
のタイミングを有するものとすれば、Ｅ″がＥ′よりも
θだけ位相が進んでいるので、入力端Ｖの信号が位相進
みとなる。そのため、演算増幅器３２１の出力電圧Ｖd
は大きくなる。これによって、ＶＣＯ出力のクロック信
号は、周波数が高められる（位相進み）方向に働き、
Ｅ′の信号とＥ″の信号の位相誤差は減少し、やがて二
つの媒介エッジ信号Ｅ′とＥ″の位相同期が図られる。
即ち、符号化信号とＶＣＯから発生するクロック信号と
の位相同期が図られることに等しい。

【００３４】以上、本実施例によれば、符号化信号とＶ
ＣＯ信号との位相比較を行う際、符号化信号から抽出す
るエッジ信号を媒介として行うので、符号化信号の符号
長が変化してもＶＣＯから発生するクロック信号に対し
て、周波数誤差が発生しない。

【００３５】なお、ディジタルＶＴＲでは標準速再生だ
けでなく、可変速再生を行う場合がある。可変速再生で
は、記録波長が変化した場合と等価であると考えられる
ため、符号化信号の最短符号長に対するクロック信号の
周波数も標準速再生とは異なる。このような可変速再生
にディジタル位相同期回路を対応させるためには、図１
において、遅延回路１１１の遅延時間ｔd1と遅延回路１
３の遅延時間ｔd2を速度に応じてプログラマブルに可変
できる構成にすれば、同様の動作原理により、符号化信
号に位相同期したクロック信号を得ることができる。

【００３６】

【発明の効果】本発明によれば、到来するディジタル信
号の論理レベルが変化するところのタイミングに同期し
て、所定のパルス幅を有するエッジ信号を発生させ、エ
ッジ信号から、到来するディジタル信号とＶＣＯから発
生するクロック信号のそれぞれに対応した二つの媒介エ
ッジ信号を生成し、二つの媒介エッジ信号による位相周
波数比較を行うようにしたので、ディジタルＶＴＲ等の
記録・再生信号に代表されるディジタル信号のように、
信号の符号長が変化する入力信号に対しても、ＶＣＯの
発振周波数を変化させることなく、到来するディジタル
信号に位相同期したクロック信号を発生させることがで
きる。

【図面の簡単な説明】

【図１】本発明によるディジタル位相同期回路の一実施
例を示したブロック図。

【図２】本発明の実施例を説明するためのタイミングチ
ャート。

【図３】一般的なディジタル位相同期回路のブロック
図。

【図４】位相周波数比較器の回路図。

【図５】位相周波数比較器の真理値表を示す説明図。

【図６】位相周波数比較器の第一の応答例を示す説明
図。

【図７】位相周波数比較器の第二の応答例を示す説明
図。

【図８】チャージポンプとＬＰＦの構成例を示す説明
図。

【符号の説明】

１…入力端子、２…出力端子、１１…エッジ検出回路、
１２…フリップフロップ回路、１３…遅延回路、３１…
位相周波数比較器、３２…チャージポンプ、３３…低域
通過フィルタ、３４…電圧制御発振器、１１１…遅延回
路、１１２…排他的論理和ゲート、１１３…反転ゲー
ト。

Claims

【特許請求の範囲】

【請求項１】到来するディジタル信号と電圧制御発振器
の出力クロック信号との位相誤差並びに周波数誤差を検
出する手段と、上記位相誤差並びに周波数誤差に対応す
る誤差電圧を発生させる手段を有し、上記誤差電圧を用
いて電圧制御発振器の発振周波数を制御することによ
り、上記ディジタル信号と上記電圧制御発振器から発生
するクロック信号とを位相同期させるディジタル位相同
期回路において、上記ディジタル信号の論理レベルが変化するタイミング
で所定のパルス幅を有するエッジ信号を発生させるエッ
ジ検出回路と、上記エッジ検出回路の出力信号を電圧制
御発振器から発生するクロック信号を用いてラッチする
フリップフロップ回路と、上記エッジ検出回路の出力信
号が所定時間の遅延を受ける遅延回路とを設け、上記フ
リップフロップ回路の出力信号と上記遅延回路の出力信
号を媒介信号として位相周波数比較を行うことにより、
上記位相誤差並びに上記周波数誤差の検出を行うことを
特徴とするディジタル位相同期回路。
【請求項２】請求項１において、上記ディジタル信号の
論理レベルが変化するタイミングに同期して発生させる
エッジ信号のパルス幅を上記ディジタル信号の最短符号
長の論理レベルが連続する長さで、最短のものの１／２
とするディジタル位相同期回路。
【請求項３】請求項１において、上記ディジタル信号の
最短符号長の１／２が繰り返し周期である周波数のクロ
ック信号を電圧制御発振器から発生させるディジタル位
相同期回路。
【請求項４】請求項１において、上記エッジ信号が遅延
回路によって受ける遅延時間を上記ディジタル信号の最
短符号長の１／４とするディジタル位相同期回路。