JPH0712146B2

JPH0712146B2 - Ｖｆｏ回路

Info

Publication number: JPH0712146B2
Application number: JP57136683A
Authority: JP
Inventors: 勝幸池田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1982-08-05
Filing date: 1982-08-05
Publication date: 1995-02-08
Anticipated expiration: 2010-02-08
Also published as: HK80889A; SG21289G; GB8319601D0; GB2127243A; GB2127243B; JPS5928209A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はフロッピーディスクから読み出した信号中から
クロックビットとデータビットを分離するために正確な
データウインドウを生成するVFO（Variadle Frequency
Oscillator）回路に関する。

［従来の技術］従来のフロッピーディスク用VFO回路の例を説明する前
に、フロッピーディスクに用いられるデータ書き込みフ
ォーマット及びVFO回路の動きについて簡単に説明して
おく。フロッピーディスクのフォーマットとしては現在
ほとんどがIBMフォーマットまたはそれに準じたフォー
マットが用いられている。以下、これを例に説明する。

第３図に８インチフロッピーディスクの単密度（FM）記
録、倍密度（MFM）記録の場合のフロッピーディスクド
ライブ（FDD）からの読み出しテータパルス列等を示
す。第３図（ａ）はFM記録の場合である。読み出しデー
タパルス列では１ビットセルの周期４μｓごとにクロッ
クパルスが存在する。このクロックパルス間にビットセ
ル周期が形成され、セル周期内の基準位置にデータパル
スが存在するか否かでデータの1,0が定義される。この
読み出しテータパルス列のタイミングに同期して図に示
す様なデータウインドウ波形をVFO回路により生成し、
データパルス列とデータウインドウとの論理和をとるこ
とにより、読み出しデータパルス中に含まれていたデー
タパルスを分離し、セパレートデータパルスを再生し、
その結果として再生データが得られる。

第３図（ｂ）はMFM記録の場合である。MFM記録では直前
の隣り合つたビットが０のときのみクロックパルスが存
在する。この場合も読み出しデータパルス列のタイミン
グに同期したデータウインドウ波形をVFO回路により生
成し、両者の論理積をとることによりデータパルスを分
離してセパレートデータパルスを生成し、データを再成
する。ミニフロッピーと呼ばれる５インチのフロッピー
ディスクの場合はビットセルの周期は８インチの場合の
２倍となる。

さて、FDDからの読み出しデータパルス列が第３図に示
す様に正確にビットセル内の基準位置にあれば、データ
ウインドウ波形は比較的簡単にワンショットマルチバイ
ブレータ回路等により作り出せる。しかし、実際には８
インチ標準フロッピーディスクではそのあるべき基準位
置から最大±350ns程度、ミニフロッピーでは±700ns程
度ずれる可能性がある。これはピークシフトと呼ばれ磁
気媒体からデータを読み出す際、隣り合った読み出し波
形どうしが干渉しあって生じる現象である。

VFO回路はこの様にピークシフトを有する読み出しデー
タパルス列から正しいデータウインドウ波形を生成し、
データパルスのみを分離する回路である。

従来のVFO回路例としては、例えば雑誌「インターフェ
ース」1979年７月号に詳しく紹介されている。

第４図は従来のVFO回路を示すブロック図である。第６
図は第４図のブロック図に基づき、従来用いられている
VFO回路の例を詳細に示したものである。一点鉄線で囲
まれたブロックは第４図の同一番号に対応する。ただし
ローパスフィルタ（LPF）は、SYNCフィールドとデータ
フィールドで異なる特性のものを使い分けるが、回路を
一部共通化しているので新しい番号601を付いている。
尚、図中各フリップフロップに付された番号は、通常使
用されるICの型番であり、書籍等を参考にされたい。

FDDからの読み出しデータは端子401に入力され、SYNCフ
ィールド／データフィールド切替信号が端子402に入力
される。端子401に入力されたデータは、ワンショット
マルチバイブレータ403を経て位相比較回路404に入力さ
れる。電圧制御発振回路（VCO;Voltage Controlled Osc
illator）408はウインドウ波形を生成する発振回路であ
り、VCO408からの出力信号はゲート回路410を経て位相
比較回路404に入力され、ワンショツトマルチバイブレ
ータ403の出力と位相比較される。位相比較回路404の出
力はスイッチ回路405を経て、第１または第２のローパ
スフイルタ（LPF）406または407により高域成分を除去
してVCO408に入力し、位相比較結果によつてVCO408の発
振周波数（すなわちウインドウ信号の周波数及び位相）
をコントロールする。すなわち、位相比較回路404、LPF
406または407、VCO408は位相固定ループ（PLL）を構成
する。PLLは、端子401に入力された読み出しデータパル
ス列のピークシフトによる速い変動に対しては追従せず
に、ゆっくりとした変動に対しては位相が常に追従した
（同期した）信号を生成する。

尚、LPEは応答の速い（しや断周波数の高い）第１のLPF
406と応答の遅い（しや断周波数の低い）第２のLPF407
の２種類あり、これをスイッチ回路405により切替えて
いる。

ここで、第５図のタイム図を参照して第４図の動作概要
を説明する。第５図は第３図（ａ）に示すFM記録の場合
のタイム図である。

端子401には、FDDからの第５図（ａ）の読み出しデータ
パルス列が入力される。第５図のうち、前半はウインド
ウ波形を読み出しデータパルス列に於けるビットセル周
期を決めるクロックパルスに同期させるためのSYNCフィ
ールドであり、後半はSYNCフィールドに続いて到来する
データフィールドである。ワンショットマルチバイブレ
ータ403は、読み出しデータパルス列にトリガされて、
第５図（ｂ）の１シュットパルスを位相比較回路404に
出力する。一方、VCO408からは第５図（ｃ）に示すウイ
ンドウ波形が出力される。ゲート回路410は端子402に入
力されるSYNCフィールド／データフィールド切替信号に
基づき、SYNCフィールドのときとデータフィールドのと
きで位相比較回路404への出力を切替え、SYNCフィール
ドのきはVCO408の出力（第５図（ｃ））を出力し、デー
タフィールドのときは第５図（ｄ）の波形を出力する。
また、位相比較回路404はワンショットマルチバイブレ
ータ403とゲート回路410の出力を比較して、SYNCフィー
ルドのときはLPF406を介してVCO408を制御し、データフ
ィールドのときはLPF407を介してVCO408を制御する。さ
らに、波形整形回路409からは、ゲート回路410の第５図
（ｄ）の出力に基づき第５図（ｅ）の出力が発生させ
る。結果として、データフィールドに於ける第５図
（ｃ）のウインドウ波形と第５図（ｄ）のデータパルス
との論理積をとることにより、データが再生される。

次に、従来のVFO回路について、具体的に動作の詳細を
説明する。

ａ）まず、LPF406,407の切り替えについて説明する。

フロッピーディスクには同期を取るためにSYNCフィール
ドと呼ばれる等間隔のパルス列が各セクタの先頭部分に
書き込まれている。SYNCフィールドでは記録されるパル
ス列は等間隔であるのでこの部分ではピークシフトは生
じない。この部分では応答の速い第１のLPF406を用い、
速かにSYNCビットと同期をとる。つづいて記録データが
読み出されるデータフィールドに入ってからはスイッチ
回路405により応答の遅いLPF407に切替え、ピークシフ
トによるパルス列間隔の変動には応じない様にする。切
替えのための信号であるSYNCフィールド／データフィー
ルド切替信号は端子402に与えられる。この信号はFDDを
使用するシステムのプロセサまたはフロッピーディスク
コントローラから供給を受けることができる。

ｂ）次に、ワンショツトマルチバイブレータ403、ゲー
ト回路410、位相比較回路404、出力波形整形回路409の
働きを第６図の回路構成と第５図のタイム図に従つて説
明する。

（SYNCフィールドの動作）ワンショットマルチバイブレータ403はFDDからの読み出
しデータパルス列（第５図（ａ））の立上りでトリガさ
れ、パルス幅が１ビットセルの1/4の継続時間のパルス
を出力する（第５図（ｂ））。このパルス列は常に位相
比較回路404に入力され、SYNCフィールドにおいてはウ
インドウ波形（第５図（ｃ））と位相比較される。この
ワンショットマルチバイブレータ403はFDDからの読み出
しデータパルス列をウインドウの中心にもってくる様に
時間調整をはかるために入れられた回路である。

第５図（ｂ）のワンショットマルチバイブレータの出力
波形の後縁は、第５図（ａ）の読み出しデータパルスの
立上りより1/4ビットセル期間遅らせているので、SYNC
フィールドに於いて読み出しデータパルスの立上りをウ
インドウ波形の中央にもってくるためには、読み出しデ
ータパルスの立上りより1/4ビットセル期間遅れた時点
と、ウインドウ波形の立上りまたは立下りを位相比較し
て、PLLをロックさせればよい。SYNCフィールドでは、
ピークシフトが発生しないので、ワンショットマルチバ
イブレータ403の出力波形（第５図（ｂ））の後縁のタ
イミングと、ゲート回路410を介したウインドウ波形
（第５図（ｃ））の立上りまたは立下りのタイミングを
位相比較するのである。

（データフィールドの動作）データフィールドではピークシフトが発生し、書き込ま
れているデータにより時として読み出し波形のパルス間
隔はウインドウの周期の1/2になったり２倍になったり
するため、ワンショントマルチバイブレータ403の出力
とウインドウ波形をそのまま位相比較することはできな
い。データフィールドでは、第５図（ａ）の読み出しデ
ータパルスはピークシフトを含み、その位置が基準とな
るウインドウ波形に対してかなりばらついている。読み
出しデータパルスを確実にウインドウの中心にもってく
るために、ゲート回路410から出力される第５図（ｄ）
の波形とワンショットマルチバイブレータの出力波形
（第５図（ｂ））を位相比較する。第５図（ｄ）の波形
は読み出しデータパルスとパルス数が１対１に対応し、
しかもその後縁はウインドウ波形の立上りまたは立下り
と一致する波形であるから、第５図（ｄ）の波形を疑似
データパルスとして、その後縁を遅延することにより
（第５図（ｅ）の波形に相当）、パルスの位置を確実に
ウインドウ波形の中央にもってくることができる。

この点について、第６図を参照してもう少し説明する。
第５図（ｄ）の波形はゲート回路410のNANDゲートND1か
ら出力される。第４図及び第６図の波形整形回路409
は、ゲートND1から出力される第５図（ｄ）の波形を疑
似データパルスとして入力し、ワンショットマルチバイ
ブレータ403と同様の構成を複数段つないで構成したデ
ィレイ回路により、第５図（ｅ）の波形を形成する。後
述するように、第５図（ｄ）の波形は、立上りがデータ
パルス（第５図（ａ））の立上りと同期し、立下りがウ
インドウ波形（第５図（ｃ））の立上りまたは立下りと
同期している。従って、第５図（ｄ）の波形の後縁を遅
延して第５図（ｅ）の波形を生成することにより、読み
出しデータパルスをウインドウ波形の中央にもってくる
ことができる。

（ゲート回路410の動作）第６図に示すように、ゲート回路410は端子402に与えら
れるSYNCフィールド／データフィールド切替信号により
位相比較回路404に出力する信号を切替える回路であ
る。読み出しデータパルス列（第５図（ａ））の立上り
でセットし、ウインドウ波形（第５図（ｃ））の変化
（パルスの前縁及び後縁）でリセットされるフリップフ
ロップFF1,FF2と、切替スイッチを構成するFF3,ANDゲー
トAD1,AD2,NORゲートNR1とから構成される。切替スイッ
チはSYNCフィールドにおいて第５図（ｃ）のウインドウ
波形を選択し、データフィールドにおいてゲートND1の
出力信号を選択し、位相比較回路404に入力する役割を
有する。ゲート回路410のデータフィールドでの動作を
第７図のタイム図を基に説明する。フリップフロップFF
1は読み出しデータパルスの立上りでウインドウ波形の
レベルがセットされ、ウインドウ波形が立下るタイミン
グでリセットされる。そのＱの否定出力はウインドウ波
形がローレベルの時に読み出しデータパルスがあれば、
そのＱの否定出力はウインドウ波形の立上りまでローレ
ベルとなる。また、フリップフロップFF2は読み出しデ
ータパルスの立上りでウインドウ波形の反転レベルがセ
ットされ、ウインドウ波形が立上るタイミングでリセッ
トされる。そのＱの否定出力はウインドウ波形がハイレ
ベルの時に読み出しデータパルスがあれば、そのＱの否
定出力はウインドウ波形の立上りまでローレベルとな
る。ゲートND1はフリップフロップFF1とFF2の出力の論
理積をとる。フリップフロップFF3は端子402からのSYNC
フィールド／データフィールド切替信号を入力し、ゲー
トAD1またはAD2に選択信号を出力する。SYNCフィールド
ではゲートAD1、NR1を介して、ウインドウ波形がそのま
ま位相比較回路404に入力され、データフィールドでは
ゲートAD2、NR1を介して、ゲートND1の出力が位相比較
回路404に入力される。

（位相比較回路404の動作）位相比較回路404の動作を第８図（ａ）（ｂ）を基に説
明する。第８図（ａ）は位相比較回路の構成を示し、第
８図（ｂ）はその各信号のタイム図を示す。ワンショッ
トマルチバイブレータ403の出力が信号ａとして入力さ
れ、ゲート回路410の出力が信号ｂとして入力される。
まず、信号ａと信号ｂのパルスが先に入力された側のフ
リップフロップがパルスの立下りでセットされる。次
に、遅れて入力された側のフリップフロップがパルスの
立下りでセツトされる。それぞれセットされたフリップ
フロップのＱ出力ｃ、ｄはNANDゲートに入力され、パル
スｅを発生する。このパルスｅにより２つのフリップフ
ロップは共にリセットされ、信号ｃ、ｄ、ｅはすぐに元
の状態に復帰する。NANDゲートの出力パルスｅや遅くに
セットされたフリップフロップのＱ出力は、回路の遅延
のみで決まるきわめて細いパルスとなる。位相比較回路
では、この様にどちらのパルスが先に入力されたかを、
出力信号のパルス幅を異ならせて検出結果としている。
尚、第４図及び第８図では第５図（ｂ）と（ｃ）または
（ｄ）の立下りで位相比較しているが、第６図ではゲー
ト回路410の出力が第５図（ｃ）と（ｄ）の波形を反転
出力するため、第５図（ｂ）の立下りと第５図（ｃ）ま
たは（ｄ）の立上りを比較していることになるが、何等
本質的には変わりはない。すなわち、第４図及び第６図
の位相比較回路404は、第５図（ａ）のワンショットマ
ルチバイブレータの出力波形と、ゲート回路410から切
替え出力される第５図（ｃ）のウインドウ波形（SYNCフ
ィールド）または第５図（ｄ）の波形（データフィール
ド）とを、信号ａ、ｂとして入力し、位相比較している
こととなる。

（スイッチ回路405の動作）スイッチ回路405はSYNCフィールドではSYNCフィールド
／データフィールド切替信号によりゲートG1とG2が選択
され、ゲートG1がG2が位相比較回路404のフリップフロ
ップの出力を受けて出力をなす。また、データフィール
ドではSYNCフィールド／データフィールド切替信号によ
りゲートG3とG4が選択され、ゲートG3かG4が位相比較回
路404のフリップフロップの出力を受けて出力をなす。S
YNCフィールドのとき、ワンショットマルチバイブレー
タ403の出力位相が早ければ、ゲートG1から出力が出
て、VCO408の発振周波数を高める方向に動作し、出力位
相が遅ければゲートG2から出力が出て、VCO408の発振周
波数を下げる方向に動作する。このときの応答時間は、
LPF601のR2またはR3とR8、C3によって構成されるフィル
タ（しゃ断周波数が高い）の時定数により決定する。同
様に、データフィールドのときは、ゲートG3またはG4か
ら出力が出て、R4またはR5とR6、C6、C2、R7、R8、C3に
よる応答の速い（しゃ断周波数の低い）フィルタが選択
され、VCO408の発振周波数を上げたり、下げたりする。

408はVCOであり、複数段のワンショットマルチバイブレ
ータによる遅延量をLPF601の出力電圧により可変し、こ
の２段目出力を帰還して発振がなされる。

こうしてSYNCフィールドで読み出しデータパルス列にデ
ータウインドウがロックインした後に、データフィール
ドにおいて、第５図（ｂ）と（ｄ）の波形を位相比較し
出力を得る。出力波形整形回路409は、データパルス列
をデータウインドウの中心に移動させ、ピークシフト等
の影響を取り除き、第５図（ｅ）に示すような波形を出
力する。

［発明が解決しようとする課題］次に従来のVFO回路の欠点を述べる。

第６図からわかる様に従来のVFO回路の欠点は半導体に
よる集積回路化が難しいことである。第６図ではデイス
クリート部品として抵抗19本、コンデンサ６本を必要と
する。これ等の部品を外付部品とし、残りの回路を半導
体集積回路とし１チップにまとめることは従来技術でも
可能である。しかし、これでは半導体集積回路の特長が
十分活用できない。すなわち、実装スペースが小さくな
らない、接続箇所が多く信頼性に乏しい、実装工数及び
コストの低減が計れない。また、半導体集積回路のチッ
プ設計時にもかなりの制約を受けることになる。まず半
導体集積回路チップ内部から外付の部品に接続する場
合、接続を必要としない場合に比較し、チップ面積がか
なり大きくなってしまう。これは、接続のためのパッド
や、出力バッファ回路のトランジスタサイズが、外部接
続を必要としない場合に比較し数十倍大きくなるためで
ある。さらに半導体集積回路のパッケージングのコスト
が高くなってしまう。

第二の欠点として、従来の回路では組立後に調整が必要
なことである。これはVCOに安定で正確な回路方式が無
いことによる。

本発明は半導体集積回路化しやすいVFOの回路方式を提
供し、実施時におけるコストの低減、回路の信頼性を向
上させることを目的とする。本発明の他の目的は半導体
集積回路の外付部品を減らすことである。本発明のさら
に他の目的はVFO回路の無調整化を計ることである。さ
らに他の目的はVCOの感度の設定が簡単な構成を提供す
ることにある。

［課題を解決するための手段］本発明は、第１及び第２の制御信号合成回路と、第１及
び第２の位相比較器と、第１及び第２のLPFと、同等の
特性を有する第1,第２の電圧制御発振回路とを各々有す
る第1,第２の位相固定ループと、基準信号を出力する基
準信号発生手段と、前記第１の位相固定ループの出力信
号を移相する移相手段とを備えたVFO回路において、前記第２の制御信号合成回路は、前記第２のLPFの出力
電圧と基準電圧を合成し前記第２の電圧制御発振回路の
発振周波数を制御する制御信号を出力し、前記第１の制御信号合成回路は、前記第１のLPFの出力
電圧を第１の電流に変換し、前記第２のLPFの出力電圧
を第２の電流に変換し、前記第１の電流と前記第２の電
流を加算した後前記第１の電圧制御発振回路の発振周波
数を制御する制御信号を出力してなることを特徴とす
る。

［実施例］第１図及び第２図（ａ）（ｂ）に従って本発明の実施例
を説明する。第２図（ａ）は第１図のカウンタ回路101
の具体例を示す図である。第２図（ｂ）は第１図の10
1、102、103、111、112を除いた具体的な構成を示す図
である。また、第１図及び第２図（ｂ）の動作は従来例
と同様に第５図を用いて説明される。

まず、本発明の実施例の構成について説明する。

101はカウンタ回路で端子119に入力されたFDDからの読
み出しデータパルス列の前縁でセットされ、水晶発振回
路102から発生されるパルス列のカウントを開始し、一
定カウント数に達したらリセツトされるパルスを発生す
る。104は従来例第６図や先に説明した第８図と同様な
構成の第１の位相比較回路であり、同様な動作を示すの
で、詳細な説明は省略する。105はスイッチ回路で端子1
20に入力されるSYNCフィールド／データフィールド切替
信号によりローパスフィルタ（LPF）106、107の一方を
選択する。LPF106、107は通過帯域が互いに異なり、SYN
Cフィールドにおいては広い通過帯域の第１のLPF106が
選択され、データフィールドにおいては比較的狭い通過
帯域の第２のLPF107が選択される。108は第１の加算回
路であり、第１のLPF106または第２のLPF107の出力と第
３のLPF115の出力を加算して、第１の電圧制御発振回路
（VCO）109の制御端子に入力し、第１のVCO109の発振周
波数を制御する。110は移相回路である。111は微分回路
でゲート回路103からの出力信号の後縁で細いパルスを
発する。112は分周回路、114は第２の位相比較回路、11
6は第１の加算回路108と同じ特性を有する第２の加算回
路であり、参照電圧源117の発する参照電圧Vrと第３のL
PF115の出力を加算して第２のVCO118の発振周波数を制
御する。第２のVCO118の特性は第１のVCO109と同じにな
る様に設計されている。本発明は第１のPLL、すなわち
第１の位相比較回路104、第１または第２のLPF106、10
7、第１のVCO109を含むルーブと、第２のPLLすなわち第
２の位相比較回路114、第３のLPF115、第２のVCO118を
含むループにより構成されている。

次に動作の説明をする。

まず、第２のPLLは分周回路112の出力信号の周波数にロ
ックされる。分周回路112は水晶発振回路102の出力信号
を分周し、第１のVCO109に要求されるフリーラン周波数
の信号を出力する。当然、第２のPLLはロックした状態
では第２の位相比較回路114に入力される２つの信号は
位相差が固定され、それ等の周波数は等しい。すなわち
第２のVCOもフリーラン周波数で発振する。電源電圧、
周囲温度、経時変化．等によるVCOの定数の変動、ある
いはVCOの構成要素の定数ばらつきによるVCO定数のばら
つきがあったとしても、負帰還ループの働きにより第２
のVCO118は常にフリーラン周波数で発振する様、第３の
LPFの出力が調整される。今、第１図に示す様に第２の
加算回路116の一方の入力端子に参照電圧Vr（例えば電
源電圧の半分）を与え、第１の加算回路108の一方の入
力端子に第３のLPF115からの出力を入力してやると、第
１のVCO109は第１のLPF106または第２のLPF107の出力が
参照電圧Vrになったときフリーラン周波数で発振するは
ずである。

第２図（ａ）はカウンタ回路101を詳述する図である。
第９図にはカウンタ回路101の各出力の一例をタイム図
として示した。第５図に示す読み出しデータパルス列
（ａ）を受けて、パルス幅が１ビットセル1/4の長さの
パルス（同図（ｂ））を出力する。即ち、フリップフロ
ップ2020、2030、ゲート2040は端子2060に入力された読
み出しデータパルス列の前縁で細いパルスを出力し、分
周回路2010をリセットし、フリップフロップ2050をリセ
ットする。端子2080には水晶発振回路102の出力が接続
され、分周回路2010は水晶発振回路の出力信号を分周す
る。分周回路2010のキャリーＣ出力をクロックとしてフ
リップフロップ2050は動作する。

第９図の例は水晶発振回路102の発振周波数を16MHz、MF
M（１ビットセル期間２μｓ）の場合とした。カウント
回路101は第５図（ａ）の読み出しデータパルスを受け
て、第５図（ｂ）に示す１ビットセル期間の1/4、すな
わち500nsの幅のパルスを出力するための回路である。
本実施例では、従来例第６図のワンショットマルチバイ
ブレータに代わり、別の構成を採用している。フリップ
フロップ2020は水晶発振回路の基準クロック2080の立上
りで、読み出しデータパルス2060のデータを入力し、フ
リップフロップ2030は次のクロック2080の立上りでフリ
ップフロップ2020のＱ出力を入力する。その結果、NAND
ゲート2040はパルスを出力し、分周回路2010とフリップ
フロップ2050をリセットし、分周回路2010はカウントを
開始する。カウント終了後キャリーを出力し、このキャ
リーはフリップフロップ2050の出力2070を変化させる。
つまり出力2070には、読み出しデータパルス（第５図
（ａ））の立上りから分周回路2010が1/4ビットセル期
間のカウントを終了するまでのパルス（第５図（ｂ））
が得られる。この様な回路方式をとることにより、安定
で正確なパルス幅のワンショットマルチバイブレータ回
路を構成できる。また従来例と比較してわかる様に抵抗
R1、コンデンサC1が不要となる。

カウンタ回路101の出力は位相比較回路104に入力され、
ゲート回路103の働きによりSYNCフイールドでは第１のV
CO109の出力波形（第５図（ｃ））と、データフィール
ドでは第５図（ｄ）の波形と位相比較する。ゲート回路
103は従来例第６図と同様の構成である。位相比較結果
はスイッチ回路105により、SYNCフィールドでは応答の
速い第１のLPF106に、データフィールドでは応答の遅い
第２のLPF107に接続され、不要高域成分をろ波し、第１
のVCO109の発振周波数をコントロールすべく第１の加算
回路108に入力される。

第１の加算回路108のもう１つの入力は第２のPLLから信
号を受けている。すでに述べた様にこの信号は第１のLP
F106または第２のLPF107の出力がVrのときVCO109はフリ
ーラン周波数で発振する。フリーラン周波数をウインド
ウ周波数に一致させておけば、定常状態では第１のLPF1
06または第２のLPF107の出力電圧はVrとなる。

第１の位相比較回路104は読み出しデータパルス列とウ
インドウ波形の位相を比較し、前者の位相が早かった場
合はゲートG1またはG2から出力を出してトランジスタT1
またはT2を導通させ、LFP209のコンデンサC202を充電
し、トランジスタT16のゲート電圧を上げて第１のVCO10
9の発振周波数を上げる。逆に、ウインドウ波形の方が
早かった場合は、ゲートG3またはG4から出力を出してト
ランジスタT3またはT4を導通させ、LFP109のコンデンサ
C202から電荷を放電させ、トランジスタT16のゲート電
圧を下げて第１のVCO109の発振周波数を下げる。いま、
トランジスタT1またはT2、T3またはT4のソース電位をそ
れぞれVDD,V_SSとすれば、T1またはT2によって充電され
る電流値はVDD−Vrに比例し、またT3またはT4により放
電される電流値はVr−Vssに比例する。VrをVDDとVssの
平均値に設定しておけば定常状態においてLPFに流入、
流出する電流は絶対値が常に等しくできる。しかもLPF
出力は定常状態でVrにきわめて近くできるため位相比較
回路104の出力を基に、第２図（ｂ）に示す様にトラン
ジスタによりコンデンサを充放電するチャージポンプ回
路方式を採用すれば従来の様にLPFとしてアクテイブフ
ィルタを用いる必要がなくなってくる。このことは集積
回路化を非常に容易にする。

第１のVCO109の出力はゲート回路103を経由して第１の
位相比較回路104に帰還されループを形成する。こうし
て安定で正確なウインドウを形成することができる。

さて、従来の例では出力波形整形回路409としてワンシ
ョットマルチバイブレータを用い第５図（ｄ）の波形を
遅延させて、第５図（ｅ）の波形を形成して、データパ
ルスを第５図（ｃ）のウインドウの中央に移動させてい
る。本発明の実施例ではこれとは異る方法により波形の
整形を行っている。すなわち、微分回路111で第５図
（ｄ）の波形の後縁から細いパルス第５図（ｇ）を作り
出す。この微分回路は第２図（ａ）のフリップフロップ
2020、2030及びゲート2040による回路構成と同一構成を
とることにより容易に実現できる。読み出しデータパル
ス列は第５図（ｇ）の波形となり、遅延回路を通さなか
つたので第６図の409の様に抵抗R16,R17、コンデンサC
5,C6を必要としない。一方、ウインドウの中心に読み出
しデータパルス列（第５図（ｇ））を置くために、本発
明の実施例では移相回路110によりウインドウ波形の方
を90度（270度）移相する（第５図（ｆ）参照）。この
移相回路は1/2分周回路をマスタースレーブ型フリップ
フロップで構成すれば、マスターとスレーブで出力波形
の位相が90度異っているので簡単に構成できる。このフ
リップフロップのマスター側のＭ出力をゲート回路103
へ帰還し、スレーブ側のＱ出力を端子121へ出力すれば
第５図（ｃ）、（ｆ）の波形が容易に得られる。

以上、LPF106,107,115、加算回路108,116、参照電圧源1
17、VCO109,118及び水晶発振回路102を除いてすべての
回路がデジタル回路で構成でき、しかも半導体集積回路
に外付する部品が不要なこと、及びVCOには高い精度及
び安定度を要しないことを説明した。

次に第２図（ｂ）に従って位相比較回路104及び114から
VCO109及び118までが本発明によれば簡略化が可能であ
り集積回路化が容易なことを述べる。

同図は位相比較回路104,114、スイッチ回路105、LPF10
6,107,115、加算回路108,116、VCO109,118、移相回路11
0を詳述する図であり、できるかぎり第１図との対応を
取るために一点鎖線で囲む各ブロックは同じ番号をふっ
てある。ただし、LPF106、107は一部を共用するので両
方で209としてある。

また先に述べた様に、移相回路110はVFO109内のマスタ
ースレーブフリップフロップ205のスレーブ側のみで実
現できるので、フリップフロップ205を分割する形で一
点鎖線を引いてある。1/2分周を行うためにはマスター
スレーブフリップフロップが使われる。第２図（ｂ）で
は一つのフリップフロップで描かれているが、内部はマ
スターとスレーブの２つのフリップフロップから構成さ
ている。マスターとスレーブのフリップフロップの出力
信号は、互いに位相が90度ずれている。従って、90度の
移相のためにマスターフリップフロップのＭ出力を引き
出す構成としている。

位相比較回路114、加算回路116は内部がそれぞれ位相比
較回路104、加算回路108と全く同じなので内部を省略し
てある。またVCO118はVCO109と移相回路110のマスター
フリップフロップを合わせたものと同じであるので内部
を省略してある。

端子201はカウント回路101に接続される。また端子202
はゲート回路103に接続される。さらに端子203は分周回
路112に、端子204はゲート回路103の入力信号としてそ
れそれ接続される。

スイッチ回路105は端子120に入力されるSYNCフィールド
／データフィールド切替信号によりNANDゲートG1、G2、
G3、G4を切替える。SYNCフィールドのときはゲートG2、
G3が選択され、トランジスタT1とT3により、抵抗201、R
204、コンデンサC202からなるLPFを充放電する。データ
フィールドのときはゲートG1、G4が選択され、トランジ
スタT2、T4により、抵抗R202、R203、R204、コンデンサ
C201、C202からなるLPFを充放電する。つまり、スイッ
チ回路105は抵抗R201、R204、及びコンデンサC202によ
り構成される応答の速いLPF、または抵抗R202、R203、R
204及びコンデンサC201、C202により構成される応答の
遅いLPFのどちらか一方に位相比較結果を伝達する。

108、116は加算回路であり、LPFから出力される制御信
号をゲートに入力するトランジスタT16とT17のドレイン
電流が加算され、トランジスタT5により電圧に変換され
VCO109を制御する。トランジスタT5、T6、T7、T8、…T
9、T18、T19、T20、…T21が同じ定数であれば飽和領域
ではドレイン電流はトランジスタT5のそれと同じにな
る。

本実施例においては、第２図（ｂ）に示される第１の加
算回路108を用いることにより、トランジスタT16,T17の
ゲートに入力されるそれぞれの制御信号の電圧をV1,V
2、加算回路での電圧電流変換係数をa,b、加算回路とVC
Oによる電圧周波数変換係数をKvとすると発振周波数fVC
Oは、 fVCO＝Kv（aV1＋bV2） Kv,a,bは定数と表わされる。

この式から理解されるように、VCOの発振周波数に対し
制御信号の感度を独立に設定可能であることが判る。２
組のPLLはその加算回路とVCOの対称性がよければ、従来
はPLLに使用することができなかった特性のあまり良く
ないVCOを用いたとしても、ドリフトや初期ばらつきの
全く無く、制御電圧Vrのときフリーラン周波数で発振す
るVCOを実現できる。この様な構成により第１のPLL内の
VCO109を安定化できる。２組のVCOと加算回路つまりPLL
は、一つの半導体基板上に隣接して形成すれば近似した
特性が得られ、上述の対称性がよければという条件は容
易に達成される。

すなわち上記トランジスタのドレイン電流をトランジス
タT16、T17のゲート電圧により制御できる。トランジス
タT10、T13、T11、T14…T12、T15はインバータを構成
し、奇数段をリング状に接続してリングオシレータを構
成している。該リングオシレータは各インバータのトラ
ンジスタのソースに電流制限のトランジスタが入ってい
るので、トランジスタT16、T17のゲート電圧がドレイン
電流に変換されて加算され、この加算電流がトランジス
タT5により電圧に変換され、この電圧により電流制限ト
ランジスタのドレイン電流が制御されて、リングオシレ
ータの各段のインバータにおける応答速度（信号遅延
量）が制御され、結果としてリングオシレータの発振周
波数が制御される。リングオシレータの出力はバッファ
206を介しフリップフロップ205により1/2分周されデユ
ーティ比を整えられる。フリップフロップ205のマスタ
ー側の出力204を利用することにより新たに移相回路を
必要としない。

先に述べた様な方法によりVCO109は安定化されているの
で、通常では安定度が問題となるリングオシレータでも
問題なく採用できる。リンクオシレータはインバータを
奇数段接続するだけで構成でき、半導体集積回路にコン
デンサ等の部品の外付を必要とする部品も無いので集積
回路化が非常に容易である。

117は参照電圧源であり、抵抗R206、R207で電源電圧を
分割し参照電圧を発生している。抵抗R206、R207は相対
精度が良ければ、発生する電圧は正確に電源電圧を分割
するから半導体集積回路内で作り易い。また、ツエナー
ダイオード等により発生する電圧を用いても良いことは
言うまでもない。115は第３のLPFである。電流源207の
電流をIoとすると、IoはトランジスタT22により電源電
圧変換されてトランジスタT26、T28のゲート電圧を制御
し、トランジスタT26、T28のチャネル電流を制限する。
トランジスタT22、T26、T28の定数が同じならば電流の
制限値はIoとなる。トランジスタT23はIoを電圧に変換
してトランジスタT24のチャネル電流を制限する。トラ
ンジスタT26、T23、T24が同じ定数ならば電流の制限値
はIoとなる。トランジスタT25、T27はチャージポンプ回
路と呼ばれ、スイッチ回路105内のトランジスタT1、T3
またはT2、T4と同じ働きをするスイッチであり、位相比
較回路114の位相比較結果によりVCO118の出力位相を遅
らせたり進めたりする様にコンデンサC203をトランジス
タT25、T27により充放電し、第２の加算回路116に入力
される電位を制御する。すなわちLPF115は電流制限トラ
ンジスタT24、またはT28、抵抗R205、コンデンサC203よ
り構成される。トランジスタT24、T28は電流がIoに制限
されているため、C203の端子電位すなわち加算回路116
の入力電圧が変化しても、トランジスタT25またはT27か
らR205、R203に伝送される電荷量が変化することがな
い。すなわちVCO118の定数の変動によりC203の端子電位
は大幅に変わりうるが、それによる第２のPLL系の応答
等の定数変動は最小限におさえられる。

尚、第１図と第２図（ｂ）を比較すると、第３のLPF115
において、第１の加算回路108へ入力される信号のとり
出し口と第２の加算回路116へ入力する信号のとり出し
口が異っている。抵抗R205は第２のPLLが安定に動作す
る様に入れられるのであって、原理的には第１図に示す
様にR205をとり除いて考え、同じところから取っている
と考えて良い。

第２図（ｂ）を見るとほとんど相補型MOS集積回路によ
り実現できることがわかる。もちろん、バイポーラ、そ
の他の半導体プロセスを用いても同じである。しかしな
お７本の抵抗と３本のコンデンサを必要とする様に思わ
れる。しかし先に述べた様に抵抗R206、R207は相対精度
のみ確保できれば良いので半導体集積回路に内蔵可能で
ある。またC203、R205の必要精度はかなりラフでよくこ
れも内蔵可能である。LPF209内の抵抗、コンデンサは同
様に必要精度はそれほど高くなく半導体内に内蔵させる
ことが可能であるが、接続されるFDDの種類（サイズ
等）によりフィルタの定数をかえる必要があるため半導
体集積回路に外付けとした方が良いだろう。

また第１図の端子113の位置に分周回路112の全部または
一部に直列に入れ、第２の位相比較回路114の入力側に
は水晶発振回路102の出力を直接入力するか、または端
子113に押入した分周回路112の残りの部分を挿入し、こ
れを介して入力すれば、VCO109及び118の発振周波数は
端子113に移動した分周回路の分周数倍高くすることが
でき、第３のLPF115内の時定数を小さくできる。こうす
ればコンデンサC203や抵抗R205等を小さくでき、なお一
層半導体集積回路化が容易となる。

本発明は従来例に比較し水晶発振回路102の様な高価
で、安定な発振回路を必要としている。従来例ではFDD
からのデータ読み出し時にはこの様な発振回路を必要と
しないが、書き込み時には必要なのである。本発明の実
施時においては書き込み時に使っていた水晶発振回路を
読み出し時にも供用すれば良いので複雑化またはコスト
アップの要因とはならず、本発明の実施に際して何等障
害を生じえない。また、本発明では第２のPLLが付加さ
れたことにより、複雑化し、半導体集積回路のコストが
高くなると思う者がいるかも知れない。

しかし事実は逆であって、外付する部品が大幅に減った
ので半導体集積回路に入出力するためのボンディンクパ
ッドの面積、入出力バッファ用のトランジスタの面積が
大幅に節約できる。これ等は半導体集積回路内でサイズ
の大きな部分であってその占める面積は第２のPLL回路
全体の面積より通常かなり大きい。従って、本発明を実
施すれば半導体集積回路もコストが下るのである。

さらに、外付の部品は大幅に低減するため、部品代、組
立時のコスト、実装スペースの低減、信頼性の高揚が計
れる。また、VCOは自動的にフリーラン周波数を調整さ
れるので組立時に調整工数を必要としない。また、基準
周波数の信号を発する水晶発振回路の信号を積極的に利
用し、例えば従来回路のワンショットマルチバイプレー
タをカウンタ回路で置き替えることにより回路をデジタ
ル回路化でき高精度化及び部品数の低減が計れる。

［発明の効果］以上述べた様に、本発明に従えば、第２のPLLを付加
し、第２のPLLからの信号と第１のPLLのLPF出力を電流
に変換し、加算処理することにより回路を安定させるこ
とができ、さらにVCOの感度を制御信号毎に設定するこ
とができ特性のよいPLLひいてはVFO回路を得ることがで
き、回路のとして高精度のものを要しないので半導体集
積回路化が極めて容易となる。

本発明を実施すればVFO回路の大幅な半導体集積回路化
が計れ、機器設計時の簡略化、装置の高信頼性化、組立
工数の低減、装置の小型化及びコストダウンを実現でき
その効果は計り知れない。

本発明はハードデイスク用のVFO回路、その他のPLL回路
の半導体集積回路化にも応用できる。

【図面の簡単な説明】

第１図、第２図（ａ）（ｂ）は本発明によるVFO回路を
示す図。第３図（ａ）（ｂ）はフロツピーデイスクの記録フォー
マットを説明するタイム図。第４図及び第６図は従来のVFO回路を例示する図。第５図は従来の、また本発明によるVFO回路の動作を比
較、説明するタイム図。第７図はゲート回路の動作を説明するタイム図。第８図（ａ）（ｂ）は位相比較回路の構成と動作を説明
する図。第９図はカウント回路の動作を説明するタイム図。 101……カウント回路 102……水晶発振回路 103……ゲート回路 104、116……位相比較回路 106、107、115、209……LPF 108、116……加算回路 109、118……VCO 110……移相回路 111……微分回路

Claims

【特許請求の範囲】

【請求項１】第１及び第２の制御信号合成回路と、第１
及び第２の位相比較器と、第１及び第２のLPFと、同等
の特性を有する第1,第２の電圧制御発振回路とを各々有
する第1,第２の位相固定ループと、基準信号を出力する
基準信号発生手段と、前記第１の位相固定ループの出力
信号を移相する移相手段とを備えたVFO回路において、前記第２の制御信号合成回路は、前記第２のLPFの出力
電圧と基準電圧を合成し前記第２の電圧制御発振回路の
発振周波数を制御する制御信号を出力し、前記第１の制御信号合成回路は、前記第１のLPFの出力
電圧を第１の電流に変換し、前記第２のLPFの出力電圧
を第２の電流に変換し、前記第１の電流と前記第２の電
流を加算した後前記第１の電圧制御発振回路の発振周波
数を制御する制御信号を出力してなることを特徴とする
VFO回路。
【請求項２】前記移相手段は前記第１の電圧制御発振回
路の出力を90°移相させることを特徴とする特許請求の
範囲第１項記載のVFO回路。