JP2008205730A - Pll回路 - Google Patents
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Abstract
【課題】従来のPLL回路は、回路規模と消費電力とが大きい問題があった。
【解決手段】本発明にかかるPLL回路は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路10と、複数の基準クロックのいずれか1つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と出力クロックの位相との位相差を示す遅延量データとを出力するデジタルVCO20と、遅延量データに応じて複数の基準クロックの1つに同期した出力クロックを選択して出力する選択回路30と、を有するものである。
【選択図】図1
【解決手段】本発明にかかるPLL回路は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路10と、複数の基準クロックのいずれか1つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と出力クロックの位相との位相差を示す遅延量データとを出力するデジタルVCO20と、遅延量データに応じて複数の基準クロックの1つに同期した出力クロックを選択して出力する選択回路30と、を有するものである。
【選択図】図1
Description
本発明はPLL(Phase Locked Loop)回路に関し、特に外部信号に基づき出力する信号の周波数を調整可能とし、かつ、理想とするクロックに対して高い位相精度を有する高精度クロックを出力するPLL回路に関する。
近年、CDやDVD等の光ディスク媒体に対して、データの記録又は再生を行う光ディスク装置が普及している。光ディスク媒体は、ディスク面に形成された溝(グルーブ)に所定の周期のうねり(ウォブル)が刻まれている。光ディスク装置は、このウォブルに基づき生成されたウォブル信号をPLL回路に与えて記録時及び再生時の同期クロック信号を生成する。そのため、光ディスク装置には、ウォブルに基づきクロックの周波数を変動させるPLL回路が搭載される。光ディスク媒体に対するデータの記録又は再生を精度良くに行うために光ディスク装置に搭載されるPLL回路は、ウォブル信号に基づき設定される同期元クロック信号に対して高い位相精度で同期するクロック信号を生成する必要がある。
ここで、基準信号に高精度に同期したクロック信号を生成するPLL回路の例が特許文献1、2(以下、それぞれを従来例1、2と称す)に開示されている。従来例1、2に開示されるPLL回路は、基準信号に高精度に同期したクロックを生成することができるが、生成するクロック信号の周波数変動範囲を変更できない。光ディスク媒体は、ディスクの内周距離と外周距離とが大きく異なり、内周側を読み込む場合と外周側を読み込む場合とでウォブル信号の周波数は2倍以上変動する。そのため、光ディスク装置に搭載されるPLL回路は、生成するクロック信号の周波数をウォブル信号に応じて2倍以上の変動幅で変動させる必要がある。従って、特許文献1、2に開示されたPLL回路は、このような大きな周波数変動範囲を必要とする用途に使用することはできない問題がある。
これに対して、特許文献3(以下、従来例3と称す)に開示されるPLL回路では、外部から入力される周波数制御入力の値に応じて生成するクロック信号の周波数を変動させながら、基準クロックに精度良く同期した高精度クロックを生成することが可能である。従来例3に開示されるPLL回路100のブロック図を図7に示す。図7に示すように、PLL回路100は、デジタルVCO101とディレイライン102を有している。デジタルVCO101は、周波数制御入力に応じて出力クロックの周波数の制御と、出力クロックの同期元となる基準信号との位相差情報(例えば、遅延量データ)の出力とを行う。ディレイライン102は遅延量データに応じて出力クロックの立ち上がりエッジを遅延させて高精度クロックを出力する。
特表2001−510955号公報
特開2002−100965号公報
特開2005−191831号公報
従来例3では、ディレイライン102としてDLL(Delay Locked Loop)を使用する。このDLLは、一般的に回路規模と消費電力が大きい。そのため、従来例3のPLL回路100を搭載した半導体装置は、チップサイズが増大し、消費電力も大きくなる問題がある。
本発明にかかるPLL回路は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、前記複数の基準クロックのいずれか1つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と前記出力クロックの位相との位相差を示す遅延量データとを出力するデジタルVCOと、前記遅延量データに応じて前記複数の基準クロックの1つに同期した前記出力クロックを選択して出力する選択回路と、を有するものである。
本発明にかかるPLL回路は、上記構成を有することで、デジタルVCOが有する周波数変動ステップよりも細かなステップで位相が設定される高精度クロックを出力することが可能である。つまり、本発明にかかるPLL回路は、DLL等の遅延回路を設けることなく、簡単な回路構成によって、高分解能なステップで同期するべきクロック信号に同期した高精度クロックを生成することが可能である。
本発明にかかるPLL回路によれば、小さな回路規模と低消費電力とを実現しながら、出力すべきクロック信号に対して高い位相精度を有する高精度クロックを出力することが可能である。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるPLL回路1のブロック図を示す。図1に示すように、PLL回路1は、周波数制御端子2、高精度クロック出力端子3、多相基準クロック出力回路10、デジタルVCO20、選択回路30を有している。
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるPLL回路1のブロック図を示す。図1に示すように、PLL回路1は、周波数制御端子2、高精度クロック出力端子3、多相基準クロック出力回路10、デジタルVCO20、選択回路30を有している。
周波数制御端子2は、デジタルVCO20が出力する出力クロックの周波数を設定する周波数制御入力Mfの入力端子である。高精度クロック出力端子3は、PLL回路1の出力端子である。多相基準クロック出力回路10は、奇数個のインバータ(本実施の形態では、インバータ11〜17)を有している。インバータ11〜17は、それぞれが直列に接続され、最終段のインバータ17の出力は初段のインバータ11の入力に接続される。そして、インバータ11〜17の出力は、それぞれ多相の基準クロックCK1〜CK7として選択回路30に与えられる。
デジタルVCO20は、基準クロックCK1〜CK7のうちいずれか1つを動作クロックとして動作する。そのため、基準クロックの周波数は、デジタルVCO20が出力する出力クロックの最高周波数よりも高い周波数で設定されることが好ましい。本実施の形態では、この動作クロックとして基準クロックCK1を使用する。また、デジタルVCO20は、周波数制御入力Mfの値に応じて周波数が変動する出力クロックと、周波数制御入力Mfの値に応じて計算される理想クロックの位相と出力クロックの位相との位相差を示す遅延量データとを出力する。デジタルVCO20についての詳細は後述する。なお、理想クロックとは、PLL回路1が出力する高精度クロックの立ち上がりエッジを同期させる同期元となるクロックであり、この理想クロックの位相を以下では理想位相と称す。
選択回路30は、複数のラッチ回路とセレクタ31とを有している。本実施の形態においては、複数のラッチ回路として、基準クロックの数と同じ数量のDフリップフロップ(図中のFF1〜FF7)を使用する。DフリップフロップFF1〜FF7は、入力端子DにデジタルVCOが出力する出力クロックが入力され、クロック入力端子に対応する基準クロックが入力される。DフリップフロップFF1〜FF7は、基準クロックの立ち上がりエッジが入力されたときに入力端子Dに入力される論理値を保持する。そして、出力端子Qから保持した値を遅延クロックF1〜F7として出力する。セレクタ31は、DフリップフロップFF1〜FF7が出力する遅延クロックF1〜F7のうちいずれか1つを遅延量データに応じて選択して出力する。
ここで、デジタルVCO20について詳細に説明する。図2にデジタルVCO20のブロック図を示す。図2に示すように、デジタルVCO20は、加算器21、デコーダ22、第1のレジスタ23を有する。また、デコーダ22は、余剰演算器24、比較器25、遅延量データ演算器26、第2のレジスタ27を有している。なお、デジタルVCO20は、基準クロックCK1を動作クロックとして動作する。
加算器21は、動作クロックの立ち上がりエッジが入力される毎に、周波数制御入力Mfと内部位相情報Npとを加算する。デコーダ22は、加算器21の計算結果と周波数制御入力Mfとに基づき、出力クロック、遅延量データ及び余剰演算出力Roを生成する。デコーダ22が出力する余剰演算出力Roは第1のレジスタ23に格納され、次のタイミングにおける内部位相情報Npとなる。
次にデコーダ22について説明する。余剰演算器24は、加算器21から入力された値(Mf+Np)を内部位相情報の最大値に1を加えた値(=K、ただしMf<<K)で除し、その余り[(Mf+Np)modK]を比較器25、遅延量データ演算器26及び第1のレジスタ23へ出力する(ここで、AModBは、AをBで除した際の余りを表す。)。比較器25は、余剰演算器24から入力された値[(Mf+Np)modK]がK/2よりも小さい場合には"1"を、大きい場合には"0"を出力クロックとして出力する。遅延量データ演算器26は、余剰演算出力Roと周波数制御入力Mfとから算出される理想位相と出力クロックの位相とに基づいて遅延量データを算出する。算出された遅延量データは第2のレジスタ27に格納され、所定のタイミングで選択回路30に出力される。
ここで、デコーダ22の動作について説明する。加算器21やデコーダ22は基準クロックに同期して動作するため、これらが出力する値は基準クロック周期を単位時間として更新される。デジタルVCO20の各部が基準クロックを周期として繰り返し実行すると、内部位相情報Npは、基準クロックの1周期ごとにMfずつ増加する。このとき、基準クロックの周波数をFrefとすると比較器25から出力される出力クロックの発振周波数Fは、F=Fref×Mf/Kとして表される。
K/Mfが整数Nの場合には、FはFrefをN分周した一定周期のクロックとなる。しかし、K/Mfが整数ではない場合(換言すると、K/Mf=N+αの場合、0<α<1)には、出力クロックはN/Frefを周期とするクロックと(N+1)/Frefを周期とするクロックとが混在したクロックとして得られる。
遅延量データ演算器26は内部位相情報Npを加工することによって理想クロックの位相とクロック位相との差を算出する。具体的には、遅延量データ演算器26は、出力クロックの立ち上がりエッジが入力されたときに(Mf−1−Np)/Mfを演算し、その結果を第2のレジスタ27へ出力する。
図3にデコーダ22の動作を示すタイミングチャートを示す。図3に示すように、縦軸にNpの値を、横軸に時間をとって内部位相情報Npの変化をグラフ化すると、Mfが一定値であれば、Npの値はのこぎり波状にプロットされる。Npの値が増加していき、所定のしきい値(Mf−1)を超えるタイミングを理想位相と定義すると、出力クロックの立ち上がりエッジを出力したときのNpの値と(Mf−1)との差は、出力クロックの出力タイミングと理想位相との差に比例したものとなる。換言すると、Mfが一定値であれば、出力クロックの出力タイミング(基準クロックを周期として出力クロックを発する場合の出力タイミング)でのNpの値がM−1を超過するまでの時間は、(Mf−1−Np)をMfで除した値で算出できる。
遅延量データは、基準クロック周期を2以上の任意の自然数で等しく時分割した場合に、Npの値がM−1に達する瞬間が何番目の時間帯に含まれるかで定義できる。例えば、遅延量データ演算器26が基準クロックの1周期(1/Fref)をm等分して遅延量データを算出する場合に、出力クロックの出力タイミングをT、理想位相のタイミングをtとで表すとすると、T<t≦T+1/m・Frefであれば、遅延量データは1となる。また、T+1/m・Fref<t≦T+2/m・Frefであれば遅延量データは2となる。すなわち、一般的には、T+n/Fref<t≦T+(n+1)/Frefであれば、遅延量データはnとなる(ただし、nはm以下の自然数)。本実施の形態ではm=7である。
遅延量データ演算器26は、上記のようにして求めた遅延量データを第2のレジスタ27へ出力する。遅延量データは、第2のレジスタ27に一時的に蓄積された後に選択回路30へ出力される。
本実施の形態のPLL回路1は、このようにして出力された出力クロックと遅延量データとを用いて高精度クロックを生成する。PLL回路1の動作を示すタイミングチャートを図4に示す。なお、図4に示す例では、セレクタ31における信号遅延は考慮していない。図4に示すように、PLL回路1では、多相基準クロック出力回路10が7相の基準クロックCK1〜CK7を出力する。また、デジタルVCO20は、基準クロックCK1に同期した出力クロックと出力クロックの立ち上がりに同期して値が変化する遅延量データとを出力する。そして、選択回路30では、出力クロックをDフリップフロップFF1〜FF7でそれぞれ対応して入力される基準クロックでラッチした遅延クロックF1〜F7が生成される。つまり、遅延クロックF1〜F7の立ち上がりエッジは、基準クロックCK1〜CK7に同期した7相の出力クロックとなる。
このような遅延クロックF1〜F7のうちいずれか1つをセレクタ31で選択する。例えば、遅延量データが7を示している場合、セレクタ31は遅延クロックF7を選択して高精度クロックとして出力する。また、遅延量データが1を示している場合、セレクタ31は遅延クロックF1を選択して高精度クロックとして出力する。遅延量データの値は、デジタルVCO20で理想位相との差として算出されるものである。また、遅延クロックの遅延量は基準クロックの遅延量に基づき生成されるものであり、出力クロックの位相調整幅よりも小さなステップで位相が設定されるものである。つまり、選択回路30において、遅延量データに基づき選択される遅延クロックは、理想位相との差を出力クロックの位相調整幅よりも小さなステップで調整したものである。本実施の形態では、選択回路30が出力するクロックは、理想クロックとの位相差が小さく位相精度が高いことから、これを高精度クロックと称する。
上記説明より、本実施の形態にかかるPLL回路1は、出力クロックを多相の基準クロックCK1〜CK7でラッチして多相の遅延クロックF1〜F7を生成する。そして、遅延量データに基づきセレクタ31で遅延クロックF1〜F7のいずれか1つを選択して高精度クロックとして出力する。これによって、PLL回路1は、多相の基準クロックの位相差ステップで高精度クロックの位相を調整することが可能になる。つまり、PLL回路1は、デジタルVCO20の位相調整幅よりも小さなステップで高精度クロックの位相を調整して、高精度クロックの位相と理想クロックの位相とを高精度に同期させることが可能である。
また、PLL回路1では、デジタルVCO20が出力する出力クロックの周波数を周波数制御入力Mfに基づき大きく変動させることができる。例えば、周波数制御入力Mfの値を2倍にした場合、内部位相情報Npの増加速度が2倍になるため、出力クロックの周波数も2倍となる。
さらに、PLL回路1では、多相化した基準クロックを使用しているため、基準クロックの周波数を向上させることなく高精度クロックの位相調整幅を小さくすることが可能である。つまり、基準クロックの周波数を低く抑え、PLL回路1の消費電力を低減しながら、高精度クロックの理想位相に対する精度を向上させることが可能である。また、PLL回路1では、従来例3のように回路面積と消費電力の大きいDLL回路を必要としない。このことから、PLL回路1は、従来例3のPLL回路100よりも回路面積と消費電力とを抑制することが可能である。また、本実施の形態にかかるPLL回路1は、ディレイラインを経由することなく、選択回路において出力するクロック信号を選択する動作のみで出力するために、遅延量データに基づく位相差情報を即座に高精度クロックに反映することができる。これによって、本実施の形態にかかるPLL回路1は、高精度クロックの位相がロックするまでの時間を短くすることが可能である。
また、本実施の形態で使用される多相基準クロックは、多相基準クロック出力回路10によって生成されるが、この多相基準クロック出力回路10による回路面積の増加はない。これは、従来例3における基準クロックと本実施の形態における多相基準クロックとは実質的に同じ回路で生成することができるためである。例えば、従来例3における基準クロックは、多段構成の発振回路(本実施の形態における多相基準クロック出力回路10)によって生成された基準クロックのうち1つを取り出すことで生成される。これに対して、本実施の形態の多相基準クロックは、多相基準クロック出力回路10の各段の出力を取り出すことで生成される。つまり、本実施の形態における多相基準クロックと従来例3にかかる基準クロックとは同じ回路で生成することができ、多相基準クロック出力回路10に関して回路面積の増加はないとみなせる事は明白である。
なお、上記実施の形態では、多相基準クロック出力回路10として、奇数個のインバータをリング状に接続した回路構成を用いたが、他の回路構成によっても多相基準クロック出力回路10を構成することが可能である。多相基準クロック出力回路10の他の例(以下、この回路を多相基準クロック出力回路10aと称す)に関する回路図を図5に示す。図5に示すように、多相基準クロック出力回路10aは、差動入力差動出力のディレイセルDCEL1〜DCEL4がリング状に接続される。そして、ディレイセルDCEL1〜DCEL4の出力には、それぞれレベル変換バッファBUF1〜BUF4が接続される。レベル変換バッファBUF1〜BUF5は、差動入力差動出力であって、入力信号のレベルを後段に接続される回路に適した信号レベルに変換するバッファ回路である。レベル変換バッファBUF1〜BUF4は、それぞれ非反転出力端子から多相化された基準クロックCK1〜CK4を出力する。また、反転出力端子から基準クロックCK1〜CK4を反転した基準クロックCK1B〜CK4Bを出力する。つまり、基準クロックCK1〜CK4及び基準クロックCK1B〜CK4Bは、それぞれ位相が異なる8層の基準クロックCK1〜CK8となる。
多相基準クロック出力回路10は、奇数個のインバータを接続したものであったため均等なステップの位相差で出力できる多相基準クロックの数が奇数個であった。これに対して、多相基準クロック出力回路10aは、均等なステップの位相差で出力できる多相基準クロックの数を複数個にすることが可能である。システムの構成に応じて、多相基準クロック出力回路10と多相基準クロック出力回路10aとを使い分けることで、多相基準クロック間の位相差を柔軟に変更することが可能である。
実施の形態2
実施の形態2では、セレクタに遅延がある場合のPLL回路1の動作について説明する。実施の形態2にかかるPLL回路は、実施の形態1にかかるPLL回路と実施的に同じ回路構成のものである。実施の形態2にかかるPLL回路の動作を示すタイミングチャートを図6に示す。
実施の形態2では、セレクタに遅延がある場合のPLL回路1の動作について説明する。実施の形態2にかかるPLL回路は、実施の形態1にかかるPLL回路と実施的に同じ回路構成のものである。実施の形態2にかかるPLL回路の動作を示すタイミングチャートを図6に示す。
図6に示すように、実施の形態2では、遅延量データが出力クロックの立ち上がりエッジが出力される前の基準クロックCK1の立ち下がりエッジに同期して出力される。このようなタイミングで遅延量データを出力することで、セレクタ31に切り替え遅延が発生した場合であっても、選択した遅延クロックを遅延無く高精度クロックとして出力できる。つまり、PLL回路1は、セレクタ31の遅延量に関係なく高精度クロック出力し、実施の形態1よりも精度良く理想クロックに同期させることが可能である。これによって、実施の形態2にかかるPLL回路は、高精度クロックの位相ロック速度を実施の形態1よりも早くすることが可能である。
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、基準クロックの相数は、7相に限らず更に多くの相数に設定しても良い。これによって、高精度クロックを更に精度良く理想クロックに同期させることが可能である。
1 PLL回路
2 周波数制御端子
3 高精度クロック出力端子
10 多相基準クロック出力回路
11〜17 インバータ
20 デジタルVCO
21 加算器
22 デコーダ
23、27 レジスタ
24 余剰演算器
25 比較器
26 遅延量データ演算器
30 選択回路
31 セレクタ
CK1〜CK7 基準クロック
F1〜F7 遅延クロック
FF1〜FF7 フリップフロップ
Mf 周波数制御入力
Np 内部位相情報
Ro 余剰演算出力
DCEL1〜DCELL4 ディレイセル
BUF1〜BUF4 レベル変換バッファ
2 周波数制御端子
3 高精度クロック出力端子
10 多相基準クロック出力回路
11〜17 インバータ
20 デジタルVCO
21 加算器
22 デコーダ
23、27 レジスタ
24 余剰演算器
25 比較器
26 遅延量データ演算器
30 選択回路
31 セレクタ
CK1〜CK7 基準クロック
F1〜F7 遅延クロック
FF1〜FF7 フリップフロップ
Mf 周波数制御入力
Np 内部位相情報
Ro 余剰演算出力
DCEL1〜DCELL4 ディレイセル
BUF1〜BUF4 レベル変換バッファ
Claims (8)
- それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、
前記複数の基準クロックのいずれか1つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と前記出力クロックの位相との位相差を示す遅延量データとを出力するデジタルVCOと、
前記遅延量データに応じて前記複数の基準クロックの1つに同期した前記出力クロックを選択して出力する選択回路と、
を有するPLL回路。 - 前記基準クロックの周波数は、前記出力クロックに対して設定される最高周波数よりも高い周波数で設定される請求項1に記載のPLL回路。
- 前記高精度クロックは、前記複数の基準クロックにおける基準クロック間の位相差に応じて位相の調整ステップが設定される請求項1又は2に記載のPLL回路。
- 前記多相基準クロック出力回路は、奇数個のインバータが直列に接続され、最終段の前記インバータの出力が初段のインバータの入力に接続され、前記奇数個のインバータの出力をそれぞれ基準クロックとして出力する請求項1乃至3のいずれか1項に記載のPLL回路。
- 前記多相基準クロック出力回路は、差動入力差動出力をもつ複数個のディレイセルが直列に接続され、最終段の出力が初段のディレイセルの入力に接続され、前記複数個のディレイセルの出力それぞれを基準クロックとして出力する請求項1乃至3のいずれか1項に記載のPLL回路。
- 前記選択回路は、前記複数の基準クロックのそれぞれに対応して接続される複数のラッチ回路と、前記複数のラッチ回路が出力する複数の遅延クロックのうちいずれか1つを選択して出力するセレクタとを有し、前記複数のラッチ回路は対応する基準クロックをトリガ信号として前記出力クロックをラッチする請求項1乃至5のいずれか1項に記載のPLL回路。
- 前記選択回路は、前記出力クロックの論理レベルが切り替わる前のタイミングで選択する前記遅延クロックを切り替える請求項6に記載のPLL回路。
- 前記デジタルVCOは、前記周波数制御入力の値が大きくなるに従って、出力クロックの周波数を高くする請求項1乃至7のいずれか1項に記載のPLL回路。
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Cited By (3)
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