JP2008205730A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】従来のＰＬＬ回路は、回路規模と消費電力とが大きい問題があった。
【解決手段】本発明にかかるＰＬＬ回路は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路１０と、複数の基準クロックのいずれか１つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と出力クロックの位相との位相差を示す遅延量データとを出力するデジタルＶＣＯ２０と、遅延量データに応じて複数の基準クロックの１つに同期した出力クロックを選択して出力する選択回路３０と、を有するものである。
【選択図】図１

Description

本発明はＰＬＬ（Phase Locked Loop）回路に関し、特に外部信号に基づき出力する信号の周波数を調整可能とし、かつ、理想とするクロックに対して高い位相精度を有する高精度クロックを出力するＰＬＬ回路に関する。

近年、ＣＤやＤＶＤ等の光ディスク媒体に対して、データの記録又は再生を行う光ディスク装置が普及している。光ディスク媒体は、ディスク面に形成された溝（グルーブ）に所定の周期のうねり（ウォブル）が刻まれている。光ディスク装置は、このウォブルに基づき生成されたウォブル信号をＰＬＬ回路に与えて記録時及び再生時の同期クロック信号を生成する。そのため、光ディスク装置には、ウォブルに基づきクロックの周波数を変動させるＰＬＬ回路が搭載される。光ディスク媒体に対するデータの記録又は再生を精度良くに行うために光ディスク装置に搭載されるＰＬＬ回路は、ウォブル信号に基づき設定される同期元クロック信号に対して高い位相精度で同期するクロック信号を生成する必要がある。

ここで、基準信号に高精度に同期したクロック信号を生成するＰＬＬ回路の例が特許文献１、２（以下、それぞれを従来例１、２と称す）に開示されている。従来例１、２に開示されるＰＬＬ回路は、基準信号に高精度に同期したクロックを生成することができるが、生成するクロック信号の周波数変動範囲を変更できない。光ディスク媒体は、ディスクの内周距離と外周距離とが大きく異なり、内周側を読み込む場合と外周側を読み込む場合とでウォブル信号の周波数は２倍以上変動する。そのため、光ディスク装置に搭載されるＰＬＬ回路は、生成するクロック信号の周波数をウォブル信号に応じて２倍以上の変動幅で変動させる必要がある。従って、特許文献１、２に開示されたＰＬＬ回路は、このような大きな周波数変動範囲を必要とする用途に使用することはできない問題がある。

これに対して、特許文献３（以下、従来例３と称す）に開示されるＰＬＬ回路では、外部から入力される周波数制御入力の値に応じて生成するクロック信号の周波数を変動させながら、基準クロックに精度良く同期した高精度クロックを生成することが可能である。従来例３に開示されるＰＬＬ回路１００のブロック図を図７に示す。図７に示すように、ＰＬＬ回路１００は、デジタルＶＣＯ１０１とディレイライン１０２を有している。デジタルＶＣＯ１０１は、周波数制御入力に応じて出力クロックの周波数の制御と、出力クロックの同期元となる基準信号との位相差情報（例えば、遅延量データ）の出力とを行う。ディレイライン１０２は遅延量データに応じて出力クロックの立ち上がりエッジを遅延させて高精度クロックを出力する。
特表２００１−５１０９５５号公報 特開２００２−１００９６５号公報 特開２００５−１９１８３１号公報

従来例３では、ディレイライン１０２としてＤＬＬ（Delay Locked Loop）を使用する。このＤＬＬは、一般的に回路規模と消費電力が大きい。そのため、従来例３のＰＬＬ回路１００を搭載した半導体装置は、チップサイズが増大し、消費電力も大きくなる問題がある。

本発明にかかるＰＬＬ回路は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、前記複数の基準クロックのいずれか１つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と前記出力クロックの位相との位相差を示す遅延量データとを出力するデジタルＶＣＯと、前記遅延量データに応じて前記複数の基準クロックの１つに同期した前記出力クロックを選択して出力する選択回路と、を有するものである。

本発明にかかるＰＬＬ回路は、上記構成を有することで、デジタルＶＣＯが有する周波数変動ステップよりも細かなステップで位相が設定される高精度クロックを出力することが可能である。つまり、本発明にかかるＰＬＬ回路は、ＤＬＬ等の遅延回路を設けることなく、簡単な回路構成によって、高分解能なステップで同期するべきクロック信号に同期した高精度クロックを生成することが可能である。

本発明にかかるＰＬＬ回路によれば、小さな回路規模と低消費電力とを実現しながら、出力すべきクロック信号に対して高い位相精度を有する高精度クロックを出力することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるＰＬＬ回路１のブロック図を示す。図１に示すように、ＰＬＬ回路１は、周波数制御端子２、高精度クロック出力端子３、多相基準クロック出力回路１０、デジタルＶＣＯ２０、選択回路３０を有している。

周波数制御端子２は、デジタルＶＣＯ２０が出力する出力クロックの周波数を設定する周波数制御入力Ｍｆの入力端子である。高精度クロック出力端子３は、ＰＬＬ回路１の出力端子である。多相基準クロック出力回路１０は、奇数個のインバータ（本実施の形態では、インバータ１１〜１７）を有している。インバータ１１〜１７は、それぞれが直列に接続され、最終段のインバータ１７の出力は初段のインバータ１１の入力に接続される。そして、インバータ１１〜１７の出力は、それぞれ多相の基準クロックＣＫ１〜ＣＫ７として選択回路３０に与えられる。

デジタルＶＣＯ２０は、基準クロックＣＫ１〜ＣＫ７のうちいずれか１つを動作クロックとして動作する。そのため、基準クロックの周波数は、デジタルＶＣＯ２０が出力する出力クロックの最高周波数よりも高い周波数で設定されることが好ましい。本実施の形態では、この動作クロックとして基準クロックＣＫ１を使用する。また、デジタルＶＣＯ２０は、周波数制御入力Ｍｆの値に応じて周波数が変動する出力クロックと、周波数制御入力Ｍｆの値に応じて計算される理想クロックの位相と出力クロックの位相との位相差を示す遅延量データとを出力する。デジタルＶＣＯ２０についての詳細は後述する。なお、理想クロックとは、ＰＬＬ回路１が出力する高精度クロックの立ち上がりエッジを同期させる同期元となるクロックであり、この理想クロックの位相を以下では理想位相と称す。

選択回路３０は、複数のラッチ回路とセレクタ３１とを有している。本実施の形態においては、複数のラッチ回路として、基準クロックの数と同じ数量のＤフリップフロップ（図中のＦＦ１〜ＦＦ７）を使用する。ＤフリップフロップＦＦ１〜ＦＦ７は、入力端子ＤにデジタルＶＣＯが出力する出力クロックが入力され、クロック入力端子に対応する基準クロックが入力される。ＤフリップフロップＦＦ１〜ＦＦ７は、基準クロックの立ち上がりエッジが入力されたときに入力端子Ｄに入力される論理値を保持する。そして、出力端子Ｑから保持した値を遅延クロックＦ１〜Ｆ７として出力する。セレクタ３１は、ＤフリップフロップＦＦ１〜ＦＦ７が出力する遅延クロックＦ１〜Ｆ７のうちいずれか１つを遅延量データに応じて選択して出力する。

ここで、デジタルＶＣＯ２０について詳細に説明する。図２にデジタルＶＣＯ２０のブロック図を示す。図２に示すように、デジタルＶＣＯ２０は、加算器２１、デコーダ２２、第１のレジスタ２３を有する。また、デコーダ２２は、余剰演算器２４、比較器２５、遅延量データ演算器２６、第２のレジスタ２７を有している。なお、デジタルＶＣＯ２０は、基準クロックＣＫ１を動作クロックとして動作する。

加算器２１は、動作クロックの立ち上がりエッジが入力される毎に、周波数制御入力Ｍｆと内部位相情報Ｎｐとを加算する。デコーダ２２は、加算器２１の計算結果と周波数制御入力Ｍｆとに基づき、出力クロック、遅延量データ及び余剰演算出力Ｒｏを生成する。デコーダ２２が出力する余剰演算出力Ｒｏは第１のレジスタ２３に格納され、次のタイミングにおける内部位相情報Ｎｐとなる。

次にデコーダ２２について説明する。余剰演算器２４は、加算器２１から入力された値（Ｍｆ＋Ｎｐ）を内部位相情報の最大値に１を加えた値（＝Ｋ、ただしＭｆ＜＜Ｋ）で除し、その余り［（Ｍｆ＋Ｎｐ）ｍｏｄＫ］を比較器２５、遅延量データ演算器２６及び第１のレジスタ２３へ出力する（ここで、ＡＭｏｄＢは、ＡをＢで除した際の余りを表す。）。比較器２５は、余剰演算器２４から入力された値［（Ｍｆ＋Ｎｐ）ｍｏｄＫ］がＫ／２よりも小さい場合には"１"を、大きい場合には"０"を出力クロックとして出力する。遅延量データ演算器２６は、余剰演算出力Ｒｏと周波数制御入力Ｍｆとから算出される理想位相と出力クロックの位相とに基づいて遅延量データを算出する。算出された遅延量データは第２のレジスタ２７に格納され、所定のタイミングで選択回路３０に出力される。

ここで、デコーダ２２の動作について説明する。加算器２１やデコーダ２２は基準クロックに同期して動作するため、これらが出力する値は基準クロック周期を単位時間として更新される。デジタルＶＣＯ２０の各部が基準クロックを周期として繰り返し実行すると、内部位相情報Ｎｐは、基準クロックの１周期ごとにＭｆずつ増加する。このとき、基準クロックの周波数をＦｒｅｆとすると比較器２５から出力される出力クロックの発振周波数Ｆは、Ｆ＝Ｆｒｅｆ×Ｍｆ／Ｋとして表される。

Ｋ／Ｍｆが整数Ｎの場合には、ＦはＦｒｅｆをＮ分周した一定周期のクロックとなる。しかし、Ｋ／Ｍｆが整数ではない場合（換言すると、Ｋ／Ｍｆ＝Ｎ＋αの場合、０＜α＜１）には、出力クロックはＮ／Ｆｒｅｆを周期とするクロックと（Ｎ＋１）／Ｆｒｅｆを周期とするクロックとが混在したクロックとして得られる。

遅延量データ演算器２６は内部位相情報Ｎｐを加工することによって理想クロックの位相とクロック位相との差を算出する。具体的には、遅延量データ演算器２６は、出力クロックの立ち上がりエッジが入力されたときに（Ｍｆ−１−Ｎｐ）／Ｍｆを演算し、その結果を第２のレジスタ２７へ出力する。

図３にデコーダ２２の動作を示すタイミングチャートを示す。図３に示すように、縦軸にＮｐの値を、横軸に時間をとって内部位相情報Ｎｐの変化をグラフ化すると、Ｍｆが一定値であれば、Ｎｐの値はのこぎり波状にプロットされる。Ｎｐの値が増加していき、所定のしきい値（Ｍｆ−１）を超えるタイミングを理想位相と定義すると、出力クロックの立ち上がりエッジを出力したときのＮｐの値と（Ｍｆ−１）との差は、出力クロックの出力タイミングと理想位相との差に比例したものとなる。換言すると、Ｍｆが一定値であれば、出力クロックの出力タイミング（基準クロックを周期として出力クロックを発する場合の出力タイミング）でのＮｐの値がＭ−１を超過するまでの時間は、（Ｍｆ−１−Ｎｐ）をＭｆで除した値で算出できる。

遅延量データは、基準クロック周期を２以上の任意の自然数で等しく時分割した場合に、Ｎｐの値がＭ−１に達する瞬間が何番目の時間帯に含まれるかで定義できる。例えば、遅延量データ演算器２６が基準クロックの１周期（１／Ｆｒｅｆ）をｍ等分して遅延量データを算出する場合に、出力クロックの出力タイミングをＴ、理想位相のタイミングをｔとで表すとすると、Ｔ＜ｔ≦Ｔ＋１／ｍ・Ｆｒｅｆであれば、遅延量データは１となる。また、Ｔ＋１／ｍ・Ｆｒｅｆ＜ｔ≦Ｔ＋２／ｍ・Ｆｒｅｆであれば遅延量データは２となる。すなわち、一般的には、Ｔ＋ｎ／Ｆｒｅｆ＜ｔ≦Ｔ＋（ｎ＋１）／Ｆｒｅｆであれば、遅延量データはｎとなる（ただし、ｎはｍ以下の自然数）。本実施の形態ではｍ＝７である。

遅延量データ演算器２６は、上記のようにして求めた遅延量データを第２のレジスタ２７へ出力する。遅延量データは、第２のレジスタ２７に一時的に蓄積された後に選択回路３０へ出力される。

本実施の形態のＰＬＬ回路１は、このようにして出力された出力クロックと遅延量データとを用いて高精度クロックを生成する。ＰＬＬ回路１の動作を示すタイミングチャートを図４に示す。なお、図４に示す例では、セレクタ３１における信号遅延は考慮していない。図４に示すように、ＰＬＬ回路１では、多相基準クロック出力回路１０が７相の基準クロックＣＫ１〜ＣＫ７を出力する。また、デジタルＶＣＯ２０は、基準クロックＣＫ１に同期した出力クロックと出力クロックの立ち上がりに同期して値が変化する遅延量データとを出力する。そして、選択回路３０では、出力クロックをＤフリップフロップＦＦ１〜ＦＦ７でそれぞれ対応して入力される基準クロックでラッチした遅延クロックＦ１〜Ｆ７が生成される。つまり、遅延クロックＦ１〜Ｆ７の立ち上がりエッジは、基準クロックＣＫ１〜ＣＫ７に同期した７相の出力クロックとなる。

このような遅延クロックＦ１〜Ｆ７のうちいずれか１つをセレクタ３１で選択する。例えば、遅延量データが７を示している場合、セレクタ３１は遅延クロックＦ７を選択して高精度クロックとして出力する。また、遅延量データが１を示している場合、セレクタ３１は遅延クロックＦ１を選択して高精度クロックとして出力する。遅延量データの値は、デジタルＶＣＯ２０で理想位相との差として算出されるものである。また、遅延クロックの遅延量は基準クロックの遅延量に基づき生成されるものであり、出力クロックの位相調整幅よりも小さなステップで位相が設定されるものである。つまり、選択回路３０において、遅延量データに基づき選択される遅延クロックは、理想位相との差を出力クロックの位相調整幅よりも小さなステップで調整したものである。本実施の形態では、選択回路３０が出力するクロックは、理想クロックとの位相差が小さく位相精度が高いことから、これを高精度クロックと称する。

上記説明より、本実施の形態にかかるＰＬＬ回路１は、出力クロックを多相の基準クロックＣＫ１〜ＣＫ７でラッチして多相の遅延クロックＦ１〜Ｆ７を生成する。そして、遅延量データに基づきセレクタ３１で遅延クロックＦ１〜Ｆ７のいずれか１つを選択して高精度クロックとして出力する。これによって、ＰＬＬ回路１は、多相の基準クロックの位相差ステップで高精度クロックの位相を調整することが可能になる。つまり、ＰＬＬ回路１は、デジタルＶＣＯ２０の位相調整幅よりも小さなステップで高精度クロックの位相を調整して、高精度クロックの位相と理想クロックの位相とを高精度に同期させることが可能である。

また、ＰＬＬ回路１では、デジタルＶＣＯ２０が出力する出力クロックの周波数を周波数制御入力Ｍｆに基づき大きく変動させることができる。例えば、周波数制御入力Ｍｆの値を２倍にした場合、内部位相情報Ｎｐの増加速度が２倍になるため、出力クロックの周波数も２倍となる。

さらに、ＰＬＬ回路１では、多相化した基準クロックを使用しているため、基準クロックの周波数を向上させることなく高精度クロックの位相調整幅を小さくすることが可能である。つまり、基準クロックの周波数を低く抑え、ＰＬＬ回路１の消費電力を低減しながら、高精度クロックの理想位相に対する精度を向上させることが可能である。また、ＰＬＬ回路１では、従来例３のように回路面積と消費電力の大きいＤＬＬ回路を必要としない。このことから、ＰＬＬ回路１は、従来例３のＰＬＬ回路１００よりも回路面積と消費電力とを抑制することが可能である。また、本実施の形態にかかるＰＬＬ回路１は、ディレイラインを経由することなく、選択回路において出力するクロック信号を選択する動作のみで出力するために、遅延量データに基づく位相差情報を即座に高精度クロックに反映することができる。これによって、本実施の形態にかかるＰＬＬ回路１は、高精度クロックの位相がロックするまでの時間を短くすることが可能である。

また、本実施の形態で使用される多相基準クロックは、多相基準クロック出力回路１０によって生成されるが、この多相基準クロック出力回路１０による回路面積の増加はない。これは、従来例３における基準クロックと本実施の形態における多相基準クロックとは実質的に同じ回路で生成することができるためである。例えば、従来例３における基準クロックは、多段構成の発振回路（本実施の形態における多相基準クロック出力回路１０）によって生成された基準クロックのうち１つを取り出すことで生成される。これに対して、本実施の形態の多相基準クロックは、多相基準クロック出力回路１０の各段の出力を取り出すことで生成される。つまり、本実施の形態における多相基準クロックと従来例３にかかる基準クロックとは同じ回路で生成することができ、多相基準クロック出力回路１０に関して回路面積の増加はないとみなせる事は明白である。

なお、上記実施の形態では、多相基準クロック出力回路１０として、奇数個のインバータをリング状に接続した回路構成を用いたが、他の回路構成によっても多相基準クロック出力回路１０を構成することが可能である。多相基準クロック出力回路１０の他の例（以下、この回路を多相基準クロック出力回路１０ａと称す）に関する回路図を図５に示す。図５に示すように、多相基準クロック出力回路１０ａは、差動入力差動出力のディレイセルＤＣＥＬ１〜ＤＣＥＬ４がリング状に接続される。そして、ディレイセルＤＣＥＬ１〜ＤＣＥＬ４の出力には、それぞれレベル変換バッファＢＵＦ１〜ＢＵＦ４が接続される。レベル変換バッファＢＵＦ１〜ＢＵＦ５は、差動入力差動出力であって、入力信号のレベルを後段に接続される回路に適した信号レベルに変換するバッファ回路である。レベル変換バッファＢＵＦ１〜ＢＵＦ４は、それぞれ非反転出力端子から多相化された基準クロックＣＫ１〜ＣＫ４を出力する。また、反転出力端子から基準クロックＣＫ１〜ＣＫ４を反転した基準クロックＣＫ１Ｂ〜ＣＫ４Ｂを出力する。つまり、基準クロックＣＫ１〜ＣＫ４及び基準クロックＣＫ１Ｂ〜ＣＫ４Ｂは、それぞれ位相が異なる８層の基準クロックＣＫ１〜ＣＫ８となる。

多相基準クロック出力回路１０は、奇数個のインバータを接続したものであったため均等なステップの位相差で出力できる多相基準クロックの数が奇数個であった。これに対して、多相基準クロック出力回路１０ａは、均等なステップの位相差で出力できる多相基準クロックの数を複数個にすることが可能である。システムの構成に応じて、多相基準クロック出力回路１０と多相基準クロック出力回路１０ａとを使い分けることで、多相基準クロック間の位相差を柔軟に変更することが可能である。

実施の形態２
実施の形態２では、セレクタに遅延がある場合のＰＬＬ回路１の動作について説明する。実施の形態２にかかるＰＬＬ回路は、実施の形態１にかかるＰＬＬ回路と実施的に同じ回路構成のものである。実施の形態２にかかるＰＬＬ回路の動作を示すタイミングチャートを図６に示す。

図６に示すように、実施の形態２では、遅延量データが出力クロックの立ち上がりエッジが出力される前の基準クロックＣＫ１の立ち下がりエッジに同期して出力される。このようなタイミングで遅延量データを出力することで、セレクタ３１に切り替え遅延が発生した場合であっても、選択した遅延クロックを遅延無く高精度クロックとして出力できる。つまり、ＰＬＬ回路１は、セレクタ３１の遅延量に関係なく高精度クロック出力し、実施の形態１よりも精度良く理想クロックに同期させることが可能である。これによって、実施の形態２にかかるＰＬＬ回路は、高精度クロックの位相ロック速度を実施の形態１よりも早くすることが可能である。

本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、基準クロックの相数は、７相に限らず更に多くの相数に設定しても良い。これによって、高精度クロックを更に精度良く理想クロックに同期させることが可能である。

実施の形態１にかかるＰＬＬ回路のブロック図である。 実施の形態１にかかるデジタルＶＣＯのブロック図である。 実施の形態１にかかるデジタルＶＣＯの動作を示すタイミングチャートである。 実施の形態１にかかるＰＬＬ回路の動作を示すタイミングチャートである。 実施の形態１にかかる多相基準クロック出力回路の他の例を示す回路図である。 実施の形態２にかかるＰＬＬ回路の動作を示すタイミングチャートである。 従来例３にかかるＰＬＬ回路のブロック図である。

符号の説明

１ ＰＬＬ回路
２ 周波数制御端子
３ 高精度クロック出力端子
１０ 多相基準クロック出力回路
１１〜１７ インバータ
２０ デジタルＶＣＯ
２１ 加算器
２２ デコーダ
２３、２７ レジスタ
２４ 余剰演算器
２５ 比較器
２６ 遅延量データ演算器
３０ 選択回路
３１ セレクタ
ＣＫ１〜ＣＫ７ 基準クロック
Ｆ１〜Ｆ７ 遅延クロック
ＦＦ１〜ＦＦ７ フリップフロップ
Ｍｆ 周波数制御入力
Ｎｐ 内部位相情報
Ｒｏ 余剰演算出力
ＤＣＥＬ１〜ＤＣＥＬＬ４ ディレイセル
ＢＵＦ１〜ＢＵＦ４ レベル変換バッファ

Claims (8)

1. それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、
   前記複数の基準クロックのいずれか１つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と前記出力クロックの位相との位相差を示す遅延量データとを出力するデジタルＶＣＯと、
   前記遅延量データに応じて前記複数の基準クロックの１つに同期した前記出力クロックを選択して出力する選択回路と、
   を有するＰＬＬ回路。
2. 前記基準クロックの周波数は、前記出力クロックに対して設定される最高周波数よりも高い周波数で設定される請求項１に記載のＰＬＬ回路。
3. 前記高精度クロックは、前記複数の基準クロックにおける基準クロック間の位相差に応じて位相の調整ステップが設定される請求項１又は２に記載のＰＬＬ回路。
4. 前記多相基準クロック出力回路は、奇数個のインバータが直列に接続され、最終段の前記インバータの出力が初段のインバータの入力に接続され、前記奇数個のインバータの出力をそれぞれ基準クロックとして出力する請求項１乃至３のいずれか１項に記載のＰＬＬ回路。
5. 前記多相基準クロック出力回路は、差動入力差動出力をもつ複数個のディレイセルが直列に接続され、最終段の出力が初段のディレイセルの入力に接続され、前記複数個のディレイセルの出力それぞれを基準クロックとして出力する請求項１乃至３のいずれか１項に記載のＰＬＬ回路。
6. 前記選択回路は、前記複数の基準クロックのそれぞれに対応して接続される複数のラッチ回路と、前記複数のラッチ回路が出力する複数の遅延クロックのうちいずれか１つを選択して出力するセレクタとを有し、前記複数のラッチ回路は対応する基準クロックをトリガ信号として前記出力クロックをラッチする請求項１乃至５のいずれか１項に記載のＰＬＬ回路。
7. 前記選択回路は、前記出力クロックの論理レベルが切り替わる前のタイミングで選択する前記遅延クロックを切り替える請求項６に記載のＰＬＬ回路。
8. 前記デジタルＶＣＯは、前記周波数制御入力の値が大きくなるに従って、出力クロックの周波数を高くする請求項１乃至７のいずれか１項に記載のＰＬＬ回路。

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