JP5197485B2

JP5197485B2 - Ｐｌｌ回路

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Publication number: JP5197485B2
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Inventors: 正樹佐野
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Priority date: 2009-05-22
Filing date: 2009-05-22
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Description

本発明はＰＬＬ（Phase Locked Loop）回路及び光ディスク装置に関する。

現在、ＣＤやＤＶＤ等の光ディスク媒体に対して、データの記録又は再生を行う光ディスク装置が普及している。光ディスク媒体は、ディスク面に形成された溝（グルーブ）に所定の周期のうねり（ウォブル）が刻まれている。光ディスク装置は、このウォブルに基づき生成されたウォブル信号（以下、回転同期信号と称す）をＰＬＬ回路に与えて記録時及び再生時の同期クロック信号を生成する。この回転同期信号の周波数は、ディスクの外周と内周で異なる値となる。

そのため、光ディスク装置には、回転同期信号に基づき同期クロック信号の周波数を変動させるＰＬＬ回路が搭載される。このようなＰＬＬ回路は、光ディスク媒体に対するデータの記録又は再生を精度良くに行うために、同期元クロック信号に対して高い位相精度で同期するクロック信号を生成する必要がある。
ここで、基準信号に高精度に同期したクロック信号を生成するＰＬＬ回路の例が特許文献１に開示されている。図１７に特許文献１のＰＬＬ回路１の構成を示す。図１７に示すように、ＰＬＬ回路１は、多相基準クロック出力回路１０と、デジタルＶＣＯ（Voltage Controlled Oscillator）２０と、選択回路３０と、周波数制御端子４０と、高精度クロック出力端子５０とを有する。

多相基準クロック出力回路１０は、奇数個のインバータ回路ＩＶ１〜ＩＶ７を有する。インバータ回路ＩＶ１〜ＩＶ７は順に直列に接続され、最終段のインバータ回路ＩＶ７の出力が初段のインバータ回路ＩＶ１の入力に接続される。インバータ回路ＩＶ１〜ＩＶ７のそれぞれの出力が、多相の基準クロックＣＫ１〜ＣＫ７として選択回路３０に入力される。

デジタルＶＣＯ２０は、周波数制御端子４０から入力した周波数制御入力Ｍｆの値に応じて周波数が変動する出力クロックＯＣＫと、周波数制御入力Ｍｆの値に応じて計算される理想クロックの位相と上記出力クロックＯＣＫとの位相差を表す遅延量データとを出力する。また、このデジタルＶＣＯ２０は、基準クロックＣＫ１を動作クロックとして動作する。

選択回路３０は、複数のＤフリップフロップＦＦ１〜ＦＦ７と、セレクタＳＥＬ１とを有する。ＤフリップフロップＦＦ１〜ＦＦ７のそれぞれのデータ入力端子Ｄには、出力クロックＯＣＫが入力される。また、ＤフリップフロップＦＦ１〜ＦＦ７のそれぞれのクロック入力端子には基準クロックＣＫ１〜ＣＫ７が入力される。そして、基準クロックＣＫ１〜ＣＫ７の立ち上がりエッジに応じて、それぞれのデータ出力端子Ｑから遅延クロックＦ１〜Ｆ７を出力する。セレクタＳＥＬ１は、遅延クロックＦ１〜Ｆ７のいずれか１つを遅延量データに応じて選択し、高精度クロック出力端子５０へ出力する。

このようなＰＬＬ回路１は、高精度クロック出力端子５０から出力すべきクロック信号に対して高い位相精度を有する高精度クロックを出力することができる。

特開２００８−２０５７３０号公報

ここで、近年、ＣＤやＤＶＤ等の光ディスク装置の光ディスク媒体へのデータの記憶、再生速度が飛躍的に上昇している。このことにより、上述した特許文献１のＰＬＬ回路１の多相基準クロック出力回路１０でも、生成する基準クロックを高周波化する必要がある。更に、多相基準クロック出力回路１０からの基準クロックＣＫ１を動作クロックとしているためデジタルＶＣＯ２０も高速動作を余儀なくされる。このようなデジタルＶＣＯ２０の高周波動作は、ＰＬＬ回路１の消費電力を増大させてしまう。

また、利便性や可搬性、省スペース等の利点を考慮して、ＵＳＢ等のインターフェイスからの電力供給のみで動作可能な光ディスク装置もある。しかし、ＵＳＢ等のインターフェイスからでは、供給される電力に限界があり、光ディスク装置の低消費電力化が求められる。よって、このような光ディスク装置は、ＡＣアダプタ等の電源から電力供給され消費電力に問題がない場合（以下、高速動作モードと称す）は、高速で光ディスク媒体へのデータの記憶、再生を行う。一方、ＵＳＢ等のインターフェイスからの電力供給のみで動作し、消費電力をできるだけ低下させたい場合（以下、低消費電力モードと称す）は光ディスク媒体へのデータの記憶、再生速度を抑え、消費電力を下げるよう動作する。

しかし、ＰＬＬ回路１のデジタルＶＣＯ２０では、動作クロックとして基準クロックＣＫ１だけを利用している。このため、光ディスク装置の高速動作モードでの高速動作の能力を引き上げ、多相基準クロック出力回路１０が生成する基準クロックを高周波化した場合、デジタルＶＣＯ２０の消費電力はそれに合わせて増大してしまう。この場合、光ディスク装置の低消費電力モードで、できるだけ消費電力を低下させたくても、上述のようにデジタルＶＣＯ２０の消費電力が増大していまい、ＰＬＬ回路１の低消費電力化動作が不可能である。このため、光ディスク装置の高速動作モード時や低消費電力モード時で、デジタルＶＣＯを最適な動作クロックで動作させることができるＰＬＬ回路が求められている。

本発明は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、前記複数の基準クロックをそれぞれ所定の値で分周した複数の分周クロックを出力する多相分周回路と、前記複数の基準クロックのいずれか１つ、もしくは、前記複数の分周クロックのいずれか１つのうちのどちらかを選択し、その選択したクロックを選択クロックとして出力する選択スイッチ回路と、前記選択クロックを動作クロックとし、周波数制御入力データの値に応じて周波数が変動する出力クロックと、前記出力クロックと前記周波数制御入力データの値に応じて計算される理想位相との位相差を示す遅延量データとを出力するデジタルＶＣＯと、前記遅延量データに応じて前記複数の分周クロックのうち１つに同期した前記出力クロックを選択して出力する選択回路と、を有するＰＬＬ回路である。

本発明にかかるＰＬＬ回路によれば、多相基準クロック出力回路が出力する基準クロックもしくは多相分周回路が出力する分周クロックのどちらかを選択スイッチ回路が選択する。そして、その選択スイッチ回路が選択したクロックをデジタルＶＣＯが動作クロックとして動作する。分周クロックは、基準クロックを所定の値で分周したクロックであり、そのクロック周波数は基準クロックよりも低くなる。このため、デジタルＶＣＯを高速動作させる場合は基準クロック、デジタルＶＣＯの消費電力を下げる場合は分周クロックを選択スイッチ回路が選択することで、デジタルＶＣＯを最適な動作クロックで動作させることができる。

本発明にかかるＰＬＬ回路によれば、必要に応じて高速動作もしくは低消費電力動作とするよう動作モードを可変とすることができる。

実施の形態１にかかるＰＬＬ回路の回路構成図である。実施の形態１にかかる多相基準クロック出力回路の回路構成図である。実施の形態１にかかる多相２分周回路の回路構成図である。実施の形態１にかかる多相２分周回路の動作を示すタイミングチャートである。実施の形態１にかかるデジタルＶＣＯのブロック構成図である。実施の形態１にかかるデジタルＶＣＯの動作を説明するタイミングチャートである。実施の形態１にかかるＰＬＬ回路の動作を示すタイミングチャートである。実施の形態２にかかるＰＬＬ回路の回路構成図である。実施の形態２にかかるＰＬＬ回路と、そのＰＬＬ回路に接続される分周回路との接続構成を示す構成図である。実施の形態２にかかる１．５分周回路の回路構成図である。実施の形態２にかかる１．５分周回路の入力、出力および各内部ノードの論理値の関係を説明する論理値表である。実施の形態２にかかる１．５分周回路の動作を示すタイミングチャートである。実施の形態２にかかる光ディスク装置のブロック構成図である。従来の光ディスク装置のブロック構成図である。実施の形態２にかかる光ディスク装置と従来の光ディスク装置の各部のクロック周波数を比較するための表である。その他の実施の形態にかかるＰＬＬ回路の回路構成図である。従来のＰＬＬ回路の回路構成図である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を光ディスク装置のＰＬＬ回路に適用したものである。

図１に本実施の形態１にかかるＰＬＬ回路１００の構成を示す。図１に示すように、ＰＬＬ回路１００は、多相基準クロック出力回路１１０と、デジタルＶＣＯ１２０と、選択回路１３０と、周波数制御端子１４０と、高精度クロック出力端子１５０と、多相２分周回路１６０と、セレクタ１７０とを有する。

多相基準クロック出力回路１１０は、多相化された基準クロックＣＫ１〜ＣＫ８を出力する。基準クロックＣＫ１〜ＣＫ８はそれぞれ位相が異なるものとする。例えば、基準クロックＣＫ１〜ＣＫ８は順に、位相が４５度ずつずれたクロック波形を有するものとする。

図２に多相基準クロック出力回路１１０の構成の一例を示す。図２に示すように、多相基準クロック出力回路１１０は、ディレイセルＤＣＥＬ１１１〜ＤＣＥＬ１１４と、バッファ回路ＢＵＦ１１１〜ＢＵＦ１１４とを有する。

ディレイセルＤＣＥＬ１１１〜ＤＣＥＬ１１４は、それぞれ前段からの差動データを差動入力し、後段へ差動出力する。また、図２に示すように、リング状に接続される。例えば、ディレイセルＤＣＥＬ１１１の反転出力端子、非反転入力端子をそれぞれディレイセルＤＣＥＬ１１２の非反転入力端子、反転入力端子と接続する。以下同様に、ディレイセルＤＣＥＬ１１２の反転出力端子、非反転入力端子をそれぞれディレイセルＤＣＥＬ１１３の非反転入力端子、反転入力端子と接続する。ディレイセルＤＣＥＬ１１３の反転出力端子、非反転入力端子をそれぞれディレイセルＤＣＥＬ１１４の非反転入力端子、反転入力端子と接続する。ディレイセルＤＣＥＬ１１４の反転出力端子、非反転入力端子をそれぞれディレイセルＤＣＥＬ１１１の非反転入力端子、反転入力端子と接続する。

バッファ回路ＢＵＦ１１１〜ＢＵＦ１１４は、入力信号のレベルを後段に接続される回路に適した信号レベルに変換するバッファ回路である。バッファ回路ＢＵＦ１１１〜ＢＵＦ１１４も、それぞれ前段からの差動データを差動入力し、後段へ差動出力する。例えば、バッファ回路ＢＵＦ１１１は、ディレイセルＤＣＥＬ１１１の反転出力信号、非反転出力信号をそれぞれ非反転入力端子、反転入力端子に入力する。そして、反転出力端子、非反転出力端子からそれぞれ基準クロックＣＫ１、ＣＫ５を出力する。

以下、同様に、バッファ回路ＢＵＦ１１２は、ディレイセルＤＣＥＬ１１２の反転出力信号、非反転出力信号をそれぞれ非反転入力端子、反転入力端子に入力する。そして、反転出力端子、非反転出力端子からそれぞれ基準クロックＣＫ６、ＣＫ２を出力する。バッファ回路ＢＵＦ１１３は、ディレイセルＤＣＥＬ１１３の反転出力信号、非反転出力信号をそれぞれ非反転入力端子、反転入力端子に入力する。そして、反転出力端子、非反転出力端子からそれぞれ基準クロックＣＫ３、ＣＫ７を出力する。バッファ回路ＢＵＦ１１４は、ディレイセルＤＣＥＬ１１４の反転出力信号、非反転出力信号をそれぞれ非反転入力端子、反転入力端子に入力する。そして、反転出力端子、非反転出力端子からそれぞれ基準クロックＣＫ４、ＣＫ８を出力する。

以上のような構成により、多相基準クロック出力回路１１０は、位相ステップが４５度の基準クロックＣＫ１〜ＣＫ８を出力することができる。なお、上述したディレイセルの段数を更に増やし、位相ステップが４５度より小さく、８以上の数の基準クロックを出力するようにしてもよい。

多相２分周回路１６０は、基準クロックＣＫ１〜ＣＫ８を２分周した分周クロックＯ１〜Ｏ１６を出力する。但し、分周クロックＯ１〜Ｏ１６の位相差は、基準クロックＣＫ１〜ＣＫ８と同様、位相ステップが４５度のクロック波形を有する。図３に多相２分周回路１６０の構成の一例を示す。図３に示すように、多相２分周回路１６０は、ＤフリップフロップＦＦ３１〜ＦＦ３８、ＦＦ４１〜ＦＦ４８、インバータ回路ＩＶ１６１を有する。

ＤフリップフロップＦＦ３１は、クロック入力端子に基準クロックＣＫ１を入力し、データ入力端子Ｄにインバータ回路ＩＶ１６１の出力信号を入力し、データ入力端子Ｄから分周クロックＯ１を出力する。ＤフリップフロップＦＦ３２は、クロック入力端子に基準クロックＣＫ８を入力し、データ入力端子Ｄに分周クロックＯ１を入力し、データ入力端子Ｄから分周クロックＯ８を出力する。ＤフリップフロップＦＦ３３は、クロック入力端子に基準クロックＣＫ７を入力し、データ入力端子Ｄに分周クロックＯ８を入力し、データ入力端子Ｄから分周クロックＯ１５を出力する。ＤフリップフロップＦＦ３４は、クロック入力端子に基準クロックＣＫ６を入力し、データ入力端子Ｄに分周クロックＯ１５を入力し、データ入力端子Ｄから分周クロックＯ６を出力する。

ＤフリップフロップＦＦ３５は、クロック入力端子に基準クロックＣＫ５を入力し、データ入力端子Ｄに分周クロックＯ６を入力し、データ入力端子Ｄから分周クロックＯ１３を出力する。ＤフリップフロップＦＦ３６は、クロック入力端子に基準クロックＣＫ４を入力し、データ入力端子Ｄに分周クロックＯ１３を入力し、データ入力端子Ｄから分周クロックＯ４を出力する。ＤフリップフロップＦＦ３７は、クロック入力端子に基準クロックＣＫ３を入力し、データ入力端子Ｄに分周クロックＯ４を入力し、データ入力端子Ｄから分周クロックＯ１１を出力する。ＤフリップフロップＦＦ３８は、クロック入力端子に基準クロックＣＫ２を入力し、データ入力端子Ｄに分周クロックＯ１１を入力し、データ入力端子Ｄから分周クロックＯ２を出力する。

ＤフリップフロップＦＦ４１は、クロック入力端子に基準クロックＣＫ１を入力し、データ入力端子Ｄに分周クロックＯ２を入力し、データ入力端子Ｄから分周クロックＯ９を出力する。ＤフリップフロップＦＦ４２は、クロック入力端子に基準クロックＣＫ８を入力し、データ入力端子Ｄに分周クロックＯ９を入力し、データ入力端子Ｄから分周クロックＯ１６を出力する。ＤフリップフロップＦＦ４３は、クロック入力端子に基準クロックＣＫ７を入力し、データ入力端子Ｄに分周クロックＯ１６を入力し、データ入力端子Ｄから分周クロックＯ７を出力する。ＤフリップフロップＦＦ４４は、クロック入力端子に基準クロックＣＫ６を入力し、データ入力端子Ｄに分周クロックＯ７を入力し、データ入力端子Ｄから分周クロックＯ１４を出力する。

ＤフリップフロップＦＦ４５は、クロック入力端子に基準クロックＣＫ５を入力し、データ入力端子Ｄに分周クロックＯ１４を入力し、データ入力端子Ｄから分周クロックＯ５を出力する。ＤフリップフロップＦＦ４６は、クロック入力端子に基準クロックＣＫ４を入力し、データ入力端子Ｄに分周クロックＯ５を入力し、データ入力端子Ｄから分周クロックＯ１２を出力する。ＤフリップフロップＦＦ４７は、クロック入力端子に基準クロックＣＫ３を入力し、データ入力端子Ｄに分周クロックＯ１２を入力し、データ入力端子Ｄから分周クロックＯ３を出力する。ＤフリップフロップＦＦ４８は、クロック入力端子に基準クロックＣＫ２を入力し、データ入力端子Ｄに分周クロックＯ３を入力し、データ入力端子Ｄから分周クロックＯ１０を出力する。

インバータ回路ＩＶ１６１は、分周クロックＯ１を入力し、その反転信号をＤフリップフロップＦＦ３１のデータ入力端子に出力する。

以上のような構成の多相２分周回路１６０の動作タイミングチャートを図４に示す。図４に示すように、例えば、時刻ｔ１ａにおいて基準クロックＣＫ１の立ち上がりエッジのタイミングでＤフリップフロップＦＦ３１がインバータ回路ＩＶ１６１のハイレベルの信号をラッチし、分周クロックＯ１として出力する。なお、時刻ｔ１ｂの基準クロックＣＫ１の立ち上がりエッジのタイミングでＤフリップフロップＦＦ３１はインバータ回路ＩＶ１６１のロウレベルの信号をラッチし、分周クロックＯ１として出力する。このため、分周クロックＯ１は、基準クロックＣＫ１を２分周したクロック信号となる。

時刻ｔ２では、基準クロックＣＫ８の立ち上がりエッジのタイミングでＤフリップフロップＦＦ３２が、分周クロックＯ１をラッチし、分周クロックＯ８として出力する。時刻ｔ３では、基準クロックＣＫ７の立ち上がりエッジのタイミングでＤフリップフロップＦＦ３３が、分周クロックＯ８をラッチし、分周クロックＯ１５として出力する。以降同様に、時刻ｔ４〜ｔ１６において、ＤフリップフロップＦＦ３４〜ＦＦ３８、ＦＦ４１〜ＦＦ４８のそれぞれは、前段のＤフリップフロップの出力をラッチし、出力する。なお、同様の動作は、時刻ｔ１以前にも行われているため、結果として位相ステップが４５度の分周クロックＯ１〜Ｏ１６が多相２分周回路１６０から出力される。

セレクタ１７０（選択スイッチ回路）は、上述した多相基準クロック出力回路１１０の出力する基準クロックＣＫ１と、多相２分周回路１６０が出力する分周クロックＯ１のいずれか一方を選択し、デジタルＶＣＯ１２０へ出力する。なお、セレクタ１７０が入力するクロック信号としては基準クロックＣＫ１、分周クロックＯ１に限られない。つまり、基準クロックＣＫ１〜ＣＫ８のうち１つ、及び、分周クロックＯ１〜Ｏ１６のうち１つをセレクタ１７０が入力すればよい。

周波数制御端子１４０は、デジタルＶＣＯ１２０が出力する出力クロックの周波数を設定する周波数制御入力データＭｆの入力端子である。なお、この周波数制御入力データＭｆは、ＣＤ等の光ディスクのウォルブから得られる回転同期信号に応じた値となる。

デジタルＶＣＯ１２０は、セレクタ１７０が選択する基準クロックＣＫ１もしくは分周クロックＯ１を動作クロックとして動作する。なお、デジタルＶＣＯ１２０の動作クロックとして基準クロックＣＫ１を使用する場合、この基準クロックＣＫ１の周波数は、デジタルＶＣＯ１２０が出力する出力クロックＯＣＫの最高周波数よりも高い周波数となるように設定されることが望ましい。また、デジタルＶＣＯ１２０は、周波数制御入力データＭｆの値に応じて周波数が変動する出力クロックＯＣＫを出力する。更に、その出力クロックＯＣＫの位相と、周波数制御入力データＭｆの値に応じて計算される理想クロックの位相との位相差を示す遅延量データを出力する。なお、理想クロックとは、ＰＬＬ回路１００が出力する高精度クロックの立ち上がりエッジを同期させる同期元となるクロックである。また、この理想クロックの位相を以下では理想位相と称すものとする。

図５にデジタルＶＣＯ１２０のブロック構成図を示す。図５に示すように、デジタルＶＣＯ１２０は、加算器１２１と、デコーダ１２２と、レジスタ１２３とを有する。なお、上述したようにデジタルＶＣＯ１２０は、セレクタ１７０が選択した基準クロックＣＫ１もしくは分周クロックＯ１のいずれかを動作クロックとして動作する。

加算器１２１は、動作クロックの立ち上がりエッジが入力される毎に、周波数制御入力データＭｆと内部位相情報Ｎｐとを加算する。デコーダ１２２は、加算器１２１の計算結果と周波数制御入力データＭｆとに基づき、出力クロックＯＣＫ及び遅延量データ及び余剰演算出力Ｒｏを生成する。レジスタ１２３は、デコーダ１２２が生成した余剰演算出力Ｒｏを格納する。このレジスタ１２３に格納された余剰演算出力Ｒｏの値は、次のタイミングにおける内部位相情報Ｎｐとなる。

デコーダ１２２は、余剰演算器１２４と、比較器１２５と、遅延データ演算器１２６と、レジスタ１２７とを有する。余剰演算器１２４は、加算器１２１から入力された値（Ｍｆ＋Ｎｐ）を内部位相情報の最大値に１を加えた値Ｋ（Ｍｆ＜＜Ｋ）で除算する。そして、その余り（（Ｍｆ＋Ｎｐ）ｍｏｄＫ）を、余剰演算出力Ｒｏとして、比較器１２５及び遅延データ演算器１２６に出力する。なお、ＡｍｏｄＢとは、ＡをＢで除算した余りであるとする。比較器１２５は、余剰演算器１２４から入力された余剰演算出力ＲｏがＫ／２よりも小さい場合には、「１」を、大きい場合には「０」を出力クロックＯＣＫとして出力する。遅延データ演算器１２６は、余剰演算器１２４から入力された余剰演算出力Ｒｏと周波数制御入力データＭｆとから算出される理想クロックの位相と、出力クロックＯＣＫの位相とに基づいて遅延量データを算出する。レジスタ１２７は、この算出された遅延量データが格納される。そして、所定のタイミングで選択回路１３０へ出力される。

ここで、デコーダ１２２の動作について説明する。なお、加算器１２１やデコーダ１２２は、セレクタ１７０が選択した基準クロックＣＫ１もしくは分周クロックＯ１のいずれかに同期して動作する（以後、このセレクタ１７０が選択し、出力するクロックを基準動作クロックと称す）。このため、加算器１２１やデコーダ１２２が出力する各値は、基準動作クロックのクロック周期を単位時間として更新される。よって、デジタルＶＣＯ１２０の各部が基準動作クロックのクロック周期毎に繰り返し処理を実行すると、内部位相情報Ｎｐはクロック周期毎にＭｆずつ増加する。

このとき、基準動作クロックのクロック周波数をＦｒｅｆとすると、比較器１２５から出力される出力クロックＯＣＫの発振周波数Ｆｏｃｋは（Ｆｒｅｆ×Ｍｆ／Ｋ）として表される。更に、Ｋ／Ｍｆが整数Ｎの場合、出力クロックＯＣＫのクロック周波数ＦはＦｒｅｆをＮ分周した一定周期のクロック周波数となる。但し、Ｋ／Ｍｆが整数とならない場合（換言するとＫ／Ｍｆ＝Ｎ＋α（０＜α＜１）の場合）には、出力クロックＯＣＫはＮ／Ｆｒｅｆを周期とするクロックと、（Ｎ＋１）／Ｆｒｅｆを周期とするクロックとが混在したクロックとして得られる。

遅延データ演算器１２６は、内部位相情報Ｎｐを加工することによって理想クロックの位相と出力クロックＯＣＫの位相との差を算出する。具体的には、遅延データ演算器１２６は、出力クロックＯＣＫの立ち上がりエッジが入力されたときに（Ｍｆ−１−Ｎｐ）／Ｍｆを演算し、その演算結果をレジスタ１２７に出力する。

デコーダ１２２の動作を示すタイミングチャートを図６に示す。図６のグラフは、縦軸に内部位相情報Ｎｐの値、横軸に時間をとり、内部位相情報Ｎｐの変化を示している。また、上記グラフと時間軸を同じとする出力クロックＯＣＫと理想クロックの位相差を示す模式図も示す。

図６に示すように、Ｍｆが一定値であれば、Ｎｐの値はのこぎり波状にプロットされる。ここで、Ｎｐの値が増加していき、所定のしきい値（Ｍｆ−１）を越えるタイミングを理想位相と定義する。この場合では、出力クロックＯＣＫの立ち上がりエッジのタイミングでのＮｐの値と、（Ｍｆ−１）との差は、出力クロックＯＣＫの出力タイミングと理想位相との差に比例したものとなる。換言すると、Ｍｆが一定値であれば、出力クロックＯＣＫの出力タイミングでの、Ｎｐの値がＭｆ−１を超過するまでの時間は、（Ｍｆ−１−Ｎｐ）をＭｆで除算した値として算出できる。

遅延量データは、基準動作クロックのクロック周期を２以上の任意の整数で等しく時分割した場合に、Ｎｐの値がＭｆ−１に達する瞬間が何番目の時間帯に含まれるかで定義できる。例えば、遅延データ演算器１２６が基準動作クロックの１周期（１／Ｆｒｅｆ）をｍ等分（ｍ：２以上の整数）して遅延量データを算出する場合、出力クロックＯＣＫの出力タイミングをＴ、理想位相のタイミングをｔとして表すと、Ｔ＜ｔ≦Ｔ＋１／ｍ×Ｆｒｅｆであれば、遅延量データの値は１となる。また、Ｔ＋１／ｍ×Ｆｒｅｆ＜ｔ≦Ｔ＋２／ｍ×Ｆｒｅｆであれば、遅延量データの値は２となる。すなわち、一般的には、Ｔ＋ｎ／ｍ×Ｆｒｅｆ＜ｔ≦Ｔ＋（ｎ＋１）／ｍ×Ｆｒｅｆ（但し、ｎはｍ以下の自然数）となる。なお、Ｔ＝ｔであれば、出力クロックＯＣＫと理想クロックとの位相差が０となり、遅延量データの値は０となる。本実施の形態１では、ｍ＝１６となる。

遅延データ演算器１２６は、上述したような演算方法で求めた遅延量データをレジスタ１２７に出力する。そして、レジスタ１２７が一時的に蓄積した後に選択回路１３０へ出力される。

以上がデジタルＶＣＯ１２０の動作の説明となるが、上記デジタルＶＣＯ１２０は基準動作クロックを動作クロックとして動作しており、この基準動作クロックはセレクタ１７０が選択する基準クロックＣＫ１もしくは分周クロックＯ１のいずれかとなる。ここで、分周クロックＯ１は、基準クロックＣＫ１を２分周したクロックである。このため、デジタルＶＣＯ１２０は、基準動作クロックを分周クロックＯ１とした場合では、基準動作クロックを基準クロックＣＫ１とした場合に比べて約半分の動作速度となる。これは換言すると、基準動作クロックを分周クロックＯ１とした場合では、基準動作クロックを基準クロックＣＫ１とした場合に比べてデジタルＶＣＯ１２０の消費電力を約半分に抑えることができることを意味する。これは逆に、基準動作クロックを基準クロックＣＫ１とした場合では、基準動作クロックを分周クロックＯ１とした場合に比べて約２倍の速度の動作を可能とする。但し、当然ながら消費電力は基準動作クロックを分周クロックＯ１とした場合に比べて増大する。

選択回路１３０は、ＤフリップフロップＦＦ１１〜ＦＦ２６と、セレクタＳＥＬ１３１とを有する。ＤフリップフロップＦＦ１１〜ＦＦ２６は、それぞれデータ入力端子Ｄに出力クロックＯＣＫを入力する。また、ＤフリップフロップＦＦ１１〜ＦＦ２６は、それぞれクロック入力端子に分周クロックＯ１〜Ｏ１６を入力する。ＤフリップフロップＦＦ１１〜ＦＦ２６は、それぞれクロック入力端子に分周クロックＯ１〜Ｏ１６の立ち上がりエッジが入力されるとデータ入力端子Ｄに入力されている論理値を保持し、その論理値をデータ出力端子Ｑから遅延クロックＦ１〜Ｆ１６として出力する。セレクタＳＥＬ１３１は、遅延量データの値に応じて、ＤフリップフロップＦＦ１１〜ＦＦ２６が出力した遅延クロックＦ１〜Ｆ１６のいずれか１つを選択し、出力する。

高精度クロック出力端子１５０は、セレクタＳＥＬ１３１が出力した遅延クロックを、ＰＬＬ回路１００の出力である高精度クロックＨＱＣＫとして外部回路に出力する。

以上のような構成のＰＬＬ回路１００の動作を示すタイミングチャートを図７に示す。なお、図７に示す例では、セレクタＳＥＬ１３１における信号遅延は考慮しない。また、図が煩雑になるのを避けるため、基準クロックＣＫ１〜ＣＫ８は省略する。また、セレクタ１７０が分周クロックＯ１を選択する場合を想定する。

まず、ＰＬＬ回路１００は、多相基準クロック出力回路１１０が８層の基準クロックＣＫ１〜ＣＫ８を出力する。多相２分周回路１６０は、図７に示すような、基準クロックＣＫ１〜ＣＫ８を２分周した分周クロックＯ１〜Ｏ１６を出力する。セレクタ１７０は、分周クロックＯ１を選択し、基準動作クロックとしてデジタルＶＣＯ１２０へ出力する。このことにより、デジタルＶＣＯ１２０は、分周クロックＯ１に同期した出力クロックＯＣＫと、この出力クロックＯＣＫの立ち上がりに同期して値が変化する遅延量データとを出力する。

選択回路１３０では、ＤフリップフロップＦＦ１１〜ＦＦ２６が、それぞれクロック入力端子に入力する分周クロックＯ１〜Ｏ１６に応じてラッチする出力クロックＯＣＫの論理値を遅延クロックＦ１〜Ｆ１６として出力する。つまり、遅延クロックＦ１〜Ｆ１６の立ち上がりエッジは、分周クロックＯ１〜Ｏ１６に同期して出力される。このような、セレクタＳＥＬ１３１は、デジタルＶＣＯ１２０からの遅延量データの値に応じて遅延クロックＦ１〜Ｆ１６のうちいずれか１つを選択する。

例えば、遅延量データが１６を示している場合、セレクタＳＥＬ１３１は、遅延クロックＦ１６を選択して出力する。この遅延クロックＦ１６が、高精度クロック出力端子１５０から高精度クロックＨＱＣＫとして出力される。この遅延量データの値は、デジタルＶＣＯ１２０で理想位相と出力クロックＯＣＫの位相との差から算出される。また、遅延量データが１を示している場合、セレクタＳＥＬ１３１は、遅延クロックＦ１を選択して出力する。この遅延クロックＦ１が、高精度クロック出力端子１５０から高精度クロックＨＱＣＫとして出力される。更に、遅延量データが８を示している場合、セレクタＳＥＬ１３１は、遅延クロックＦ８を選択して出力する。この遅延クロックＦ８が、高精度クロック出力端子１５０から高精度クロックＨＱＣＫとして出力される。

なお、遅延クロックＦ１〜Ｆ１６の遅延量は分周クロックＯ１〜Ｏ１６の遅延量に基づき生成される。よって、出力クロックＯＣＫの位相調整幅よりも小さなステップで調整したものである。このため、選択回路１３０が出力するクロックは、理想クロックとの位相差が小さく位相精度が非常に高い。よって、本実施の形態１では、この選択回路１３０が出力するクロックを高精度クロックと称している。

以上のようなＰＬＬ回路１００は、多相基準クロック出力回路１１０で基準クロックＣＫ１〜ＣＫ８を出力する。そして、多相２分周回路１６０で基準クロックＣＫ１〜ＣＫ８の２分周した分周クロックＯ１〜Ｏ１６を出力する。この分周クロックＯ１〜Ｏ１６は、基準クロックＣＫ１〜ＣＫ８間の位相差を有している。そして、デジタルＶＣＯが生成した出力クロックＯＣＫを、ＤフリップフロップＦＦ１１〜ＦＦ２６により、分周クロックＯ１〜Ｏ１６のクロックタイミングでラッチし、多相の遅延クロックＦ１〜Ｆ１６として出力する。

そして、デジタルＶＣＯ１２０の出力する遅延量データに応じてセレクタＳＥＬ１３１が、遅延クロックＦ１〜Ｆ１６のいずれか１つを高精度クロックＨＱＣＫとして出力する。このデジタルＶＣＯ１２０の動作クロックは、セレクタ１７０が選択する基準クロックＣＫ１もしくは分周クロックＯ１のどちらか一方を利用する。これにより、セレクタ１７０が基準クロックＣＫ１よりも低周波である分周クロックＯ１を動作クロックとする場合、デジタルＶＣＯ１２０の消費電力を抑えることができる。逆に、セレクタ１７０が基準クロックＣＫ１を選択した場合、デジタルＶＣＯ１２０の高速動作が可能になる。つまり、ＰＬＬ回路１００の動作モードに応じて、デジタルＶＣＯ１２０を低速動作だが低消費電力とするか、消費電力が大きくなるが高速動作が可能となるよう選択することができる。

例えば、ＰＬＬ回路１００を備える光ディスク装置の電源がＡＣアダプタ等から供給され、ＰＬＬ回路１００やモータ等への電力供給に問題がない場合、光ディスク媒体の回転速度を上げる等してデータの記憶、再生速度を上げることができる。この場合、セレクタ１７０が基準クロックＣＫ１を選択することでデジタルＶＣＯ１２０の高速動作が可能となる。また、光ディスク媒体の回転速度が上がるため、これに応じて周波数制御入力データＭｆの値が増加する。よって、基本動作クロック（１／Ｆｒｅｆ）毎の内部位相情報Ｎｐの増加速度も大きくなり、出力クロックＯＣＫのクロック周波数も増加する。ここで、上述のようにクロック周波数の高い基準クロックＣＫ１を基本動作クロックとし、デジタルＶＣＯ１２０の動作速度を上げた場合、基本動作クロックの周期を短くできるため、精度よく出力クロックＯＣＫを生成することができる。

逆に、ＵＳＢ等のインターフェイスからの電力供給のみでＰＬＬ回路１００を備える光ディスク装置が動作する場合、電力供給に限りがある。よって、光ディスク装置が低消費電力モードとなり、ＰＬＬ回路１００の消費電力も削減しなければならない。この場合、セレクタ１７０が、分周クロックＯ１を選択することで、デジタルＶＣＯ１２０の消費電力を低くすることができ、ＰＬＬ回路１００の消費電力を削減することが可能となる。また、モータ等の消費電力を低下させるため、光ディスク媒体の回転速度を下げることになるが、この場合、周波数制御入力データＭｆの値が減少する。よって、基本動作クロック（１／Ｆｒｅｆ）毎の内部位相情報Ｎｐの増加速度も緩やかになり、出力クロックＯＣＫのクロック周波数も減少する。ここで、上述のようにクロック周波数の低い分周クロックＯ１を基本動作クロックとしているため、デジタルＶＣＯ１２０の動作速度は低下しているが、出力クロックＯＣＫのクロック周波数も減少しているため、出力クロックＯＣＫを生成する精度にも問題は生じない。

このように、ＰＬＬ回路１００を備える光ディスク装置の動作モードに応じてデジタルＶＣＯ１２０の動作クロックを切り替えることで、ＰＬＬ回路１００を高速動作、低消費動作等の最適な動作モードとすることができ、ＰＬＬ回路１での問題を解決することができる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を光ディスク装置のＰＬＬ回路に適用したものである。

図８に本実施の形態１にかかるＰＬＬ回路２００の構成を示す。図８に示すように、ＰＬＬ回路２００は、多相基準クロック出力回路１１０と、デジタルＶＣＯ１２０と、選択回路１３０と、周波数制御端子１４０と、高精度クロック出力端子１５０と、多相２分周回路１６０と、セレクタ１７０と、多相バッファ回路２１０と、外部出力端子Ｔ１〜Ｔ８とを有する。なお、図８に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１とは、多相バッファ回路２１０と、外部出力端子Ｔ１〜Ｔ８とを更に備える点が異なっている。よって、本実施の形態２では、その相違部分を重点的に説明し、図１と同じか又は類似の構成部分は説明を省略する。

多相バッファ回路２１０は、多相基準クロック出力回路１１０からの基準クロックＣＫ１〜ＣＫ８を入力し、電流バッファリングを行い、基準クロックＣＫ１〜ＣＫ８と同位相のクロックＢ１〜Ｂ８及びＣ１〜Ｃ８を出力する。クロックＢ１〜Ｂ８は、後段の多相２分周回路１６０に入力される。このクロックＢ１〜Ｂ８は、実質的に実施の形態１の基準クロックＣＫ１〜ＣＫ８と同様の扱いとなり、多相２分周回路１６０に入力された後は、実施の形態１で説明したのと同様の処理が行われる。

多相バッファ回路２１０は、それぞれバッファ回路ＢＵＦ２１〜ＢＵＦ２８を有する。バッファ回路ＢＵＦ２１〜ＢＵＦ２８は、それぞれ３つのインバータ回路を有する。また、バッファ回路ＢＵＦ２１〜ＢＵＦ２８は、それぞれ基準クロックＣＫ１〜ＣＫ８を入力し、クロックＢ１〜Ｂ８及びＣ１〜Ｃ８を出力する。例えば、バッファ回路ＢＵＦ２１では、インバータ回路ＩＶ２１〜ＩＶ２３を有する。インバータ回路ＩＶ２１は、基準クロックＣＫ１を入力し、出力信号をインバータ回路ＩＶ２２及びＩＶ２３の入力端子に出力する。インバータ回路ＩＶ２２は、インバータ回路ＩＶ２１からの出力信号を入力し、出力信号をクロックＢ１として出力する。インバータ回路ＩＶ２３は、インバータ回路ＩＶ２１からの出力信号を入力し、出力信号をクロックＣ１として出力する。その他のバッファ回路ＢＵＦ２２〜ＢＵＦ２８のバッファ回路ＢＵＦ２１と同様の構成を有している。

外部出力端子Ｔ１〜Ｔ８は、クロックＣ１〜Ｃ８を出力する。

図９に示すように、これら外部出力端子Ｔ１〜Ｔ８から出力されたクロックＣ１〜Ｃ８の一部は、分周回路２２１〜分周回路２２ｎ（ｎ：２以上の自然数）に入力される。そして、分周回路２２１〜分周回路２２ｎは、クロックＣ１〜Ｃ８が有するクロック周波数をそれぞれ所定の値で分周した、分周クロックＤＩＶ１．５、ＶＩＶ２〜ＤＩＶｎを出力する。例えば、図９の例では、分周回路２２１がクロックＣ１とＣ７を入力し、１．５分周した１．５分周クロックＤＩＶ１．５を生成する。

その他の分周回路２２２〜分周回路２２ｎは、クロックＣ３を入力し、２分周〜Ｎ分周したそれぞれ２分周クロックＤＩＶ２〜Ｎ分周クロックＤＩＶｎを生成する。なお、分周回路２２１が利用するクロックはＣ１、Ｃ７に限らず、位相が２７０度ずれているクロックであれば２つの任意のクロックを利用してよい。また、分周回路２２２〜分周回路２２ｎが利用するクロックは、クロックＣ１〜Ｃ８のうち任意のものを利用してよい。

なお、クロックＣ１〜Ｃ８は、基準クロックＣＫ１〜ＣＫ８を単に電流バッファしたクロックである。このため、実質上、分周回路２２１〜分周回路２２ｎは、基準クロックＣＫ１〜ＣＫ８が有するクロック周波数を１．５分周、２分周〜Ｎ分周した分周クロックを生成する。よって、多相基準クロック出力回路１１０のバッファ回路ＢＵＦ１１１〜ＢＵＦ１１４の電流駆動能力が、後段回路を十分に駆動できるレベルである場合、多相バッファ回路２１０を削除可能である。この場合、基準クロックＣＫ１〜ＣＫ８がそれぞれ直接外部出力端子Ｔ１〜Ｔ８に出力される。

図１０に分周回路２２１の回路構成図を示す。図１０に示すように、分周回路２２１は、回路ユニットＵＮＩ１、ＵＮＩ７と、ＲＳラッチ回路ＲＳ２１１とを有する。回路ユニットＵＮＩ１は、ＮＯＲ回路ＮＯＲ２１１と、ＤフリップフロップＦＦ２１１、ＦＦ２１２と、ＮＡＮＤ回路ＮＡＮＤ２１１〜ＮＡＮＤ２１３と、インバータ回路ＩＶ２１１と、ＯＲ回路ＯＲ２１１とを有する。

ＤフリップフロップＦＦ２１１は、データ入力端子ＤをノードＡ１１、データ出力端子ＱをノードＢ１１に接続される。ＤフリップフロップＦＦ２１２は、データ入力端子ＤをノードＢ１１、データ出力端子ＱをノードＣ１１に接続される。ＤフリップフロップＦＦ２１１、ＦＦ２１２のクロック入力端子には、クロックＣ１が入力される。

ＮＯＲ回路ＮＯＲ２１１は、一方の入力端子がノードＢ１１、他方の入力端子がノードＣ１１、出力端子がノードＡ１１に接続される。インバータ回路ＩＶ２１１は、入力端子にクロックＣ１が入力され、出力端子がＮＡＮＤ回路ＮＡＮＤ２１２の一方の入力端子に接続される。

ＮＡＮＤ回路ＮＡＮＤ２１１は、一方の入力端子にクロックＣ１が入力され、他方の入力端子がノードＤ１１、出力端子がＮＡＮＤ回路ＮＡＮＤ２１３の一方の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ２１２は、一方の入力端子がノードＣ１１、他方の入力端子がインバータ回路ＩＶ２１１の出力端子、出力端子がＮＡＮＤ回路ＮＡＮＤ２１３の他方の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ２１３は、一方の入力端子がＮＡＮＤ回路ＮＡＮＤ２１１の出力端子、他方の入力端子がＮＡＮＤ回路ＮＡＮＤ２１２の出力端子、出力端子がノードＤ１１に接続される。

ＯＲ回路ＯＲ２１１は、一方の入力端子がノードＤ１１、他方の入力端子がノードＢ１１、出力端子がノードＥ１１に接続される。以下では、このＯＲ回路ＯＲ２１１がノードＥ１１に出力する信号をクロックＥ１１と称するものとする。

図１１に、上記回路ユニットＵＮＩ１の入力信号であるクロックＣ１の論理値に対する各ノードＡ１１、Ｂ１１、Ｃ１１、Ｄ１１、Ｅ１１の論理値を示す表を示す。図１１に示すように、クロックＣ１のクロックデューティー比が１：１となっているのに対し、ノードＥ１１に出力されるクロックＥ１１は、２：１となる。

回路ユニットＵＮＩ７は、ＮＯＲ回路ＮＯＲ２７１と、ＤフリップフロップＦＦ２７１、ＦＦ２７２と、ＮＡＮＤ回路ＮＡＮＤ２７１〜ＮＡＮＤ２７３と、インバータ回路ＩＶ２７１と、ＯＲ回路ＯＲ２７１とを有する。

ＤフリップフロップＦＦ２７１は、データ入力端子ＤをノードＡ１７、データ出力端子ＱをノードＢ１７に接続される。ＤフリップフロップＦＦ２７２は、データ入力端子ＤをノードＢ１７、データ出力端子ＱをノードＣ１７に接続される。ＤフリップフロップＦＦ２７１、ＦＦ２７２のクロック入力端子には、クロックＣ７が入力される。

ＮＯＲ回路ＮＯＲ２７１は、一方の入力端子がノードＢ１７、他方の入力端子がノードＣ１７、出力端子がノードＡ１７に接続される。インバータ回路ＩＶ２７１は、入力端子にクロックＣ７が入力され、出力端子がＮＡＮＤ回路ＮＡＮＤ２７２の一方の入力端子に接続される。

ＮＡＮＤ回路ＮＡＮＤ２７１は、一方の入力端子にクロックＣ７が入力され、他方の入力端子がノードＤ１７、出力端子がＮＡＮＤ回路ＮＡＮＤ２７３の一方の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ２７２は、一方の入力端子がノードＣ１７、他方の入力端子がインバータ回路ＩＶ２７１の出力端子、出力端子がＮＡＮＤ回路ＮＡＮＤ２７３の他方の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ２１３は、一方の入力端子がＮＡＮＤ回路ＮＡＮＤ２７１の出力端子、他方の入力端子がＮＡＮＤ回路ＮＡＮＤ２７２の出力端子、出力端子がノードＤ１７に接続される。

ＯＲ回路ＯＲ２７１は、一方の入力端子がノードＤ１７、他方の入力端子がノードＢ１７、出力端子がノードＥ１７に接続される。以下では、このＯＲ回路ＯＲ２７１がノードＥ１７に出力する信号をクロックＥ１７と称するものとする。

上記回路ユニットＵＮＩ７の入力信号であるクロックＣ７の論理値に対する各ノードＡ１７、Ｂ１７、Ｃ１７、Ｄ１７、Ｅ１７の論理値は、それぞれ実質的に図１１に示した回路ユニットＵＮＩ１の各ノードＡ１１、Ｂ１１、Ｃ１１、Ｄ１１、Ｅ１１の論理値と同様の値となる。このため、クロックＣ７のクロックデューティー比が１：１となっているのに対し、ノードＥ１７に出力されるクロックＥ１７は、２：１となる。但し、クロックＣ１とＣ７は位相が２７０度ずれているため、クロックＥ１１とＥ１７も位相が２７０度ずれることに注意する。

ＲＳラッチ回路ＲＳ２１１は、リセット端子ＲがノードＥ１１、セット端子ＳがノードＥ１７に接続される。そして、データ出力端子Ｑから分周回路２２１の出力信号である１．５分周クロックＤＩＶ１．５が出力される。

以上のような構成の分周回路２２１の動作を示すタイミングチャートを図１２に示す。ＲＳラッチ回路ＲＳ２１１は、通常のＲＳラッチ回路と同様の動作を行う。つまり、セット端子Ｓ（ノードＥ１１）にハイレベルのパルス信号が入力されると、出力論理値をハイレベル、リセット端子Ｒ（ノードＦ１７）にハイレベルのパルス信号が入力されると、出力論理値をロウレベルとする。このため、時刻ｔ１では、クロックＥ１１がハイレベルに立ち上がるため、１．５分周クロックＤＩＶ１．５もハイレベルに立ち上がる。時刻ｔ２では、クロックＥ１７がハイレベルに立ち上がるため、１．５分周クロックＤＩＶ１．５がロウレベルに立ち下がる。同様にして、時刻ｔ３では、クロックＥ１１がハイレベルに立ち上がるため、１．５分周クロックＤＩＶ１．５もハイレベルに立ち上がる。時刻ｔ４では、クロックＥ１７がハイレベルに立ち上がるため、１．５分周クロックＤＩＶ１．５がロウレベルに立ち下がる。よって、１．５分周クロックＤＩＶ１．５は、クロックＣ１もしくはＣ７のクロック周波数に対して、１．５分周したクロック周波数となる。

以上が分周回路２２１の説明となる。その他の分周回路２２２〜２２ｎについては従来にある一般的な分周回路の構成で実現してよい。よって、その構成及び動作については、周知であるため説明は省略する。

図１３に、このようなＰＬＬ回路２００及び分周回路２２１、２２２を用いた光ディスク装置３００のブロック構成図を示す。図１３に示すように、光ディスク装置３００は、コントローラ回路３１０と、光ディスクドライブ回路３２０を有する。コントローラ回路３１０は、上述したＰＬＬ回路２００及び分周回路２２１、２２２と、ロジック回路３１１とを有する。光ディスクドライブ回路３２０は、記録データ書き込み・読み出し回路３２１を有する。記録データ書き込み・読み出し回路３２１は、光ディスクから読み出したデータや、光ディスクのウォルブに基づいた回転同期信号をコントローラ回路３１０に送信する。また、コントローラ回路３１０から高精度クロックＨＱＣＫに応じて生成される記録クロック、この記録クロックに従って記録される書き込みデータ等を入力し、光ディスクへデータ記録処理を行う。また、記録処理時に必要なピックアップやモータ制御用の制御データもコントローラ回路３１０から入力する。

ロジック回路３１１は、システムクロックとして例えば、１３３ＭＨｚ及び１００ＭＨｚを使用するものとする。この場合、多相基準クロック出力回路１１０から出力される基準クロックＣＫ１〜ＣＫ８のクロック周波数を２００ＭＨｚとすると、分周回路２２１から１．５分周の１３３ＭＨｚのシステムクロック１、分周回路２２２から２分周の１００ＭＨｚのシステムクロック２を生成することができ、ロジック回路３１１はそれらシステムクロック１、２を動作クロックとして動作することができる。

つまり、本実施の形態２の光ディスク装置３００では、高精度クロックＨＱＣＫを生成するためのＰＬＬ回路２００内の多相基準クロック出力回路１１０が出力する基準クロックを利用して光ディスク装置３００内のロジック回路３１１のシステムクロックを生成している。

ここで、実施の形態１や特許文献１のＰＬＬ回路１のように生成した多相基準クロックを外部で利用しない場合を想定した、光ディスク装置４００を図１４に示す。この場合、図１４に示すように、通常ロジック回路３１１のシステムクロックを生成するための基準クロック生成回路４１３が、高精度クロックＨＱＣＫを生成するためのＰＬＬ回路１とは別に用意されている。よって、図１４の光ディスク装置４００と図１３の本実施の形態２の光ディスク装置３００とを比較するとシステムクロック生成用の基準クロック生成回路４１３が更に必要なってしまう。このことは、光ディスク装置４００の方が、基準クロック生成回路４１３分、回路規模が大きくなってしまう。しかし、本実施の形態２の光ディスク装置３００では、上記のように多相基準クロック出力回路１１０の出力する基準クロックを、システムクロックの生成及びＰＬＬ回路２００の動作クロックとして利用できる。このため、基準クロック生成回路４１３に相当する回路の削減が可能となり、回路規模を小さくできる。また、基準クロック生成回路４１３分の電力も必要ないため、低消費電力化が可能である。

更には、従来の光ディスク装置４００では、基準クロック生成回路４１３が２７０度の位相がずれた複数の基準クロックを生成できない場合、分数分周となる１３３ＭＨｚのようなシステムクロック１を生成しようとすると、出力する基準クロックを４００ＭＨｚまで高める必要がある。この理由として、基準クロック出力回路が単一周波数の基準クロックしか出力できないので、分数分周となる１３３ＭＨｚのシステムクロック１を生成しようとすると３分周回路４１１が必要となるからである。なお、１００ＭＨｚのシステムクロック２を生成する場合は、４分周回路４１２を用いる。

これに対して本実施の形態２の光ディスク装置３００では、多相基準クロック出力回路１１０が２７０度位相のずれた複数の基準クロック（例えば、基準クロックＣＫ１とＣＫ７）を出力しているため、図１０に示したような１．５分周の分周回路２２１を用意すれば、多相基準クロック出力回路１１０の出力する基準クロックの周波数を２００ＭＨｚに抑えることが可能になる。周知のように回路の消費電力は、動作周波数の２乗に比例して増大するため、光ディスク装置４００で用いられる４００ＭＨｚの基準クロック出力回路４１３の消費電力は、本実施の形態２の光ディスク装置３００で用いられる２００ＭＨｚの多相基準クロック出力回路１１０の消費電力と比較すると大幅に増大してしまう。換言すると本実施の形態２の光ディスク装置３００は、光ディスク装置４００に比べて低消費電力の動作が可能である。

図１５に、以上のことをまとめた、実施の形態２の光ディスク装置３００で利用される各クロック周波数と、光ディスク装置４００で利用される各クロック周波数とを比較する表を示す。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１では、基準クロックＣＫ１〜ＣＫ８を２分周する多相２分周回路１６０を用いているが、基準クロックＣＫ１〜ＣＫ８をＮ分周する多相Ｎ分周回路（Ｎ：２以上の整数）を用いてもよい。また、実施の形態２において、１．５分周の分周回路２２１を用いているが、２．５分周回路、３．５分周回路、・・・のような分数分周回路を用いてもよい。更に、多相基準クロック出力回路１１０の出力する基準クロックの位相ステップが４５度より小さくできる場合、その多相基準クロックを用いて生成することが可能な任意の値の分数分周（例えば、１．１分周、１．２分周、・・）を出力する分周回路を用いてもよい。

更には、例えば、図１６に示すＰＬＬ回路５００のように、外部出力端子Ｔ１〜Ｔ８に出力するクロックを、セレクタＳＥＬ５０１が選択する多相バッファ回路２１０からのクロックＣ１〜Ｃ８（以後、多相クロック信号Ｓ１と称す）もしくは多相２分周回路１６０からの分周クロックＯ１、Ｏ３、Ｏ５、Ｏ７、Ｏ９、Ｏ１１、Ｏ１３、Ｏ１５（以後、多相クロック信号Ｓ２と称す）のいずれかとしてもよい。なお、図１６に示された符号のうち、図８と同じ符号を付した構成は、図８と同じか又は類似の構成を示している。

以下では、図１３の光ディスク装置３００のＰＬＬ回路２００をこのＰＬＬ回路５００で置き換えた場合の効果を説明する。また、多相基準クロック出力回路１１０がクロック周波数２００ＭＨｚの基準クロックを出力すると想定する。

この場合において、セレクタＳＥＬ５０１が多相クロック信号Ｓ１を選択したとき、分周回路２２１は、クロック周波数が１３３ＭＨｚのシステムクロック１を生成する。また、分周回路２２２は、クロック周波数が１００ＭＨｚのシステムクロック２を生成する。一方、セレクタＳＥＬ５０１が多相クロック信号Ｓ２を選択したとき、分周回路２２１は、クロック周波数が６６．６ＭＨｚのシステムクロック１を生成する。また、分周回路２２２は、クロック周波数が５０ＭＨｚのシステムクロック２を生成する。このように、セレクタＳＥＬ５０１が選択する信号を切り替えることで、ロジック回路３１１に供給されるシステムクロックの周波数も切り替えることができる。このことにより、光ディスク装置３００を低消費電力モードとするとき、コントローラ回路３１０のシステムクロックを下げることで光ディスク装置３００の消費電力を更に削減することが可能となる。

１００ＰＬＬ回路
１１０多相基準クロック出力回路
１２０デジタルＶＣＯ
１３０選択回路
１４０周波数制御端子
１５０高精度クロック出力端子
１６０多相２分周回路
１７０セレクタ
ＦＦ１１〜ＦＦ２８Ｄフリップフロップ
ＳＥＬ１３１セレクタ
ＤＣＥＬＬ１１１〜ＤＣＥＬＬ１１４ディレイセル
ＢＵＦ１１１〜ＢＵＦ１１４バッファ回路
ＦＦ３１〜ＦＦ３８Ｄフリップフロップ
ＦＦ４１〜ＦＦ４８Ｄフリップフロップ
ＩＶ１６１インバータ回路
１２１加算器
１２２デコーダ
１２３レジスタ
１２４余剰演算器
１２５比較器
１２６遅延データ演算器
１２７レジスタ
２００ＰＬＬ回路
２１０多相バッファ回路
Ｃ１〜Ｃ８外部出力端子
２２１〜２２ｎ分周回路
ＮＯＲ２２１ＮＯＲ（否定論理和）回路
ＦＦ２１１、ＦＦ２１２Ｄフリップフロップ
ＮＡＮＤ２１１〜ＮＡＮＤ２２３ＮＡＮＤ（否定論理積）回路
ＯＲ２１１ＯＲ（論理和）回路
ＮＯＲ２７１ＮＯＲ（否定論理和）回路
ＦＦ２７１、ＦＦ２７２Ｄフリップフロップ
ＮＡＮＤ２７１〜ＮＡＮＤ２７３ＮＡＮＤ（否定論理積）回路
ＯＲ２７１ＯＲ（論理和）回路
ＲＳ２１１ＲＳラッチ回路
３００光ディスク装置
３１０コントローラ回路
３１１ロジック回路
３２０光ディスクドライブ回路
３２１記録データ書き込み・読み出し回路
５００ＰＬＬ回路
５０１セレクタ

Claims

それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、
前記複数の基準クロックをそれぞれ所定の値で分周した複数の分周クロックを出力する多相分周回路と、
前記複数の基準クロックのいずれか１つ、もしくは、前記複数の分周クロックのいずれか１つのうちのどちらかを選択し、その選択したクロックを選択クロックとして出力する選択スイッチ回路と、
前記選択クロックを動作クロックとし、周波数制御入力データの値に応じて周波数が変動する出力クロックと、前記出力クロックと前記周波数制御入力データの値に応じて計算される理想位相との位相差を示す遅延量データとを出力するデジタルＶＣＯと、
前記遅延量データに応じて前記複数の分周クロックのうち１つに同期した前記出力クロックを選択して出力する選択回路と、を有する
ＰＬＬ回路。