JP3843104B2

JP3843104B2 - パルス幅制御回路

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Publication number: JP3843104B2
Application number: JP2004014676A
Authority: JP
Inventors: 浩二林; 徹秋山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-01-22
Filing date: 2004-01-22
Publication date: 2006-11-08
Anticipated expiration: 2018-03-26
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Description

本発明は、遅延素子を複数段接続した遅延回路を用いて構成したパルス幅制御回路、及びディスク記録装置においてこのパルス幅制御回路を利用して記録マークの記録タイミングを調整可能なディスク記録制御回路に関する。

光ディスク装置や光磁気ディスク装置においては、データを再生するだけでなく書き込み可能なものがあり、このような装置では、データの変調信号に対応する記録マークをレーザー装置でディスク上に記録することによって、データの記録媒体への書き込みを行っている。

たとえば、ＣＤ−Ｒでは、まず、書き込もうとするデータをＥＦＭエンコーダでＥＦＭ信号に変調し、このＥＦＭ信号をレーザー装置に送出してＥＦＭ信号に対応する記録マークをディスクに記録するようにしている。

ところが、データを記録するメディアの種類やディスクの回転速度によって記録状態が変化するため、単純にＥＦＭ信号をレーザー装置に送出するだけでは、所望の記録マークを記録することはできない。そこで、ＥＦＭ信号の立ち上がりや立ち下がりのタイミングを遅延させることによって、所望の記録マークを記録する試みが従来より行われていた。そして、このようにＥＦＭ信号を遅延させるためには、一般に、クロックに同期して動作するＤフリップフロップ等のロジック回路を複数段接続して使用していた。

ＥＦＭ信号は、ＥＦＭクロックと呼ばれる基準信号に同期した信号であって、このクロックの３〜１１周期分のパルス幅を有している。従って、上述の如くクロックに同期して動作するＤフリップフロップで遅延回路を構成する場合には、Ｄフリップフロップに印加するクロックとして、ＥＦＭクロックより高速のクロックを用いなければならず、たとえば、遅延回路の分解能を１６段階とすればＥＦＭクロックの１６倍の速さのクロックが必要となる。

しかしながら、このＥＦＭクロックは元々相当周波数の高いクロックであり、４倍速では「１７．２８ＭＨｚ」、８倍速では「３４．５６ＭＨｚ」である。従って、上記Ｄフリップフロップに印加するクロックとしては、４倍速では「２７６．４８ＭＨｚ」、８倍速では「５５２．９６ＭＨｚ」ときわめて高速となってしまう。このため、実際にはこのような高速のクロックを供給することは不可能であり、且つこのような高速クロックに同期して安定して動作するロジック回路を作ることもきわめて難しい。

更に、ロジック回路は、電源変動や温度変化などの外的要因を受けやすいので、コントロールしたいパルス幅が非常に短い場合は、精度良くコントロールすることは困難である。

本発明は、入力信号を基準クロックに従って所定期間遅延させるロジック回路と、該ロジック回路の出力信号と前記入力信号との論理演算出力信号を一端に入力し、他端に前記入力信号を入力し、パルス幅の短縮／伸張を示す情報に応じていずれか一方を選択する選択回路と、遅延素子を複数段接続して入力信号を遅延させる第１及び第２の遅延回路と、第１及び第２の遅延回路毎に各遅延素子段の出力信号のいずれかを選択して遅延信号として出力する第１及び第２のセレクタと、前記第１の遅延回路の入力信号と第１のセレクタの遅延信号との論理演算を行う論理回路とを有し、前記選択回路で選択された信号を前記第１の遅延回路の入力信号とし、且つ前記論理回路の出力信号を第２の遅延回路の入力信号とするか、もしくは前記選択回路で選択された信号を前記第２の遅延回路の入力信号とし、且つ前記第２のセレクタからの遅延信号を第１の遅延回路の入力信号とするパルス幅制御回路であって、前記遅延回路は、遅延素子を複数段リング状に接続して構成され、各段の遅延量が入力される制御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号もしくはその分周信号と基準信号もしくはその分周信号とを入力し両信号の位相を比較する位相比較器と、該位相比較器で検出された位相差に応じた前記制御電圧を発生するローパスフィルタと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複数段接続して構成され、入力信号を遅延させて出力すると共に各段の遅延量が前記制御電圧により制御されるディレイラインと、を備え、前記位相比較器に入力される前記ＶＣＯの出力信号もしくはその分周信号及び前記基準信号もしくはその分周信号の周波数を可変とすることを特徴とする。

本発明によれば、高速のクロックを用いることなく所望のパルス波形を得ることが可能となり、特に、ＰＬＬ回路を用いた場合には遅延量を高精度で設定できるようになる。また、ディスク記録装置に適用すれば、メディア種別や回転速度に対応した適切な記録を実現できるようになる。

図１は、本発明によるパルス幅制御回路の実施形態を示すブロック図であり、入力信号のパルス幅を制御するためと、パルス幅制御された信号の位相を制御するための２つの遅延回路１０，３０を用いている。各遅延回路１０，３０は、インバータよりなる遅延素子４０を複数段直列に接続して構成され、各段の出力信号のいずれか一つをセレクト信号ＳＥＬ１，ＳＥＬ２に応じて選択するセレクタ１１，３１が、各遅延回路１０，３０に各々接続されている。更に、セレクタ１１で選択された遅延信号と遅延回路１０への入力信号を入力するＡＮＤゲート１２が設けられ、ＡＮＤゲート１２の出力信号が遅延回路３０の入力信号として供給されている。

ここで、各遅延回路１０，３０は、遅延素子４０が１６段接続されて構成されており、１つの遅延素子の遅延量ｄｔは、基準クロックであるEFMCKの周期Ｔの１／１６に設定されている。

また、遅延回路１０の前段には、入力されるEFM信号をEFMCKに同期して１Ｔ期間遅延させるＤフリップフロップ（以下Ｄ−ＦＦという）２１と、このＤ−ＦＦ２１の出力信号EFMD1とEFM信号を入力するＯＲゲート２２と、ＯＲゲート２２の出力をＢ端子に入力しＡ端子に信号EFMD1を入力し、選択信号ＳＷに応じてＡ，Ｂのいずれかの入力信号を選択する選択回路２３と、選択回路２３の出力をEFMCKに同期させ、その出力信号EFMD2を遅延回路１０に送出するＤ−ＦＦ２４が接続されている。

本実施形態は、入力されるEFM信号の立ち上がりと立ち下がりを異なる量遅延させることが可能な構成であり、立ち上がり遅延量Ｔｄｆが立ち下がり遅延量Ｔｄｂより大きいときは、最終的な出力パルス幅ＰＤは短くなり、逆に立ち上がり遅延量Ｔｄｆが立ち下がり遅延量Ｔｄｂより小さいときは、最終的な出力パルス幅ＰＤは長くなる。そこで、パルス幅を短縮するのか伸張するのかを示す信号を選択信号ＳＷとし、この信号ＳＷが短縮を示すときは選択回路２３でＡ端子に入力された信号EFMD1を選択し、伸張を示すときはＢ端子に入力されたＯＲゲート出力を選択するようにしている。

以下、図６を参照してパルス幅を伸張する場合の動作を、また図７を参照してパルス幅を短縮する場合の動作を説明する。

まず、図６において、図６ｂに示すように、Ｄ−ＦＦ２１にEFMCK（図６ａ）６周期分である６ＴのEFM信号が入力されたとすると、Ｄ−ＦＦ２１によりEFM信号は図６ｃに示すように１Ｔ期間遅延される。ＯＲゲート２２では、この遅延信号EFMD1と入力EFM信号の論理和がとられるので、その出力は図６ｄに示すように、入力EFM信号より１Ｔ期間だけパルス幅が伸張された信号となる。そこで、選択信号ＳＷとしてパルス幅の伸張を示す「０」が入力されると、選択回路２３はＯＲゲート２２からの１Ｔ伸張された出力信号を選択する。そして、この信号が次段のＤ−ＦＦ２４でEFMCKと同期がとられて信号EFMD2（図６ｅ）となり、遅延回路１０に入力される。遅延回路１０では各遅延素子が入力されたEFMD2信号を順次Ｔ／１６づつ遅延させていく。

ここで、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂとの差分（絶対値）をＴｄｄとし、このＴｄｄを１Ｔから減算した量をＴｄとすれば、セレクタ１１へのセレクト信号SEL1としては、この遅延量Ｔｄに対応する遅延段数ｎを指定する信号が入力される。よって、セレクタ１１では立ち上がりがＴｄ遅れた遅延信号EFMD3（図６ｆ）が出力され、ＡＮＤゲート１２に送出される。ＡＮＤゲート１２の他方の入力端には入力信号EFMD2がそのまま印加されているので、ＡＮＤゲート１２の出力信号は、図６gに示すように、信号EFMD2に比べてパルス幅がＴｄだけ短くなった信号となる。このEFMD2信号のパルス幅は元々入力EFM信号のパルス幅より１Ｔ伸張されているので、結局ＡＮＤゲート１２の出力信号はEFM信号よりＴｄｄだけ伸張された所望のパルス幅ＰＤとなる。

次に、ＡＮＤゲート出力は、次段の遅延回路３０の入力信号となる。遅延回路３０においても遅延回路１０と同様、各遅延素子によりＡＮＤゲート１２の出力信号が順次Ｔ／１６づつ遅延されてゆき、SEL2により指定された段数ｎの遅延信号がセレクタ３１で選択される。SEL2としては、立ち下がり遅延量Ｔｄｂ即ち差分Ｔｄｄと立ち上がり遅延量Ｔｄｆの加算量に対応する遅延段数ｎを指定する信号が入力されるので、図６ｇのＡＮＤゲート出力は、図６ｈに示すように、そのパルス幅ＰＤは変化せず位相のみが加算量（Ｔｄｄ＋Ｔｄｆ）だけシフトされる。その結果、最終出力信号WDATとして、EFMCKの立ち上がりタイミングｔ１からは、立ち上がりがＴｄｆ遅延され、立ち下がりがＴｄｂ遅延されたパルス幅ＰＤの所望のパルスが得られることとなる。

今SEL1により指定された段数ｎが「１０」ならば、パルス幅ＰＤは、EFM信号パルス幅６Ｔより、（１６−１０）Ｔ／１６＝６Ｔ／１６伸張されたパルス幅となり、SEL2により指定された段数ｎが「１０」であれば、立ち上がり遅延量Ｔｄｆは、Ｔｄｆ＝（１０−６）・Ｔ／１６＝４Ｔ／１６に設定される。そして、立ち下がり遅延量Ｔｄｂは、SEL2により指定された段数そのもののＴｄｂ＝１０Ｔ／１６となる。

一方、パルス幅を短縮するときは、選択信号ＳＷとして「１」が入力されるので、選択回路２３では図７ｃに示すように、パルス幅が入力EFM信号と同一で１Ｔ遅延された信号EFMD1が選択される。この信号は更にＤ−ＦＦ２４で１Ｔ遅延され図７ｄに示す信号EFMD2となって遅延回路１０に入力される。この場合、SEL1としては、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂとの差分Ｔｄｄに対応する遅延段数ｎを指定する信号が入力される。よって、セレクタ１１では立ち上がりがＴｄｄ遅れた遅延信号EFMD3（図７ｅ）が出力され、ＡＮＤゲート１２に送出される。ＡＮＤゲート１２の他方の入力端には入力信号EFMD2がそのまま印加されているので、ＡＮＤゲート１２の出力信号は、図６ｆに示すように、信号EFMD2に比べてパルス幅がＴｄｄだけ短くなった信号となる。つまり、ＡＮＤゲート１２の出力信号はEFM信号よりＴｄｄだけ短縮された所望のパルス幅ＰＤとなる。

次に、ＡＮＤゲート出力は、次段の遅延回路３０の入力信号となる。遅延回路３０においても遅延回路１０と同様、各遅延素子によりＡＮＤゲート１２の出力信号が順次Ｔ／１６づつ遅延されてゆき、SEL2により指定された段数ｎの遅延信号がセレクタ３１で選択される。SEL2としては、立ち下がり遅延量Ｔｄｂ即ち差分Ｔｄｄと立ち上がり遅延量Ｔｄｆの加算量に対応する遅延段数ｎを指定する信号が入力されるので、図７ｆのＡＮＤゲート出力は、図７ｇに示すように、そのパルス幅ＰＤは変化せず位相のみがＴｄｂだけシフトされる。その結果、最終出力信号WDATとして、EFMCKの立ち上がりタイミングｔ１からは、立ち上がりがＴｄｆ＝（Ｔｄｄ＋Ｔｄｂ）遅延され、立ち下がりがＴｄｂ遅延されたパルス幅ＰＤの所望のパルスが得られることとなる。

今SEL1により指定された段数ｎが「８」ならば、パルス幅ＰＤは、EFM信号パルス幅６Ｔより、８Ｔ／１６短縮されたパルス幅となり、SEL2により指定された段数ｎが「４」であれば、立ち上がり遅延量Ｔｄｆは、Ｔｄｆ＝（８＋４）・Ｔ／１６＝１２Ｔ／１６に設定される。そして、立ち下がり遅延量Ｔｄｂは、SEL2により指定された段数そのもののＴｄｂ＝４Ｔ／１６となる。

このように、立ち上がりと立ち下がりの遅延量Ｔｄｆ，Ｔｄｂは、セレクト信号SEL1,2により設定することができる。尚、遅延回路３０にEFMD2信号を入力し、セレクタ３１の遅延信号を遅延回路１０に入力して、ＡＮＤゲート１２の出力を最終的な出力信号WDATとしても、図１と全く同様の出力を得ることができる。また、遅延素子４０としてインバータの代わりにコンパレータを用いても良い。

次に、以上説明したパルス幅制御回路をＣＤ−Ｒ用のディスク記録制御回路に適用した例を、図８を参照して説明する。

図８は、ＣＤ−Ｒ用のディスク記録装置全体の構成を示すブロック図であり、ディスク５０に書き込むべきデータは、まずＥＦＭエンコーダ５１でEFM信号に変調され、図１に示したパルス幅制御回路５２にEFMCKと共に供給される。ディスク記録制御回路５４は、このパルス幅制御回路５２とレジスタ５３と演算回路５００から成り、パルス幅制御回路５２の出力信号がレーザーピックアップ等のレーザー装置５５に供給され、ディスクにEFM信号に対応する記録マークが記録される。また、ディスク記録装置全体をコントロールするマイコン５６には、使用するディスクのメディア種別及び回転速度を示す情報が入力されており、マイコン５６に接続されたテーブル５７には図９に示すように、メディア種別及び回転速度に各々対応して、立ち上がり遅延量Ｔｄｆと立ち下がり遅延量Ｔｄｂがあらかじめ記憶されている。尚、記憶されている遅延量は、単位遅延量Ｔ／１６の何倍であるかを示す数値で記憶されている。

マイコンは、メディア種別及び回転速度が指定されると、テーブルから対応する立ち上がり及び立ち下がりの遅延量Ｔｄｆ，Ｔｄｂを読み出し、この数値をレジスタ５３にセットする。演算回路５００は、レジスタ５３にセットされた遅延量Ｔｄｆ，Ｔｄｂについてその差分（Ｔｄｆ−Ｔｄｂ）の演算を行い、Ｔｄｆ＜Ｔｄｂのとき、即ち図６に示すようにパルス幅を伸張するときは、選択信号ＳＷとして「０」を出力し、差分Ｔｄｄを１Ｔから減算した遅延量Ｔｄに対応する遅延段数ｎを指定するセレクト信号SEL1を、パルス幅制御回路５２に出力する。一方、Ｔｄｆ＞Ｔｄｂのとき、即ち図７に示すようにパルス幅を短縮するときは、選択信号ＳＷとして「１」を出力し、差分Ｔｄｄに対応する遅延段数ｎを指定するセレクト信号SEL1を、パルス幅制御回路５２に出力する。また、セレクト信号SEL2としては、いずれの場合も立ち下がり遅延量Ｔｄｂに対応する遅延段数ｎを指定する信号をパルス幅制御回路５２に出力する。

従って、パルス幅制御回路５２では、上述したように入力されたEFM信号のパルス幅が、SEL1により指定された遅延量だけ遅延されることによって所望のパルス幅に制御され、SEL2により指定された遅延量だけ遅延させることによって、パルス幅が制御された信号を所望の位相に制御することができる。そして、この出力信号WDATがレーザー装置５５に送出されるため、レーザー装置５５では、EFM信号の記録タイミングがメディアの種別及び回転速度に応じて調整され、適切な記録マークが記録される。

ところで、図１に示した遅延回路１０，３０を構成する遅延素子４０は、製造ばらつきにより遅延素子を構成するトランジスタの特性が均一にならないために、遅延量にばらつきが生じる。そこで、遅延量を高精度に設定したい場合は、遅延回路１０，３０として、図２に示す遅延回路１を用いればよい。

図２は示す遅延回路１は、入力信号を遅延するためのディレイライン２と、このディレイライン２の遅延量を制御するためのＰＬＬ回路３から成る。ＰＬＬ回路３は、入力される制御電圧Ｖｔにより出力信号周波数が変化するＶＣO４と、ＶＣＯ４の出力信号を１／Ｎに分周するプログラマブルデバイダ５と、入力される基準信号RFCKを１／Ｍに分周するリファレンスデバイダ６と、両デバイダ５，６の出力信号の位相を比較する位相比較器７と、位相比較器７により検出された位相差に応じた制御電圧ＶｔをＶＣＯ３に供給するローパスフィルタ８とを備えており、両デバイダ５，６とも分周比が変更可能なデバイダである。また位相比較器７の出力段にはチャージポンプが設けられている。

このＰＬＬ回路３中のＶＣＯ４は、図２に示すように、遅延セル４０を複数段直列に接続し、更に最終段の遅延セル４１の出力を初段に負帰還するリング状の構成であって、最終段の出力をバッファ４５を介してプログラマブルデバイダ５に送出している。また、各遅延セルは第１及び第２の制御端子を有し、第１の制御端子にバイアス回路４６からの一定バイアスＶｂが供給され、第２の制御端子にローパスフィルタ８からの制御電圧Ｖｔが供給されている。

一方、ディレイライン２は、ＶＣＯ４を構成する遅延セルと同一構成の遅延セル４０を、複数段直列に接続して構成され、ＶＣＯ４とは異なり初段の遅延セルには外部から入力信号SINが印加されている。そして、セレクタ２０で各段の遅延セルからの出力のいずれか一つを選択し、遅延信号SOUTとして取り出すようにしている。このセレクタ２０は、図１におけるセレクタ１１，３１に相当するセレクタである。尚、図２に示す回路は同一チップ内の近傍に構成されており、このため遅延セルの遅延特性は、ＶＣＯ４とディレイラインとでほぼ同一となる。

ここで、図３を参照して、遅延セル４０の具体構成について説明する。

遅延セル４０は、基本的には、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを縦続接続してなるインバータ１０１，１０２を２段直列に接続して構成されており、各インバータ１０１，１０２の後ろにバッファ１０３，１０４が接続されている。また、インバータ１０１，１０２の電源電位との間には電流制御用のＰチャンネルＭＯＳトランジスタ１０５，１０６が接続され、インバータ１０１，１０２の接地電位との間には電流制御用のＮチャンネルＭＯＳトランジスタ１０７，１０８が接続されている。この電流制御用のＰチャンネルＭＯＳトランジスタ１０５のゲートは第１の制御端子１１０に接続され，電流制御用のＮチャンネルＭＯＳトランジスタ１０７のゲートは第２の制御端子１１１に接続されている。尚、１０９は寄生容量を示す。

そして、本実施形態においては、第１の制御端子１１０にバイアス回路４６からの一定バイアスＶｂが供給され、第２の制御端子１１１にローパスフィルタ８からの制御電圧Ｖｔが供給されている。よって、制御電圧Ｖｔが大きくなるとインバータ１０１，１０２に流れる電流が増加して入力信号INの遅延量ｄｔは減少し、制御電圧Ｖｔが小さくなるとインバータ１０１，１０２に流れる電流が減少して入力信号INの遅延量ｄｔは増加する。このように、遅延セル４０の遅延量ｄｔは制御電圧Ｖｔの大きさに応じて変化する。

ところで、ＶＣＯ４の最終段は負帰還をかけるために、遅延セル４０の前半部分のみ、即ちインバータ１０１，バッファ１０３，制御用トランジスタ１０５，１０７で構成されており、インバータ１０１の出力がＶＣＯ４の初段の遅延セル４０に入力されている。

以下、図２に示す実施形態の動作を説明する。

まず、ＶＣＯ４の出力信号周波数ｆ１はプログラマブルデバイダ５によって１／Ｎに分周されｆ１／Ｎになり、基準信号周波数ｆ０はリファレンスデバイダ６により分周されｆ０／Ｍになる。これらの分周信号は位相比較器７でその位相が比較され、ローパスフィルタ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供給される。これによって、両デバイダの出力信号の位相差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロックすると式（１）が成り立つ。

一方、ＶＣＯ４では、上述したようにローパスフィルタ８からの制御電圧Ｖｔにより各遅延セルの遅延量ｄｔが決定され、初段の遅延セル４０に入力された信号ｄｔ０は、図４に示すように各遅延セル４０で順次ｄｔづつ遅延されていく。そして、最終段の遅延セル４１では信号が反転され、この反転信号が折り返し遅延ｄαの後に初段に帰還される。つまり、折り返し遅延ｄαがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式（２）で表される。

ここで、周期Ｔは１／ｆ１であって、上述したようにＰＬＬ回路３がロックすると式（１）が成立するので、ロック状態では、遅延量ｄｔは式（３）で表される。

つまり、ＶＣＯの遅延セル段数Ｄと分周比Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基準信号RFCKの周波数ｆ０のみに依存する一定値となる。

ところで、図２に示す回路では、上述したようにディレイライン２を構成する遅延セルはＶＣＯ４の遅延セルと全く同一の構成であり、しかもディレイライン２中の遅延セルに供給される制御電圧もＶＣＯ４の遅延セル４０に供給される制御電圧Ｖｔと全く同一である。このため、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬＬのロック時には基準信号周波数ｆ０に依存した一定値となる。

ディレイライン２は、入力信号SINを遅延セル４０で順次遅延して、セレクタ２０により所望の段の遅延出力を選択して、遅延信号SOUTとして出力する構成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロック時には一定値となるので、ディレイライン２においてセレクタ２０から出力する遅延信号の遅延量も所望の一定値となる。つまり、このディレイライン２では、製造時の調整は不要となり、且つＰＬＬ回路３で保証される精度で遅延量を設定でき、このためpsecオーダーでの高精度の設定が可能となる。しかも、ＰＬＬでは電源変動や温度変動に対しても保証されるので、ディレイライン２の遅延量もこれら変動の影響を受けなくなる。

また、基準信号RFCKの周波数ｆ０や分周比Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更できるので、ディレイライン２の分解能の設定が容易となる。たとえば、ＶＣＯ４の段数Ｄが「１６段」である場合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．８１nsec」となる。そして、分周比Ｍ，Ｎを各々「４」に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、式（３）より遅延量ｄｔは「０．９０nsec」とpsecオーダーの分解能となる。

更に、図５のＶＣＯ特性に示すように、ＰＬＬがロックする周波数範囲は広く、この範囲内で遅延セルの遅延量ｄｔを変更できるので、ディレイライン２の遅延量可変範囲を広帯域とすることができる。

以上説明した実施形態は、遅延セル内の遅延素子をインバータで構成する例を示したが、インバータの代わりにコンパレータを用いる構成でも良い。また、遅延セル内の一方の電流制御用トランジスタ１０５，１０６には一定バイアスを印加し、他方の電流制御用トランジスタ１０７，１０８のみにローパスフィルタ８からの制御電圧Ｖｔを供給するようにしたが、双方の電流制御用トランジスタに制御電圧Ｖｔを供給するようにしてもよい。

本発明によるパルス幅制御回路の実施形態を示すブロック図である。遅延回路の他の実施形態を示すブロック図である。実施形態における遅延セルの具体構成を示す回路図である。実施形態におけるＶＣＯの動作を説明するためのタイミングチャートである。実施形態におけるＶＣＯ特性及び遅延特性を示す特性図である。図１に示す実施形態においてパルス幅を伸張する場合の動作を説明するためのタイミングチャートである。図１に示す実施形態においてパルス幅を縮小する場合の動作を説明するためのタイミングチャートである。本発明によるディスク記録制御回路の実施形態を示すブロック図である。実施形態におけるテーブルの記憶内容を示す説明図である。

符号の説明

１、１０、３０遅延回路
２ディレイライン
３ＰＬＬ回路
４ＶＣＯ
５プログラマブルデバイダ
６リファレンスデバイダ
７位相比較器
８ローパスフィルタ
１２ＡＮＤゲート
２０、１１、３１セレクタ
２１、２４Ｄ−ＦＦ
２２，３２ＯＲゲート
２３選択回路
４０遅延セル
５０ディスク
５１ＥＦＭエンコーダ
５２パルス幅制御回路
５４ディスク記録制御回路
５５レーザー装置
１０１、１０２インバータ
１０５、１０６、１０７、１０８電流制御用トランジスタ
１１０第１制御端子
１１１第２制御端子
５００演算回路

Claims

入力信号を基準クロックに従って所定期間遅延させるロジック回路と、
該ロジック回路の出力信号と前記入力信号との論理演算出力信号を一端に入力し、他端に前記入力信号を入力し、パルス幅の短縮／伸張を示す情報に応じていずれか一方を選択する選択回路と、
遅延素子を複数段接続して入力信号を遅延させる第１及び第２の遅延回路と、
第１及び第２の遅延回路毎に各遅延素子段の出力信号のいずれかを選択して遅延信号として出力する第１及び第２のセレクタと、
前記第１の遅延回路の入力信号と第１のセレクタの遅延信号との論理演算を行う論理回路とを有し、前記選択回路で選択された信号を前記第１の遅延回路の入力信号とし、且つ前記論理回路の出力信号を第２の遅延回路の入力信号とするか、もしくは前記選択回路で選択された信号を前記第２の遅延回路の入力信号とし、且つ前記第２のセレクタからの遅延信号を第１の遅延回路の入力信号とするパルス幅制御回路であって、
前記遅延回路は、
遅延素子を複数段リング状に接続して構成され、各段の遅延量が入力される制御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号もしくはその分周信号と基準信号もしくはその分周信号とを入力し両信号の位相を比較する位相比較器と、該位相比較器で検出された位相差に応じた前記制御電圧を発生するローパスフィルタと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複数段接続して構成され、入力信号を遅延させて出力すると共に各段の遅延量が前記制御電圧により制御されるディレイラインと、を備え、
前記位相比較器に入力される前記ＶＣＯの出力信号もしくはその分周信号及び前記基準信号もしくはその分周信号の周波数を可変とすることを特徴とするパルス幅制御回路。