KR100318973B1

KR100318973B1 - 반도체 장치

Info

Publication number: KR100318973B1
Application number: KR1019990002539A
Authority: KR
Inventors: 에토사토시; 마츠미야마사토; 다키타마사토; 나카무라도시카즈; 기타모토아야코; 가와바타구니노리; 가노우히데키; 하세가와마사토모; 고가도루; 이시이유키
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-05-06
Filing date: 1999-01-27
Publication date: 2002-01-05
Also published as: KR19990087852A; JP3320651B2; JPH11316618A; US6229363B1

Abstract

본 발명은 외부 클록 신호의 위상을 조정하여 소정 위치 만큼 지연시킨 내부 클록 신호를 생성하는 기능을 구비한 반도체 장치에 관한 것으로, 다른 정밀도의 계층 구조의 DLL 회로 등을 조합하여, 전원 노이즈와 외부 클록 신호의 지터 등에 의해 전원 지터가 발생한 경우에도 DLL 회로 등의 안전 동작을 도모할 수 있는 것을 목적으로 한다.

외부 클록 신호의 위상을 대략적으로 조정하는 제1 클록 위상 조정 회로와, 제1 클록 위상 조정 회로보다도 높은 정밀도로 내부 클록 신호의 위상을 제어하는 제2 클록 위상 조정 회로를 구비하고, 제1 및 제2 클록 위상 조정 회로에 의한 위상 비교를 독립적으로 행하고, 제2 클록 위상 조정 회로의 위상 제어를 제1 클록 위상 조정 회로의 동작에 종속시키는 경우에, 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각의 지연량을, 전원 노이즈와 외부 클록 신호의 지터 등에 의해 발생시키는 전원 지터보다도 크게 설정한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 외부에서 공급되는 외부 클록 신호의 위상을 조정하여 소정의 위상만큼 지연시킨 내부 클록 신호를 생성하는 DLL(Delay Locked Loop) 회로 등의 클록 위상 조정 회로를 구비한 반도체 장치에 관한 것이다. 더욱 자세히 말하면, 본 발명은 외부 클록 신호에 대하여 소정의 주기분, 예컨대, 1주기분만큼 지연시킨 내부 클록 신호를 생성하고, 다이나믹 랜덤 액세스 메모리(이후, DRAM으로 약기함) 등에 입력되는 데이터의 위상을 상기 내부 클록 신호의 위상에 동기시킴으로써, 특성의 격차나 주위 온도나 전원 전압 등의 변동에 관계없이 외부 클록 신호에 대하여 항상 소정의 정확한 위상으로써 데이터를 취입하여 출력하는 기능을 구비한 반도체 장치에 관한 것이다.

근래의 CPU(중앙 처리 장치)는, 100 ㎒ 이상의 고속의 외부 클록 신호에 동기하여 동작한다. 즉, CPU의 처리 능력이 대단히 높아졌다. 이에 비하여 범용 DRAM의 동작 속도는 느리고, CPU가 요구하는 데이터를 입출력할 수 없게 되었다. 이러한 사태에 대처하기 위해서, 100 ㎒ 이상의 고속의 외부 클록 신호에 동기하여 동작하고, 또한 CPU가 요구하는 데이터를 입출력하는 것이 가능한 싱크로너스 DRAM(통상, SDRAM으로 약기됨) 등이 새로운 DRAM 각종이 제안되고 있다.

그렇지만, 데이터의 입출력을 실행하는 경우, 주위 온도나 전원 전압 변동에의한 격차에 기인하여 데이터의 불확정 기간이 생긴다. 이 때문에, 데이터의 확정기간(데이터 윈도우)은 tCLK(외부 클록 신호의 일주기의 시간)으로부터 데이터의 불확정 시간을 뺀 값이 된다. 이 경우, 외부 클록 신호가 고속이 됨에 따라서 tCLK가 짧아지고, 데이터의 확정 시간이 적어지기 때문에, 데이터의 입출력의 타이밍이 어려워진다. 반대로 말하면, 고속의 외부 클록 신호하에서 데이터의 입출력을 잘못없이 실행하기 위해서는, 주위 온도나 전원 전압의 변동에 의한 데이터의 불확정 시간의 증가를 최소한으로 억제하는 것이 필요하다.

이러한 데이터의 불확정 기간의 증가를 최소한으로 억제하기 위해서, 고속의 외부 클록 신호하에서 충분한 데이터 윈도우를 확보할 수가 있는 DLL 등의 클록 위상 조정 회로가 효율적이다.

도 30은 일반의 클록 위상 조정 회로를 갖는 반도체 장치의 구성을 도시한 회로 블록도이다.

도 30에 도시한 바와 같은 반도체 장치에서의 클록 위상 조정 회로, 예컨대 디지털식 DLL 회로(100)는 외부에서 입력 버퍼(800)를 통해 입력된다. 외부 클록 신호(EXCLK)의 지연량(지연 시간)을 변화시킴으로써 소정의 위상만큼 지연시킨 내부 클록 신호(INCLK)를 생성하기 위한 복수의 지연 라인(400) 및 더미 지연 라인(440)으로 이루어지는 지연 회로(450)와, 상기 외부 클록 신호(EXCLK)를 분주하여 얻어지는 신호의 위상과, 더미 지연 라인(440)으로부터 더미 출력 버퍼(990) 및 더미 입력 버퍼(880)를 통해 입력되는 신호의 위상을 비교하는 위상 비교 회로(660)와, 이 위상 비교 회로부(660)에 의한 위상 비교 결과에 기초하여, 상기 지연 라인(400) 및 더미 지연 라인(440)의 지연량을 선택하는 지연 제어 회로(550)를 구비하고 있다.

더욱 자세히 설명하면, 외부 클록 신호(EXCLK)는 입력 버퍼(800)에 의해 소정의 레벨이 될 때까지 증폭된 후에, 분주 회로(300)에 의해 분주되어 지연 회로(450)에 공급됨과 함께, 위상 비교 회로(660)에 제1 입력 신호로서 공급된다.

이 경우, 위상 비교 회로(660)의 입력측에서 입력 버퍼(800)에 의한 외부 클록 신호(EXCLK)의 위상 지연을 상쇄하기 위해서, 더미 입력 버퍼(880)가 설치되어 있다. 또한, 지연 라인(400)에 의해 생성된 내부 클록 신호(INCLK)에 동기하여 데이터(DATA)를 출력하는 출력 버퍼(900)에 의한 내부 클록 신호의 위상 지연을 상쇄하기 위해서, 더미 출력 버퍼(990)가 설치되어 있다. 그러므로, 분주 회로(300)를 통해 더미 지연 라인(440)에 입력된 외부 클록 신호(EXCLK)는 더미 출력 버퍼(990)및 더미 입력 버퍼(880)를 통해 위상 비교 회로(660)에 제2 입력 신호로서 공급된다.

이 위상 비교 회로(660)는 상기 제1 입력 신호의 위상과 제2 입력 신호의 위상을 비교하여, 이들 2 개의 입력 신호의 위상의 비교 결과를 지연 제어 회로(550)에 입력한다. 이 지연 제어 회로(550)는 외부 클록 신호(EXCLK)와 내부 클록 신호(INCLK)와의 위상차가 소정의 주기분(클록 사이클분), 예컨대 1분(360도)가 되도록, 지연 라인(400) 및 더미 지연 라인(440)의 지연량을 선택하여 조정한다. 이 결과, 지연 라인(400)에 입력된 외부 클록 신호(EXCLK)는 지연 제어 회로(550)에 의해서 조정된 지연량을 부여받은 후, 출력 버퍼(900)에 공급된다. 이 출력 버퍼(900)는 지연 라인(400)으로부터 공급된 내부 클록 신호(INCLK)에 동기하여 데이터(DATA)를 외부로 출력한다(DOUT).

SDRAM의 동작 주파수가 비교적 느린 경우에는, 상기와 같은 일반적인 구성의 디지털식 DLL 회로에 의해 대응할 수 있다. 즉, 상기의 디지탈식의 DLL 회로는 외부 클록 신호(EXCLK)를 바탕으로 동일 외부 클록 신호와 위상 동기한 내부 출력 클록 신호(INCLK)를 생성 하는 것으로, SDRAM의 내부의 클록 배선 등에 의한 지연의 영향을 제거하여, 외부 입력 클록 신호에 동기하여 데이터를 SDRAM의 외부에 출력하는 것이 가능하다. 그렇지만, 100 ㎒를 넘는 동작 속도의 SDRAM에 탑재되는 디지털식 DLL 회로는 지극히 높은 정밀도의 지연 제어를 할 수 있는 것이 필요하다.

디지털식 DLL 회로는 NAND 게이트나 인버터 등의 복수의 논리 게이트의 조합으로 이루어지는 단위 지연 소자를 복수개 직렬로 접속한 지연 라인을 갖고 있다. 통상, 단위 지연 소자의 지연량(지연 시간)은 최소로 200 psec(200×10^-12sec)정도이다. 그렇지만, 100 ㎒를 넘는 동작 속도에 대응하기 위해서는, 200 psec 이하의 지연량을 제어할 수 있는 고정밀도의 디지털식 DLL 회로가 필요하다. 원리적으로는, 200 psec 이하의 지연량의 단위 지연 소자를 사용하는 것으로, 지연량제어의 정밀도를 향상시키는 것이 가능하다. 그러나, 이러한 200 psec 이하의 지연량의 단위 지연 소자만을 사용하는 구성에서, 어느 정도의 지연량을 확보하기 위해서는 다수의 단위 지연 소자가 필요하게 되어, 반도체 장치를 구성하기 위한 회로 규모가 증대된다. 그러므로, 실용상의 관점에서 보면, 반도체 장치의 회로 규모를 증대시키는 일없이 비교적 정밀도가 높은 디지털식 DLL 회로를 실현시키는 것이 요구된다.

이 때문에, 종래는 대강(大綱)의 지연량 조정용 지연 라인(즉, 저정밀도 지연 라인)을 갖는 대강 제어용의 디지털식 DLL 회로(예컨대, 도 30 참조)에 추가하여, 보다 고정밀도의 지연량 조정용의 지연 라인(즉, 고정밀도 지연 라인)을 갖는 미세(微細) 제어용의 디지털식 DLL 회로를 설치하고, 2종의 DLL 회로의 구성에 계층을 갖도록 하였다. 이러한 계층화된 구조의 디지털식 DLL 회로에서는, 지연 라인의 자리수 올림 및 자리수 내림시에 지연량을 유연하게 변화시킴으로써, 내부 클록 신호의 위상의 계층 사이 제어를 유연하게 하도록 되어 있다.

그러나, 100 ㎒를 넘는 동작 속도에 대응하기 위해서 제안된 계층 구조의 디지털식 DLL 회로를 갖는 반도체 장치에서는, 외부 클록 신호의 지터나 내부 전원 전압의 변동에 기인하는 내부 클록 신호의 지터의 영향을 무시할 수 없다.

이 내부 클록 신호의 지터중, DLL 회로의 양자화 오차에 기인하여 발생하는 지터를 DLL 지터라고 부른다. 여기서, 대강 제어용 DLL 회로의 저정밀도 지연 라인 1단분의 지연량(즉, 저정밀도 지연 라인의 단위 지연 소자의 단위 지연량)이 trd이고, 미세 제어용 DLL 회로의 고정밀도 지연 라인 1단분의 지연량(즉, 고정밀도지연 라인의 단위 지연 소자의 단위 지연량)이, trd보다 작은(예컨대, trd의 1/10의 지연량) tfd인 경우를 상정한다. 이 경우, 대강 제어용 DLL 회로의 양자화 오차가, 저정밀도 지연 라인의 단위 지연 소자의 단위 지연량에 해당하고, 미세 제어용 DLL 회로의 양자화 오차가, 고밀도 지연 라인의 단위 지연 소자의 단위지연량에 해당한다.

한편, 전원의 노이즈와 외부 클록 신호 등에 기인하여 발생하는 지터를 전원 지터라고 부른다. 이 전원 지터는 100 ㎒를 넘는 동작 속도의 SDRAM 등에 있어서는 DLL 회로의 동작에 미치는 영향을 무시할 수 없다. 이어서, 도 31및 도 32를 참조하면서, 상기와 같은 전원 지터가 발생하고 있는 경우에 계층 구조의 디지털식 DLL 회로에 의한 클록 위상 조정을 할 때의 문제점을 설명한다.

도 31은 전원 지터가 ± trd의 범위 내에 있는 경우에 종래의 수법에 의해 클록 위상 조정을 행하는 모양을 도시한 도면, 도 32는 전원 지터가 ±trd의 범위에 들어 가지 않은 경우에 종래의 수법에 의해 클록 위상 조정을 하는 모양을 도시한 도면이다.

계층 구조의 디지털식 DLL 회로를 갖는 반도체 장치에 있어서, 대강 제어용 DLL 회로가 동작할 것인가 미세 제어용 DLL 회로가 동작할 것인가는 대강 제어용 DLL 회로내의 위상 비교 회로가 판정하고 있고, 이러한 판정의 기준은 외부 클록 신호 등의 기준 클록의 위상에 대하여 내부 클록 신호의 위상이 ±trd의 범위 내에 있는가의 여부이다(조건 1).

더욱 자세히 설명하면, 미세 제어용 DLL 회로의 동작중에 지연 라인이 자리수 올림 및 자리수 내림시에는, 대강 제어용 DLL 회로내의 위상 비교 회로에서 검출되는 위상차가 ±trd의 범위보다 크지만, 장치 전체로서 미세 제어용 DLL 회로의 동작이 유지된다(조건 2).

그러나, 샘플링 결과 2회 연속하여 대강 제어용 DLL 회로내의 위상 비교 회로에서 검출되는 위상차가 ±trd의 범위보다 큰 경우, 장치 전체로서 대강 제어용 DLL 회로의 동작이 수행된다(조건 3).

첫째, 전원 지터가 ±trd의 범위 내에 있는 경우에 클록 위상 조정을 하는 케이스를 생각한다. 도 31에 있어서, 좌측의 정규 분포와 같이 표시되어 있는 것은 전원 지터의 지터 히스토그램이고, 가로축은 시간(또는 위상이라도 좋음), 세로축은 빈도를 표시하고 있어, 어느 한 시간에 내부 클록 신호의 위상이 천이하는 확률을 표시하고 있다(히스토그램의 피크가 내부 클록 신호의 위상 천이의 중심 시간을 나타낸다). 이 경우, 대강 제어용 DLL 회로는 기준 클록에 대하여 내부 클록 신호를 ±trd의 범위(즉, 2trd)에 들어가도록 제어하므로, 도 31에 도시하는 바와 같이, 어느 한 샘플링 시간(T=0)에서는 ±trd의 범위로부터 벗어나 있어도, 다음 샘플링 시간에는, 전원 지터도 포함시켜 ±trd의 범위에 들어 가게 된다. 따라서, 전술한 조건 3의 상태에는 결코 안되기 때문에, DLL 회로의 로크 온후는 언제나 미세 제어용 DLL 회로의 동작이 수행된다. 여기서는, 전원 지터 및 DLL 지터를 포함하는 총합 지터는, 도 31의 우측의 지터 히스토그램에 도시하는 바와 같이, 전원 지터와 tfd의 합(전원 지터+tfd)이 된다.

둘째, 전원 지터가 ±trd의 범위에 들어가지 않는 경우에 클록 위상 조정을 하는 경우를 생각한다. 이 경우는, 도 32의 좌측의 지터 히스토그램에 도시하는 바와 같이, 다음 샘플링시간에서도, 전원 지터를 포함시킨 총합 지터는 ±trd의 범위에 들어가지 않기 때문에, 미세 제어용 DLL 회로의 동작에 이행할 수 없는 경우가 발생한다(예컨대, +trd보다 큰 부분). 이 경우에는, 그 다음 샘플링 시간에서도 대강 제어용 DLL 회로를 동작시켜 내부 클록 신호의 위상을 조정하고자 한다. 그렇지만, 이 샘플링 시간에서도, 총합 지터가 ±trd의 범위를 넘기 때문에[흰 동그라미(○)로 둘러싼 부분, 미세 제어용 DLL 회로의 동작으로 이행한 후에 대강 제어용의 동작으로 다시 이행하는 경우가 발생한다. 즉, 이 경우는 전술의 조건 3에 적합하기 때문에, DLL 회로의 로크 온 후에도 어느 한 확률을 가지고 대강 제어용 DLL 회로의 동작이 일어날 수 있다. 여기에서는, 전원 지터 및 DLL 지터를 포함하는 총합 지터는 도 32의 우측의 지터 히스토그램에 도시하는 바와 같이, 전원 지터와 trd와의 합(전원 지터 +trd)이 된다. 또한, 피크와 피크의 간격은 trd에 해당한다.

상기한 바와 같이, 100 ㎒를 넘는 동작 속도에 대응하기 위해서 제안된 종래의 계층 구조의 디지털식 DLL 회로에서는, 전원 지터를 포함시킨 총합 지터가, DLL 지터에만 기초하여 설정한 ±trd의 범위를 넘어 버리는 일이 있기 때문에, DLL 회로의 로크 온후에도 대강 제어용 DLL 회로가 동작할 가능성이 생겨, 상기의 DLL 회로의 동작의 안정성이 충분히 보증되지 않는다.

본 발명은 상기 문제점에 비추어서 행하여진 것으로서, 전원의 노이즈나 외부 클록 신호 등에 기인하여 전원 지터가 발생한 경우라도, 이 전원 지터에 영향받는 일없이 DLL 회로 등의 클록 위상 조정 회로의 안정 동작을 보증하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 하는 것이다.

도 1은 본 발명의 원리 구성을 도시한 블록도.

도 2는 본 발명의 반도체 장치가 적용되는 싱크로너스 DRAM의 개략적 구성을 도시한 블록도.

도 3은 도 2의 싱크로너스 DRAM의 동작을 설명하기 위한 타이밍 챠트.

도 4는 본 발명의 일 실시예의 구성을 도시한 회로 블록도.

도 5는 도 4의 실시예의 개략적인 동작을 설명하기 위한 타이밍 챠트.

도 6은 전원 지터가 ±trd의 범위 내에 있는 것을 전제 조건으로 하여 시뮬레이션을 행한 결과를 도시한 지터 히스토그램이다.

도 7은 전원 지터가 ±trd의 범위에 들어 가지 않은 것을 전제 조건으로 하여 시뮬레이션을 행한 결과를 도시한 지터 히스토그램이다.

도 8은 도 4의 분주 회로의 일구성예를 도시한 회로도.

도 9는 도 4의 분주 회로의 각 노드의 신호 파형을 도시한 타이밍 챠트.

도 10은 도 8의 분주 회로를 사용한 반도체 장치의 동작을 설명하기 위한 타이밍 챠트.

도 11은 도 4의 저정밀도 지연 라인의 개략적인 일구성예를 도시한 회로도.

도 12a 내지 도 12c는 도 4의 저정밀도 지연 라인의 보다 구체적인 구성과 동작 파형을 도시한 도면.

도 13은 도 11의 일단분의 지연 소자의 지연량을 미리 정해진 값보다도 크게 설정하기 위한 제1 구체적 구성예를 도시한 회로도.

도 14는 도 11의 일단분의 지연 소자의 지연량을 미리 정해진 값보다도 크게 설정하기 위한 제2 구체적 구성예를 도시한 회로도.

도 15는 도 11의 일단분의 지연 소자의 지연량을 미리 정해진 값보다도 크게 설정하기위한 제3 구체적 구성예를 도시한 회로도.

도 16은 도 4의 저정밀도 지연 제어 회로의 일구성예를 도시한 회로도.

도 17은 도 16의 저정밀도 지연 제어 회로의 동작을 설명하기 위한 타이밍 챠트.

도 18은 도 4의 저정밀도 위상 비교 회로(위상 비교부)의 일구성예를 도시한회로도.

도 19는 도 18의 저정밀도 위상 비교 회로(위상 비교부)의 동작을 설명하기 위한 타이밍 챠트.

도 20은 도 4의 저정밀도 위상 비교 회로(증폭 회로부)의 일구성예를 도시한 회로도.

도 21은 도 20의 저정밀도 위상 비교 회로(JK 플립플롭)의 동작을 설명하기 위한 타이밍 챠트.

도 22는 도 20의 저정밀도 위상 비교 회로(증폭부)의 카운트 업 동작을 설명하기 위한 타이밍 챠트.

도 23은 도 20의 저정밀도 위상 비교 회로(증폭부)의 카운트 유지 동작을 설명하기 위한 타이밍 챠트.

도 24는 도 20의 저정밀도 위상 비교 회로(증폭부)의 카운트 다운 동작을 설명하기 위한 타이밍 챠트.

도 25는 도 4의 고정밀도 지연 라인의 일구성예를 도시한 회로도.

도 26은 도 4의 고정밀도 위상 비교 회로(위상 비교부)의 일구성예를 도시한회로도.

도 27은 도 26의 고정밀도 위상 비교 회로(위상 비교부)의 동작을 설명하기 위한 타이밍 챠트.

도 28은 도 4의 고정밀도 지연 제어 회로의 일구성예를 도시한 회로도.

도 29는 도 4의 고정밀도 지연 라인의 다른 구성예를 도시한 회로도.

도 30은 일반 클록 위상 조정 회로를 갖는 반도체 장치의 구성을 도시한 회로 블록도.

도 31은 전원 지터가 ±trd의 범위 내에 있는 경우에 종래의 수법에 의해 클록 위상 조정을 행하는 모양을 도시한 도면.

도 32는 전원 지터가 ±trd의 범위에 들어 가지 않은 경우에 종래의 수법에 의해 클록 위상 조정을 행하는 모양을 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

1: 제1 클록 위상 조정 회로

2: 제2 클록 위상 조정 회로

3: 분주 회로부

4: 제1 지연 회로부

5: 제1 지연 제어 회로부

6: 제1 위상 비교 회로부

7: 더미 회로부

8: 클록 입력 회로

9: 데이터 출력 회로

10: 제1 DLL 회로

14: 지연량 설정 조정 수단

18: 더미 입력 회로

19: 더미 출력 회로

20: 제2 DLL 회로

24: 제2 지연 회로부

25: 제2 지연 제어 회로부

26: 제2 위상 비교 회로부

30: 분주 회로

32: 고정밀도 지연 라인

34: 고정밀도 더미 지연 라인

35: 고정밀도 지연 제어 회로

36: 고정밀도 위상 비교 회로

40: 저정밀도 지연 라인

41c, 42c: 콘덴서

41r, 42r: 저항

41mc, 42mc: 용량 부하

42: 지연량 설정 조정부

44: 저정밀도 더미 지연 라인

46: 더미 지연량 설정 조정부

50: 저정밀도 지연 제어 회로

60: 저정밀도 위상 비교 회로

70: 더미 회로

80: 입력 버퍼

82; 더미 입력 버퍼

90: 출력 버퍼

92: 더미 출력 버퍼

도 1은 본 발명의 원리 구성을 도시한 블록도이다. 여기서는, 2 개의 클록 위상 조정 회로를 갖는 반도체 장치의 구성을 간략화하여 나타낸다.

상기 문제점을 해결하기 위해서, 본 발명의 반도체 장치는 도 1에 도시하는 바와 같이, 외부에서 공급되는 외부 클록 신호(EXCLK)의 위상을 조정하여 상기 외부 클록 신호에 대하여 소정의 위상만큼 지연시킨 내부 클록 신호(INCLK)를 생성하기 위한 제1 클록 위상 조정 회로(1)와, 상기 제1 클록 위상 조정 회로(1)보다도 높은 정밀도로써 상기 내부 클록 신호의 위상을 제어하는 제2 클록 위상 조정 회로(2)를 구비하고 있다.

게다가, 도 1에 도시한 본 발명의 반도체 장치는 상기 제1 클록 위상 조정 회로(1) 및 상기 제2 클록 위상 조정 회로(2)에서의 상기 외부 클록 신호와 상기 내부 클록 신호의 위상 비교를 서로 독립적으로 행하여, 또한 상기 제2 클록 위상 조정 회로(2)의 상기 내부 클록 신호의 위상 제어를 상기 제1 클록 위상 조정 회로(1)의 동작에 종속시킴으로써, 상기 외부 클록 신호에 대하여 소정의 위상 관계를 갖는 상기 내부 클록 신호를 출력하도록 상기 제1 및 제2 클록 위상 조정 회로(1, 2)내의 복수의 지연 소자에 의한 지연량을 부여하여, 상기 제1 클록 위상 조정 회로(1)내의 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값(예컨대, 내부 클록 신호의 지터의 값)보다도 크게 설정하도록 구성된다.

바람직하게는, 도 1에서의 제1 클록 위상 조정 회로(1)는 대강 제어용 DLL 회로 등에 의해 실현되는 것이고, 제2 클록 위상 조정 회로(2)는 미세 제어용 DLL 회로 등에 의해 실현되는 것이다.

여기서, 제1 클록 위상 조정 회로(1)는 상기 외부 클록 신호(EXCLK)(또는 신호(S1))의 지연량이 선택 가능하고, 선택된 지연량만큼 상기 외부 클록 신호를 지연시키고, 상기 제2 클록 위상 조정 회로(2)에의 입력 신호(대강의 제어에 의한 클록 신호)로서 출력하는 제1 지연 회로부(4)와, 상기 외부 클록 신호를 분주하여 얻어진 신호(S3)의 위상과, 상기 제1 지연 회로부(4)로부터 더미 출력 회로(19), 더미 입력 회로(18) 및 더미 회로부(7)를 통해 입력되는 신호(S0)의 위상을 비교하는 제1 위상 비교 회로부(6)와, 이 제1 위상 비교 회로부(6)에 의한 위상 비교 결과에 기초하여, 상기 제1 지연 회로부(4)의 지연량을 선택하는 제1 지연 제어 회로부(5)를 구비하고 있다.

한편, 제2 클록 위상 조정 회로(2)는 상기 제1 클록 위상 조정 회로(1)로부터 공급되는 대강의 제어에 의한 클록 신호의 지연량이 선택 가능하고, 선택된 지연량만큼 해당 클록 신호를 지연시켜, 미세 제어에 의한 내부 클록 신호(INCLK)로서 출력하는 제2 지연 회로부(24)와, 상기 외부 클록 신호를 분주하여 얻어지는 신호(S3)의 위상과, 상기 제2 지연 회로부(24)로부터 출력되는 신호(S4)의 위상을 비교하는 제2 위상 비교 회로(26)와, 이 제2 위상 비교 회로부(6)에 의한 위상 비교 결과에 기초하여, 상기 제2 지연 회로부(24)의 지연량을 선택하는 제2 지연 제어 회로부(25)를 구비하고 있다. 나아가서, 제2 클록 위상 조정 회로(2)의 출력측에는, 종래의 출력 버퍼(900)(도 30)와 거의 같은 기능을 갖는 데이터 출력 회로(9)가 설치되어 있다. 이 데이터 출력 회로(9)는 상기 제2 지연 회로부(24)에 의해 생성된 내부 클록 신호에 동기하여 데이터(DATA)를 외부로 출력한다(DOUT).

게다가, 도 1에 있어서, 외부 클록 신호(EXCLK)는 종래의 입력 버퍼(800) (도 30)와 거의 동일한 기능을 갖는 클록 입력 회로(8)에 의해 소정의 레벨이 될 때까지 증폭된 후에, 종래의 분주 회로(300)와 거의 동일한 기능을 갖는 분주 회로부(3)에 의해 분주되어, 신호(S2)로서 제1 지연 회로부(4)에 공급됨과 함께, 제1 위상 비교 회로부(6)에 신호(S3)로서 공급된다.

또한, 도 1에 있어서, 외부 클록 신호(EXCLK)의 위상 지연을 상쇄하기 위해서, 제1 위상 비교 회로부(6)의 입력측에 더미 입력 회로(18)가 설치되어 있다. 또한, 데이터 출력 회로(9)에 의한 내부 클록 신호(INCLK)의 위상 지연을 상쇄하기위해서, 더미 출력 회로(19)가 설치되어 있다. 또한, 제2 지연 회로부(24)에 의한 외부 클록 신호의 위상 지연을 상쇄하기 위해서, 제1 위상 비교 회로부(6)의 입력측에 더미 회로부(7)가 설치되어 있다. 그러므로, 제1 지연 회로부(4)에 입력된 신호(S1)는 상술한 바와 같이, 더미 출력 회로부(19), 더미 입력 회로(18) 및 더미회로부(7)를 통해, 제1 위상 비교 회로부(6)에 신호(S0)로서 공급된다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 클록 위상 조정 회로(1)는 상기 제1 클록 위상 조정 회로(1)내의 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 전원의 노이즈 및 상기 외부 클록 신호의 지터의 적어도 한편에 의해 발생하는 상기 내부 클록 신호의 지터의 값보다도 크게 설정하는 지연량 설정 조정 수단(14)을 갖는다. 이 지연량 설정 조정 수단(14)은 대표적으로, 제1 지연 회로부(4)내에 설치된다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 클록 위상 조정 회로(1)는 동일 제1 클록 위상 조정 회로(1)내의 제1 지연 회로부(4)를 구성하는 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하여, 상기 지연량 설정 조정 수단(14)은 저항 및 콘덴서로 이루어지는 CR 지연 회로를 갖고 있고, 이 CR 지연 회로를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 크게 하도록 조정하는 구성으로 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치는 상기 제1 클록 위상 조정 회로(1)내의 제1 지연 회로부(4)를 구성하는 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하여, 상기 지연량 설정 조정 수단(14)은 소정의 용량치를 갖는 용량 부하를 갖고 있고, 이 용량 부하를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 크게 하도록 조정하는 구성으로 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치는 상기 제1 클록 위상 조정 회로(1)내의 제1 지연 회로부(4)를 구성하는 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하여, 상기 논리 게이트의 채널 길이를 길게 함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 커지도록 조정하는 구성으로 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치는, 상기 제1 클록 위상 조정 회로(1)내의 복수의 지연 소자의 단수를 늘림으로써, 상기복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 커지도록 조정하는 구성으로 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제2 클록 위상 조정 회로(2)는 상기 제1 클록 위상 조정 회로(1)가 상기 지연량을 제어하고 있을 때는 상기 제1 클록 위상 조정 회로(1)로부터 리셋 신호(Sr)를 수신하여 리셋되어 있고, 제1 클록 위상 조정 회로(1)에서의 위상 비교의 대상으로 하는 상기 외부 클록 신호(EXCLK)와 상기 내부 클록 신호(INCLK)와의 위상이 일치할 때에는, 상기 제2 클록 위상 조정 회로(2)는 상기 지연량을 제어하는 것이 가능한 상태에 있도록 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 및 제2 클록 위상 조정 회로(1, 2)는 각각, 상기 외부 클록 신호(EXCLK)가 지나는 제1 경로와, 상기 제1 경로와 위상 비교를 하기 위한 제2 경로를 갖고 있고, 상기 제2경로는, 상기 제2 클록 위상 조정 회로(2)가 리셋되어 있을 때의 지연량과 동일한 지연량을 갖는 더미 회로부(8)를 포함하게 되어 있다. 더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 클록 위상 조정 회로(1)내의 상기 복수의 지연 소자의 각각의 지연량에 의해 결정되는 정밀도를 td로 하면, 상기 제2 클록 위상 조정 회로(2)는 ±td를 포함하는 범위의 지연량을 제어하는 것이 가능하고, 상기 제1 클록 위상 조정 회로(1)에 의한 위상 비교 결과가 ±td의 범위로부터 벗어난 경우에 상기 제1 클록 위상 조정 회로(1)는 리셋 신호(Sr)를 상기 제2 클록 위상 조정 회로(2)에 공급하여, 상기 제2 클록 위상 조정 회로(2)의 지연량을 소정의 값으로 설정하게 되고 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제2 클록 위상 조정 회로(2)는 상기 복수의 지연 소자로 이루어지는 지연 라인을 갖고, 상기 제2 클록 위상 조정 회로(2) 내의 상기 복수의 지연 소자에 의해 설정되는 소정의 값은, 상기 지연 라인이 제어 가능한 지연량의 범위의 중심이 되도록 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제2 클록 위상 조정 회로(2)는 서로 지연량이 다른 제1 지연 소자 및 제2 지연 소자를 갖고 있고, 상기 제2 지연 소자는 상기 제1 지연 소자보다도 지연량이 많고, 상기 제1 지연 소자와 상기 제2 지연량과의 차를 상기 제2 클록 위상 조정 회로(2)의 정밀도로 하고있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 클록 위상 조정 회로(1)는 상기 외부 클록 신호(EXCLK)에서 얻어지는 제1 클록 신호를 제3 지연 소자로써 지연시킨 신호와 상기 내부 클록 신호(INCLK)에서 얻어지는 제2 클록 신호의 위상 비교를 행하고, 나아가서 상기 제1 클록 신호와 상기 제2 클록 신호를 제4 지연 소자로써 지연시킨 신호의 위상 비교를 행함으로써, 상기 외부 클록 신호와 상기 내부 클록 신호의 위상 비교 결과를 출력하게 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 클록 위상 조정 회로(1)는 제1 플립플롭 및 제2 플립플롭을 갖고 있고, 상기 제1 플립플롭은 상기 제3 지연 소자로써 지연시킨 신호와 상기 제2 클록 신호를, 각각 세트 단자 및 리셋 단자에 입력하고, 상기 제2 플립 플롭은 상기 제4 지연 소자로써 지연시킨 신호와 상기 제1 클록 신호를, 각각 세트 단자 및 리셋 단자에 입력하여, 상기 제1 플립플롭 및 제2 플립플롭을 조합함으로써 상기 외부 클록 신호(EXCLK)와 상기 내부 클록 신호(INCLK)와의 위상 비교 결과를 출력하게 되고 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 및 제2 플립플롭은 각각 제1 NAND 게이트 및 제2 NAND 게이트를 갖고 있고, 상기 제1 NAND 게이트의 제1 입력이 세트 단자로서, 상기 제1 NAND 게이트의 제2 입력이 상기 제2 NAND 게이트의 출력에 접속되어 비반전 출력이 되고, 상기 제2 NAND 게이트의 제1 입력이 리셋 단자로서, 상기 제2 NAND 게이트의 제2 입력이 상기 제1 NAND 게이트의 출력에 접속되어 반전 출력이 된다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제1 및 제2 플립플롭은 각각 제1 NAND 게이트 및 제2 NAND 게이트를 갖고 있고, 상기 제1 NAND 게이트의 제2 입력이 세트 단자로써, 상기 제1 NAND 게이트의 제1 입력이 상기 제2 NAND 게이트의 출력에 접속되어 비반전 출력이 되고, 상기 제2 NAND 게이트의 제2 입력이 리셋 단자로써, 상기 제2 NAND 게이트의 제1 입력이 상기 제1 NAND 게이트의 출력에 접속되어 반전 출력이 된다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제2 클록 위상 조정 회로는 제3 플립플롭 및 제4 플립플롭을 갖고 있고, 상기 제3 플립플롭과 상기 제4 플립플롭 사이에 제5 지연 소자 및 제6 지연 소자가 설치되어, 상기 제3 플립플롭은 상기 외부 클록 신호에서 얻어지는 제1 클록 신호와 상기 내부 클록 신호에서 얻어지는 제2 클록 신호를, 각각 세트 단자 및 리셋 단자에 입력하고, 상기 제4 플립플롭은 상기 제2 클록 신호를 상기 제6 지연 소자로써 지연시킨 신호와 상기 제1 클록 신호를 상기 제5 지연 소자로써 지연시킨 신호를 각각 세트 단자 및 리셋 단자에 입력하여 상기 제3 플립플롭 및 상기 제4 플립플롭의 조합에 의하여 외부 클록 신호와 상기 내부 클록 신호의 위상 비교 결과를 출력하게 되어 있다.

더욱 바람직하게는, 본 발명의 반도체 장치에 있어서, 상기 제5 지연 소자는 제3 NAND 게이트와 제1 인버터에 의해 구성됨과 함께, 상기 제6 지연 소자는 제4 NAND 게이트와 제2 인버터에 의해 구성되어, 상기 제5 지연 소자와 상기 제6 지연 소자 사이에 제5 NAND 게이트가 설치되어, 상기 제6 지연 소자내의 상기 제2 인버터의 출력이 상기 제5 NAND 게이트를 통해, 상기 제5 지연 소자내의 상기 제3 NAND 게이트의 입력에 접속되게 되어 있다.

본 발명에 따르면, 대당의 지연량 조정용의 DLL 회로 등에 포함되는 복수의 지연 소자를 구성하는 논리 게이트의 출력측의 노드에 CR 지연 소자나 용량 부하를 접속하거나, 상기 논리 게이트의 채널 길이를 길게 함으로써, 상기 복수의 지연 소자의 일단분의 지연량을, 전원의 노이즈나 외부 클록 신호의 지터 등에 기인하는 내부 클록 신호의 지터의 값보다도 크게 설정할 수 있기 때문에, 내부 클록 신호의 지터에 영향받는 일없이 계층 구조의 DLL 회로 등을 갖는 반도체 장치의 안정 동작을 보증하는 것이 가능하게 된다.

이하, 첨부 도면(도 2∼도 29)을 참조하면서 본 발명이 바람직한 실시의 형태(이후, 실시예라고 부르기로 함)를 설명한다.

단, 여기에서는, 본 발명이 바람직한 실시예의 구성 및 특징을 용이하게 이해할 수가 있도록, 본 발명의 실시예가 적용되는 SDRAM(싱크로너스 DRAM)의 구성 및 그 동작을 처음에 설명하기로 한다.

도 2는 본 발명의 반도체 장치가 적용되는 SDRAM의 개략적 구성을 도시한 블록도이고, 도 3은 도 2의 SDRAM의 동작을 설명하기 위한 타이밍 챠트이다.

도 2에 도시한 SDRAM으로 이루어지는 반도체 칩은, 칩내의 메모리 영역을 구성하기 위한 복수의 뱅크(예컨대, 뱅크 No.0, No.1)를 갖는 2048 비트×2048 비트의 DRAM 코어(108a, 108b)와, 이들 DRAM 코어(108a, 108b)에 공급해야 할 각종의 제어 신호[로우 어드레스 제어 신호(RAS), 칼럼 어드레스 신호(CAS) 및 라이트 이네이블 신호(WE)]를 유지하는 제어 신호 래치(105a, 105b)와, SDRAM의 동작 모드를 특정하기 위한 모드 레지스터(106)와, 칼럼 어드레스를 카운트하여 데이터를 액세스하기 위한 칼럼 어드레스 카운터(107a, 107b)를 구비하고 있다.

또한, 도 2에 도시한 반도체 칩은, 클럭 네이블신호(CKE)에 기초하여, 싱크로너스 DRAM을 동작시키기 위한 기준이 되는 클록 신호(즉, 외부 클록 신호)(CLK)를 유지하여 다른 회로부에 공급하기 위한 클록 버퍼(101)와, 각종 명령 신호[칩 선택 신호(/CS), 로우 어드레스 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 라이트 이네이블 신호(/WE)]를 디코드하여 상기 제어 신호 래치(105a, 105b) 및 모드 레지스터(106)에 공급하는 명령 디코더(102)와, 로우 어드레스 및 칼럼 어드레스를 포함하는 메모리 어드레스 신호(A0∼Al0) 및 뱅크 어드레스 신호(A11)를 유지하여 모드 레지스터(106), 칼럼 어드레스 카운터(107a, 107b) 및 DRAM 코어(108a, 108b)에 공급하는 어드레스 버퍼/레지스터 및 뱅크 셀렉터(103)와, 각종 데이터 DQ(DQ0∼DQ7 및 DQM)를 유지하여 DRAM 코어의 I/O부에 공급하는 I/O 데이터 버퍼/레지스터(104)를 구비하고 있다.

또한, 도 2에 있어서, 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 라이트 이네이블링 신호(/WE) 등의 명령 신호는 그 조합에 의하여 각종의 명령을 입력함으로써 동작 모드가 결정되게 되어 있다. 이들 각종 명령은 명령 디코더(102)에 의해 해독되어, 동작 모드에 따라서 각 회로를 제어하는 것이 된다. 한편, 상기의 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 라이트 이네이블 신호 신호(/WE)는 제어 신호 래치(105a, 105b)에도 입력되어, 다음 명령이 입력될 때까지 현재의 명령 신호의 상태가 래치된다.

또한, 도 2에 있어서, 메모리 어드레스 신호(A0∼A10) 및 뱅크 어드레스 신호(A11)는 어드레스 버퍼/레지스터 및 뱅크 셀렉터(103)에 의해 증폭되어 각 뱅크의 로드 어드레스로서 사용됨과 함께, 칼럼 어드레스 카운터(107a, 107b)의 초기값으로서 사용된다. DRAM 코어(108a, 108b)에서 독출된 신호는 입출력 데이터 버퍼/레지스터(104)에 의해 증폭되어, 외부에서 입력되는 외부 클록 신호(CLK)의 상승에 동기하여 출력된다. 데이터 입력에 대해서도 동일한 동작이 행하여지고, I/O 데이터 버퍼/레지스터(104)에 입력된 데이터가 DRAM 코어(108a, 108b)에 기록된다.

도 3에 도시한 타이밍 챠트에서는, (a)부의 외부 클록 신호(CLK)의 상승에 동기하여 각종의 제어 신호가 DRAM 코어에 입력되고[(b)부에 도시함], 이 DRAM 코어내의 데이터가 독출된다. 이 경우, 우선 처음에, DRAM 코어 내의 메모리 매트릭스의 로우 어드레스(Row Address)가 선택되어, 소정의 지연 시간[후술하는 로우 어드레스 액세스 시간(tRCD)에 해당함]이 경과한 후에 칼럼 어드레스(Column Address)가 선택되어 데이터 독출 동작이 개시된다.

더욱 자세히 설명하면, SDRAM에서 데이터를 독출하는 경우, 전술의 각종의 명령 신호의 조합으로부터 액티브(ACT) 명령을 명령 단자에 입력하고, 어드레스 단자에는 로우 어드레스 신호를 입력한다. 이러한 명령 및 로우 어드레스가 입력되면, SDRAM은 활성 상태가 되어, 로우 어드레스에 따른 워드선을 선택하고, 이 선택된 워드선상의 셀 정보를 비트선에 출력한 후에, 센스 증폭기로써 증폭한다. 한편, 상기의 로우 어드레스의 액세스에 관계한 부분의 동작 시간[로우 어드레스 액세스 시간(tRCD)]이 경과한 후에, 리드 명령(READ) 및 칼럼 어드레스를 입력한다. 이 칼럼 어드레스에 따라서, 선택된 센스 증폭기의 데이터를 데이터 버스선에 출력한 후에, 데이터 버스 증폭기로써 증폭하여, 출력 버퍼에 의해 더욱 증폭함으로써 출력 단자에 데이터(DQ)가 출력된다[(c)부에 도시함].

이들 일련의 동작은 범용의 DRAM의 동작과 완전히 동일하지만 SDRAM 경우에 칼럼 어드레스에 관계하는 회로가 파이프 라인 동작을 하게 되고 있고, 독출된 리드 데이터는 매 사이클마다 연속하여 출력되게 된다, 이에 따라, 데이터 전송 주기는 외부 클록 신호(CLK)의 주기와 같아진다.

SDRAM 에서의 액세스 시간에는 3종류가 있고, 어느것이나 외부 클록 신호(CLK)의 상승 시점을 기준으로 하여 정의된다. 도 3에 있어서, tRAC는 로우 어드레스의 액세스에 관계한 부분의 동작 시간을 나타내는 로우 어드레스 액세스 시간, tCAC는 칼럼 어드레스의 액세스에 관계한 부분의 동작 시간을 나타내는 칼럼 어드레스 액세스 시간, tAC는 외부 클록 신호(CLK)에서 데이터 출력까지의 시간의 지연을 나타내는 클록 액세스 시간을 나타내고 있다. 상기 SDRAM을 고속의 메모리 시스템으로써 사용하는 경우, 명령을 입력하고 나서 최초에 데이터를 얻을 수 있기까지의 시간을 나타내는 tRAC나 tCAC도 중요하지만, 데이터의 전송 속도를 높인 다음에는, 클록 액세스 시간 tAC도 중요하다.

또한, 도 3에 있어서, tOH는 전의 사이클 또는 다음 사이클에의 출력 데이터 유지 시간을 나타내고 있다. SDRAM의 특성의 격차, 온도 의존성 및 전원전압 의존성을 생각하면, tAC와 tOH와는 일치하지 않고, 어느 정도의 시간폭을 가지는 것으로 되어 버린다. 이 때 시간폭에 해당하는 시간에서는, 출력 단자로부터 출력되어야 할 데이터가 불확정으로 되어 있다. 이와 같이 데이터가 불확정으로 되어 있는 시간, 즉, 데이터 불확정 시간은 어떠한 데이터가 출력될지 모르는 시간을 의미하고 있어, 메모리 시스템으로서는 사용할 수가 없는 시간이다.

상기 데이터 불확정 시간은 SDRAM의 특성의 격차나, 온도 및 전원 전압 등의 변화에 의해 변동하는 경향이 있다. 이러한 경우라도, 정확한 타이밍으로써 데이터를 잘못없이 출력하기 위해서는, 외부 클록 신호(CLK)에 대하여 데이터가 항상 소정의 위상으로 출력되는 것, 즉, 클록 액세스 시간(tAC)이 항상 일정한 것이 요구된다. 예컨대, 데이터의 출력이 내부 클록 신호의 상승에 동기하여 행하여지는 것이 바람직한 경우, 외부 클록 신호(CLK)와 내부 클록 신호의 위상차가 항상 소정의 주기분, 예컨대, 360도에 유지되도록 클록 위상 조정 회로(도 1 참조)의 지연 회로부(도 1 참조)의 지연량을 설정하는 것이 필요하다.

도 4는 본 발명의 하나의 실시예의 구성을 나타내는 회로 블록도이고, 도 5는, 도 4의 실시예의 개략적인 동작을 설명하기 위한 타이밍 챠트이다. 또, 이후 전술한 구성 요소와 같은 것에 대해서는 동일한 참조 번호를 붙여 나타내는 것으로 한다.

도 4에 나타내는 실시예에 따른 반도체 장치에서는, 본 발명의 제1 클록 위상 조정 회로(1) (도 1 참조)로서, 외부에서 공급되는 외부 클록 신호(EXCLK)의 지연량(위상)을 대략 조정하여 동일 외부 클록 신호와 소정의 위상 관계를 갖는 클록 신호를 생성하는 제1 DLL 회로(10)가 설치되어 있다. 또한, 본 발명의 제2 클록 위상 조정 회로(2)(도 1참조)으로 하여, 제1 DLL 회로(10)로부터 공급되는 클록 신호의 지연량(위상)을 고정밀도로써 조정하여 소정의 주기분의 위상만 정확히 지연시킨 내부 클록 신호(INCLK)를 생성하는 제2 DLL 회로(20)가 설치되어 있다. 즉, 제2 DLL 회로(20)는 제1 DLL 회로(10)의 출력측에 설치되어, 제1 DLL 회로(10)의 정밀도보다도 높은 정밀도를 갖는다. 통상, 제1 DLL 회로(10)는 대강 제어용 DLL 회로라고 불리고 있고, 제2 DLL 회로(20)는 미세 제어용 DLL 회로라고 불리고 있다.

여기서는, 입력 버퍼(80)를 통해 외부에서 입력되는 외부 클록 신호(EXCLK)를 제1 DLL 회로(10)에 의해 지연시켜, 이 제1 DLL 회로(10)로부터 출력되는 신호를, 제2 DLL 회로(20)에 있어서 더욱 고정밀도로 지연시키는 것으로, 외부 클록 신호에 대하여 소정의 위상 관계를 갖는 출력 클록 신호 즉, 내부 클록 신호(INCLK)를 생성한다. 제2 DLL 회로(20)로부터의 내부 클록 신호는 클록 배선을 통해, 데이터 버스등에 접속되는 출력 버퍼(90)에 공급된다. 이 출력 버퍼(90)는 제2 DLL 회로(20)로부터의 내부 클록 신호에 동기하여 데이터 버스상의 데이터(DATA)를 버퍼링한 후에, 출력 신호(DOUT)로서 외부에 출력한다. 이 경우, 제1 DLL 회로(10)의 입력측에 설치되는 입력 버퍼(80)는, 종래의 입력 버퍼(800)(도 30참조)와 거의 동일한 기능을 갖고, 제2 DLL 회로(20)의 출력측에 설치되는 출력 버퍼(90)는 종래의 출력 버퍼(900) (도 30 참조)와 거의 동일한 기능을 갖는다.

또한, 도 4에 도시한 반도체 장치는, 더미 입력 버퍼(82) 더미 출력 버퍼(92) 및 더미 회로(70)를 갖고 있다. 이 경우, 더미 입력 버퍼(82)는 입력 버퍼(80)에 의한 외부 클록 신호(EXCLK)의 위상 지연을 상쇄하기 위해서 설치되는 것으로, 출력 버퍼(90)내의 지연과 동일한 지연량을 갖는다. 또한, 더미 출력 버퍼(92)는 출력 버퍼(90) 등에 의한 내부 클록 신호(INCLK)의 위상 지연을 상쇄하기 위해서 설치되는 것으로, 제2 DLL 회로(20)로부터 출력 버퍼(90)까지의 클록 배선의 지연 및 출력 버퍼(90)내의 지연과 동일한 지연량을 갖는다. 또한, 더미 회로(70)는 후술하는 소정의 지연량을 갖는다.

또한, 도 4에 도시한 반도체 장치에 있어서, 제1 DLL 회로(10) 및 제2 DLL 회로(20)는, 각각 독립적으로 동작(위상 비교)한다. 즉, 더미 출력 버퍼(92)로부터 더미 입력 버퍼(82)를 통해 얻어지는 클록 신호를, 입력 버퍼(80)를 통과시킨 외부 클록 신호(EXCLK)와 독립적으로 위상 비교하여, 각각 위상차가 소정의 관계가 되도록 지연량을 제어한다. 여기서, 소정의 관계에 있는 위상차란, 구체적으로는, 더미측의 클록 신호가 외부 클록 신호에 대하여 적어도 k주기 지연되어 있는 상태이다(k는 1 이상의 임의의 정의 정수). 이 상태에서는 더미측의 클록 신호와 외부 클록 신호와의 사이에서는 겉보기상 위상차는 존재하지 않는다. 즉, 출력 버퍼(90)로부터 출력되는 데이터는 외부에서 입력 버퍼(80)의 입력 단자에 공급되는 외부 클록 신호에 동기하고 있다.

더욱 자세히 설명하면, 도 4에 도시한 반도체 장치는 제1 DLL 회로(10) 및 제2 DLL 회로(20)에서의 외부 클록 신호(EXCLK)와 내부 클록 신호(INCLK)와의 위상 비교를 서로 독립적으로 행하고, 또한, 상기 제2 DLL 회로(20)의 내부 클록 신호의 위상 제어를 제1 DLL 회로(10)의 동작에 종속시킴으로써, 외부 클록 신호에 대하여 소정의 위상 관계를 갖는 내부 클록 신호를 출력하도록 상기 제1 및 제2 DLL 회로(10, 20)내의 복수의 지연 소자에 의한 지연량을 부여한다.

여기서는, 전원의 노이즈 또는 외부 클록 신호의 지터에 의해 발생하는 내부 클록 신호의 지터가 외부 클록 신호와 데이터와의 위상 동기에 영향을 미치게 하지 않도록 하기 위해서, 제1 DLL 회로(10)내의 복수의 지연 소자의 각각에 의해 생성되는 지연량[즉, 저정밀도 지연 라인(40)의 일단분의 지연량]을, 상기의 내부 클록 신호의 지터(전원 지터)의 값보다도 크게 설정하도록 하고 있다.

후술하는 도 11∼도 15의 설명 부분에서 자세히 말하겠지만, 본 발명의 실시예에서는, 제1 DLL 회로(10)내의 저정밀도 지연 라인(40)을 구성하는 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하는 경우, 저항 및 콘덴서로 이루어지는 CR 지연 회로를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 저정밀도 지연 라인(40)의 일단분의 지연량을 전원 지터의 값보다도 크게 설정하도록 하고 있다.

혹은, 소정의 용량치를 갖는 MOS 콘덴서 등의 용량 부하를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 저정밀도 지연 라인(40)의 일단분의 지연량을 전원 지터의 값보다도 크게 설정하도록 하고 있다.

혹은, 상기 논리 게이트의 채널 길이를 길게 하거나, 채널폭을 작게 함으로써, 저정밀도 지연 라인(40)의 일단분의 지연량을 전원 지터 또는 DLL 지터의 값보다도 크게 설정하도록 하고 있다.

혹은, 저정밀도 지연 라인(40)의 복수의 지연 소자의 단수를 늘림으로써도, 저정밀도 지연 라인(40)의 일단분의 지연량을 전원 지터 또는 DLL 지터의 값보다도 크게 설정하는 것이 가능하다.

그러나, 도 4에 도시한 반도체 장치에서는, 제2 DLL 회로(20)의 지연량 제어는, 제1 DLL 회로(10)의 지연량 제어에 종속하고 있는 점에 주의하여야 한다. 보다 구체적으로는, 제2 DLL 회로(20)는 제1 DLL 회로(10)가 그 지연량을 제어하고 있을 때는 상기 제1 DLL 회로(10)로부터 리셋 신호(Sr)(RESET TO CENTER)를 수신하여 리셋되어 있고, 제1 DLL 회로(10)에 입력되는 신호(S0)와 신호(S3)의 위상이 일치할 때[즉, 제1 DLL 회로(10)]의 정밀도에 있어서, 입력 버퍼(80)에 입력되는 외부 클록 신호(EXCLK)의 위상과, 출력 버퍼(90)로부터 출력되는 데이터의 위상이 일치할 때)는 상기 제2 DLL 회로(20)는 지연량을 제어할 수 있는 상태에 있다. 이에 따라, 큰 지연량이 필요한 경우(즉, 지연량을 크게 변화시키는 경우)에는, 제1 DLL 회로(10)에서의 보고 지연량을 제어하여 신호(S0)와 신호(S3)의 위상을 제1 DLL 회로(10)의 정밀도하에서 일치시켜, 이 상태에서 제2 DLL 회로(20)로써, 보다 고정밀도로 지연량을 제어함으로써 제2 DLL 회로(20)의 정밀도하에서 위상을 일치시킨다.

이와 같이, 서로 정밀도가 다른 제1 DLL 회로(10) 및 제2 DLL 회로(20)를 설치하는 것은, 지연량 제어, 즉 위상 제어를 계층화하는(도 4에 도시한 구성의 경우, 2 개의 계층으로 이루어지는) 것을 의미하고 있다.2 개의 계층을 2자리수로 대체하여 생각하면, 아래의 자리수(고정밀도의 자리수)는 제2 DLL 회로(20)에서 제어되어, 위의 자리수(저정밀도의 자리수)는 제1 DLL 회로(10)에서 제어된다. 따라서, 제1 DLL 회로(10)와 제2 DLL 회로(20) 사이에는 자리수 올림 또는 자리수 내림의 동작이 필요하게 된다. 예컨대, 제1 DLL 회로(10)의 정밀도를 td로 하면, 제2 DLL 회로(20)는 ±td를 포함하는 범위의 지연량을 제어하는 것이 가능하고, 제1 DLL 회로(10)의 위상 비교 결과가 ±td의 범위로부터 벗어난 경우에 제1 DLL 회로(10)는 리셋신호(Sr)를 제2 DLL 회로(20)에 출력하여, 제2 DLL 회로(20)의 지연량을 소정의 값으로 설정한다. 상기의 ±td의 범위로부터 벗어났다고 하는 것은, 제2 DLL 회로(20)에서의 지연량 제어로서는 시간에 적합하지 않은 것을 의미하고, 이 경우에는 제1 DLL 회로(10)에서 지연량을 제어한다(즉, 지연량을 가변으로 한다). 또, 상기 리셋 신호(Sr)는, 자리수 올림 또는 자리수 내림을 하는 경우에도 사용된다.

또, 제1 DLL 회로(10)의 위상 비교 결과가 ±td의 범위로부터 벗어난 경우에, 제2 DLL 회로(20)의 지연량은 소정의 값으로 설정되지만, 이 소정의 값이란, 예컨대 제2 DLL 회로(20)로 가변 가능한 지연량의 범위의 1/2이다. 즉, 제2 DLL 회로(20)가 리셋되면, 제2 DLL 회로(20)로 가변 가능한 지연량의 범위의 1/2에 해당하는 지연량(이하,기준 지연량이라고 함)이 제2 DLL 회로(20)에서 주어진다. 그리고, 제2 DLL 회로(20)가 동작 가능한 상태에 있는 경우에는, 이 기준 지연량을 증감시키는 것으로 제2 DLL 회로(20)의 지연량을 가변시킨다. 또, 후술하는 바와 같이, 먼저 기술한 더미 회로(70)는 상기 기준 지연량과 동일한 지연량을 부여하는 것이다.

이어서, 제1 DLL 회로(10) 및 제2 DLL 회로(20)의 회로 블록 구성에 대하여 설명하여, 그 후에 각각의 회로 블록의 상세를 설명한다.

도 4에 있어서, 제1 DLL 회로(10)는 외부 클록 신호(EXCLK)와 내부 클록 신호(INCLK)와의 위상 비교를 하기 위해서 필요한 주파수가 될 때까지 외부 클록 신호를 분주하는 분주 회로(30)와, 대강의 지연량을 조정하기 위한 디지탈 위상 비교기로서 기능하는 저정밀도 위상 비교 회로(60)와, 저정밀도 지연 제어 회로(50)와, 저정밀도 지연 라인(40)과, 저정밀도 더미 지연 라인(44)을 갖는다. 분주 회로(30)는 입력 버퍼(80)를 통과시킨 외부 클록 신호(신호(S1))를 분주하여, 이 신호(S1)보다도 낮은 주파수으로서 서로 동일한 주파수를 갖는 신호(S2),(S3)를 출력한다. 신호(S2)는 저정밀도 더미 지연 라인(44)에 공급되고, 신호(S3)는 저정밀도 위상 비교 회로(60)의 제1 입력측에 공급된다. 저정밀도 위상 비교 회로(60)의 제2 입력측에는 저정밀도 더미 지연 라인(44)의 출력 신호가, 더미 출력 버퍼(92), 더미 입력 버퍼(82) 및 더미 회로(70)를 통하여 부여된다. 여기서 더미 회로(70)가 출력하는 신호를(S0)로 한다. 저정밀도 위상 비교 회로(60)는 신호(S0)와 신호(S3)의 위상 비교를 하여, 저정밀도 지연 제어 회로(50)를 제어한다.

이 경우, 전술한 도 1의 분주 회로부(3)는 분주 회로(30)에 의해 실현되어, 전술한 도 1의 제1 지연 회로부(4)는 저정밀도 지연 라인(40) 및 저정밀도 더미 지연 라인(44)에 의해 실현된다. 또한, 전술의 도 1의 제1 지연 제어 회로부(5)는 저정밀도 지연 제어 회로(50)에 의해 실현되어, 전술한 도 1의 제1 위상 비교 회로부(6)는 저정밀도 위상 비교 회로(60)에 의해 실현된다.

보다 구체적으로는, 저정밀도 위상 비교 회로(60)는, 신호(S0)와 신호(S3)와의 위상차가 ±td의 범위 내에 있는지 여부를 판단한다. 상기 위상차가 ±td의 범위외라고 판단한 경우에는, 지연량을 크게 바꿀 필요가 있다고 판단하고, 저정밀도 지연 라인(40) 및 저정밀도 더미 지연 라인(44)의 지연량을 1단계[가변 가능한 최소지연량으로, 제1 DLL 회로(10)의 정밀도를 의미함] 변화시킨다. 또, 저정밀도 지연 라인(40) 및 저정밀도 더미 지연 라인(44)에는 동일한 지연량이 설정된다. 또한, 이 경우 저정밀도 위상 비교 회로(60)는 리셋신호(Sr)를 제2 DLL 회로(20)에 출력하고, 후술하는 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)을 리셋한다. 이 리셋신호(Sr)를 수신하면, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)의 지연량은 가변 가능한 범위의 지연량의 1/2에 해당하는 지연량으로 설정된다. 또, 저정밀도 지연 라인(40)의 출력 신호는 제2 DLL 회로(20)의 고정밀도 지연 라인(32)에 공급된다.

또한, 전술한 도 1의 제1 지연 회로부(4)내에 설치되는 지연량 설정 조정 수단(14)(도 1참조)은, 저정밀도 지연 라인(40)내의 지연량 설정 조정부(42) 및 저정밀도 더미 지연 라인(44) 내의 더미 지연량 설정 조정부(46)에 의해 실현된다. 이들 지연량 설정 조정부(42) 및 더미 지연량 설정 조정부(46)는 저항 및 콘덴서로 이루어지는 CR 지연 회로 또는 소정의 용량치(capacitance)를 갖는 MOS 콘덴서 등의 용량 부하에 의해 구성된다. 제1 DLL 회로(10)내의 저정밀도 지연 라인(40)을 구성하는 복수의 지연 소자의 각각은 대표적으로, NAND 게이트나 인버터 등의 논리 게이트를 갖는다. 상기의 CR 지연 회로 또는 용량부하를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 저정밀도 지연 라인(40)의 각각의 지연 소자의 지연량을 전원의 노이즈 및 외부 클록 신호의 지터에 의해 발생하는 내부 클록 신호의 지터의 값(전원 지터)보다도 크게 설정하도록 하고 있다.

또한, 도 4에 있어서, 제2 DLL 회로(20)는 상기 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34) 외에, 고정밀도 위상 비교 회로(36) 및 고정밀도 지연 제어 회로(35)를 갖는다. 이 경우, 고정밀도 지연 라인(32)은 전술한 저정밀도 지연 라인(40)보다도 고정밀도로써 지연량을 제어할 수 있다. 마찬가지로, 고정밀도 더미 지연 라인(34)은 전술의 저정밀도 더미 지연 라인(44)보다도 고정밀도로써 지연량을 제어할 수가 있다. 고정밀도 위상 비교 회로(36)는 분주 회로(30)가 출력하는 신호(S3)와 고정밀도 더미 지연 라인(34)이 출력하는 신호(S4)와의 위상 비교를 행하여, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)에 동일한 지연량을 설정하도록 고정밀도 지연 제어 회로(35)를 제어한다.

고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)의 정밀도를 td'로 하면, 고정밀도 위상 비교 회로(36)는 위상차가 0∼td'의 범위 내에 있는지 여부를를 판단한다. 상기 위상차가 0∼td'의 범위 외에 있다고 판단하였을 때에는, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)의 지연량을 td'만큼 증가 또는 감소시킨다. 한편, 고정밀도 지연 제어 회로(35)는 저정밀도 위상 비교 회로(60)로부터 리셋 신호(Sr)를 수취하면, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)을 리셋한다. 이러한 리셋 동작에 의해, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)은 기준 지연량으로 설정된다.

이 경우, 전술한 도 1의 제2 지연 회로부(24)는 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)에 의해 실현된다. 또한, 전술한 도 1의 제2 지연 제어 회로부(25)는 고정밀도 더미 지연 라인(34)에 의해 실현되어, 전술한 도 1의 제2 위상 비교 회로부(26)는 고정밀도 위상 비교 회로(36)에 의해 실현된다.

다음에, 도 5를 참조하면서, 위상이 일치하고 있는 경우의 도 4의 실시예의 동작의 개요를 설명한다. 도 5의 (a)부에 도시한 외부 클록 신호(EXCLK)는 입력 버퍼(80)의 입력 단자에 부여되고, 지연량(tin)만큼 지연하여 신호(S1)로서 분주 회로(30)에 부여된다[도 5의 (b)부]. 저정밀도 위상 비교 회로(60)는 더미 회로(70)로부터 신호(S0)를 수취한다. 이 신호(S0)는 상기 신호(S1)가 저정밀도 지연 라인(40), 고정밀도 지연 라인(32), 출력 버퍼(90) 및 입력 버퍼(80)로써 각각 지연된 합계의 지연량을 갖는다[편의상, 분주 회로(30)에 의한 지연을 무시한다]. 따라서, 신호(S0)는 상기 신호(S1)가 저정밀도 더미 지연 라인(44), 더미 출력 버퍼(92), 더미 입력 버퍼(82) 및 더미 회로(70)를 통하여 출력된 것으로 생각된다. 여기서, 저정밀도 더미 지연 라인(44)의 일단분의 지연량을 Rtd[저정밀도 지연 라인(40)의 일단분의 지연량(trd)과 같다], 더미 출력 버퍼(92), 더미 입력 버퍼(82) 및 더미 회로(70)의 각각의 지연량을 tout, tin 및 th로 하면, 신호(S0)는 도 5의 (c)부에 도시되어 진다. 이 경우, 더미 회로(70)의 지연량(th)은 고정밀도 지연 라인(32)[고정밀도 더미 지연 라인(34)도 동일함]의 최대 지연량의 1/2이다. 또, 도 2의 (c)부의 신호(S0)의 해칭을 실시한 영역은, 전술한 ±td의 범위에 해당한다.

여기서, 고정밀도 위상 비교 회로(36)에 입력되는 신호는 분주 회로(30)로부터의 신호(S3)와, 고정밀도 더미 지연 라인(34)이 출력하는 신호(S4)이다. 신호(S4)는 신호(S1)가 더미 출력 버퍼(92), 더미 입력 버퍼(82) 및 고정밀도 더미 지연 라인(34)을 통하여 얻어진 신호에 해당한다. 고정밀도 더미 지연 라인(34)의 일단분의 지연량은 Ptd[고정밀도 지연 라인(32)의 일단분의 지연량(trd)과 동일함]로, 가령 Ptd=th로 하면, 신호(S4)는 신호(S0)와 동일한 타이밍으로 상승한다. 이 상태에 있어서, 저정밀도 지연 라인(40)의 출력은 도 5의 (d)부에 도시하는 바와 같이, 신호(S1)보다 지연량(Rtd)만큼 지연되어 있고, 나아가서 고정밀도 지연 라인(32)을 지나는 것으로 더욱 지연량(Ptd)만큼 지연되게 된다. 고정밀도 지연 라인(32)의 출력은 도 5의 (e)부에 도시하는 바와 같이, 출력 버퍼(90)의 지연량(tout)(클록 신호선의 지연도 포함함)만큼 지연되기 때문에, 최종적으로 얻어지는 내부 클록 신호(INCLK)는 외부 클록 신호(EXCLK)에 동기한다.

도 4에 도시하는 구성은 상술한 바와 같이, 제1 DLL 회로(10)의 정밀도를 td로 하면, 제2 DLL 회로(20)는 ±td를 포함하는 범위의 지연량을 제어할 수 있고, 제1 DLL 회로(10)의 위상 비교 결과가 ±td의 범위로부터 벗어난 경우에 제1 DLL 회로(10)는 리셋 신호(Sr)를 제2 DLL 회로(20)에 출력하여, 제2 DLL 회로(20)의 지연량을 소정의 값으로 설정한다. 즉, 상기와 같은 제1 DLL 회로(10)에 의한 지연량의 가변 동작에 의해서, 제2 DLL 회로(20)의 지연량 설정의 동작이 유연하게 행하여지는 것으로 된다. 또, 자리수 올림 또는 자리수 내림을 행하는 경우와 동일한 것을 말할 수 있다.

상기와 같은 동작을 수행하는 경우, 고정밀도 지연 라인(32)으로부터 독립하여 저정밀도 지연 라인(40)을 동작시켜, 이 저정밀도 지연 라인(40)이 동작하였을 때에 리셋 신호(Sr)(RESET TO CENTER)를 사용하여 고정밀도 지연 라인(32)을 센터(중앙부)에 리셋함으로써, 자동적으로 저정밀도 지연 라인(40)의 일단분의 지연량을 고정밀도 지연 라인(32)이 측정할 수 있다. 그러므로, 온도나 전원 전압의 변화에 의해서 각각 저정밀도 지연 라인(40)과 고정밀도 지연 라인(32)이 변화하는 값이 변하더라도, 계층화된 DLL 회로의 지연량 설정의 동작이 유연하게 행하여진다.

특히, 고정밀도 지연 라인(32)의 위상 조정 가능 범위를 저정밀도 지연 라인(40)의 정밀도인 200 psec 이상으로 설정함으로써, 온도나 전원 전압의 변화에 의한 제1 DLL 회로(10)와 제2 DLL 회로(20)의 지연선의 지연량의 변화의 비율이 다르더라도, 보다 유연한 지연량 설정의 동작을 행할 수 있다. 단지, 전술한 바와 같이, 전원의 노이즈나 외부 클록 신호의 지터 등에 의해 발생하는 내부 클록 신호의 지터를 고려한 경우, 유연한 지연량 설정의 동작(자리수 올림 또는 자리수 내림의 동작도 포함함)을 보증하기 위해서, 저정밀도 지연 라인(40)의 일단분의 지연량을 상기 내부 클록 신호의 지터보다도 큰 값으로 설정해야 한다.

도 6은 전원 지터가 ±trd의 범위 내에 있는 것을 전제 조건으로 하여 시뮬레이션을 한 결과를 나타내는 지터 히스토그램이고, 도 7은 전원 지터가 ±trd의 범위에 들어가지 않은 것을 전제 조건으로 하여 시뮬레이션을 행한 결과를 나타내는 지터 히스토그램이다.

도 6은 전원 지터가 ±trd의 범위 내에 있는 것을 상정한 경우(전술한 도 31의 경우)에 계층화된 DLL 회로에서 발생하는 총합 지터의 강도 분포를 시뮬레이션에 의해 산출한 결과를 나타내는 것으로, 도 7은 전원 지터가 ±trd의 범위에 들어 가지 않은 것을 상정한 경우(전술한 도 32의 경우)에 계층화된 DLL 회로에서 발생하는 총합 지터의 강도 분포를 시물레이션에 의해 산출한 결과를 나타내는 것이다. 이러한 시뮬레이션을 한 결과는, 도 3에서 기술한 클록 액세스시간(tAC)을 횡축으로 하고, 총합 지터 강도를 세로축으로 하는 지터 히스토그램에 의해 나타내는 것으로 한다. 단지, 여기서는, 외부 클록 신호(EXCLK)의 주기(tCLK)를 6 nsec(6×10^-9sec)로 설정한다.

도 6에 도시하는 바와 같이, 전원 지터가 ±trd의 범위 내에 있는 경우에는, 총합 지터의 격차가 1 개의 피크(예컨대, tAC=170 psec)의 중심으로서, 대강 제어용 DLL 회로(제1 DLL 회로) 안의 저정밀도 지연 라인의 일단분의 지연량±trd(예컨대, 200 psec)의 범위 내에 들어가 있다. 이 경우, DLL 회로의 로크 온후는 언제나 미세 제어용 DLL 회로(제2 회로)의 동작이 안정에 행하여지는 것이 예상된다.

한편, 도 7에 도시하는 바와 같이, 전원 지터가 ±trd의 범위에 들어 가지 않은 경우에는, 총합 지터에 2 개의 피크가 존재하여, 이들 피크 사이의 간격은 trd가 된다. 여기서는, 총합 지터의 격차가, 대강 제어용 DLL 회로내의 저정밀도 지연 라인의 일단분의 지연량 ±td의 범위로부터 벗어나 있다. 이 경우, DLL 회로의 로크 온 후에도 어떤 확률을 가지고 대강 제어용 DLL 회로의 동작을 얻을 수 있기 때문에, 유연한 지연량 설정의 동작을 보증하는 것이 어렵게 된다.

상기의 시뮬레이션의 결과로부터 명백하듯이, 계층화된 DLL 회로의 안정 동작을 보증하기 위해서는, 전원 지터의 값을 ±td의 범위 내에 넣은 것이 필요하다. 역으로 말하면, 대강 제어용 DLL 회로내의 저정밀도 지연 라인의 일단분의 지연량 trd을 전원 지터의 값보다도 크게 설정하는 것이 필요하다.

상술한 바와 같이, 본 발명의 실시예에 관하는 반도체 장치에서는, 저정밀도 지연 라인의 복수의 지연 소자를 구성하는 논리 게이트의 출력측의 노드에 CR 지연 소자나 용량 부하를 접속하거나, 상기 논리 게이트의 채널 길이를 길게 함으로써, 상기 저정밀도 지연 라인의 일단분의 지연량을 전원 지터의 값보다도 크게 설정할 수가 있기 때문에, 내부 클록 신호의 지터에 영향받는 일없이 계층화된 DLL 회로를 갖는 반도체 장치의 안정 동작을 보증하는 것이 가능하게 된다.

지금까지는, 본 발명의 실시예의 기본 구성 및 그 동작에 대하여 설명하였다. 이어서, 제1 DLL 회로(10)의 상세한 구성에 대하여 설명한다.

도 8은 도 4의 분주 회로의 일구성예를 도시하는 회로도이고, 도 9는 도 4의 분주 회로의 각 노드의 신호 파형을 도시한 타이밍 챠트이다.

도 8에 도시하는 바와 같이, 분주 회로(30)는 복수의 NAND 게이트 및 인버터에 의해 이루어지는 3단의 카운터(301∼303)를 구비하고, 신호(S1)[입력 버퍼(80)를 통한 외부 클록 신호]를 분주하여 신호(S2,(S3))를 생성한다, 또한 도 8에 있어서, 참조부호(A)는 1단번째의 카운터(301)의 출력 신호, 참조부호(B)는 2단 번째의 카운터(302)의 출력 신호이고, 각 신호 파형은 도 9에 도시하는 바와 같다. 또한, 분주 회로(30)는 복수의 NAND 게이트 및 인버터로 이루어지는 3단의 카운터로 구성되는 것에 한정되지 않고, 여러가지 논리 게이트의 조함으로서 구성할 수 있다.

도 9에 도시하는 바와 같이, 분주 회로(30)는 노드(N1)에서의 신호(S1)를 8분주하여, 외부 클록 신호의 1클록 사이클분의 기간이 고전압 레벨, 즉 'H(High) ' 레벨(고전압 레벨)로, 7 클록 사이클분이 저전압 레벨, 즉 'L(Low)' 레벨(저전압 레벨)로 이루어지는 신호(S2)를 생성한다[노드(N2)]. 한편, 분주 회로(30)는 이 신호(S2)에 상보 관계에 있는 신호(S3)를 생성한다[노드(N3)]. 즉, 신호(S3)는 3단 번째의 카운터(303)로부터 그대로 출력되는 데 비하여, 신호(S2)는 3 단 번째의 카운터(303)의 출력 신호를 인버터(304)에 의해 반전하고 나서 출력된다.

도 10은 도 8의 분주 회로를 사용한 반도체 장치의 동작을 설명하기 위한 타이밍 챠트이다. 여기서는, 신호(S0∼S3)의 위상 관계가 표시되어 있다. 도시하는 바와 같이, 저정밀도 위상 비교 회로(60)(도 4 참조)는 8주기(즉, 8 클록 사이클)에 1회의 비율로 위상 비교를 한다. 또한, 신호(S0)는 1주기 지연으로 신호(S1)에 동기하고 있다. 이에 따라, 출력 버퍼(90)에서의 내부 클록 신호는 1 클록 사이클앞의 외부 클록 신호에 위상 동기하고 있다.

또한, 분주 회로(30)의 신호(S2)의 기간(a)을 변화시킴으로써, 몇 클록 사이클앞의 외부 클록 신호로부터 내부 클록 신호를 생성하는가를 조정할 수 있다. 예컨대, 신호(S2)의 기간(a)을 3 클록 사이클분의 길이로 함으로써, 3 클록 사이클 앞의 외부 클록 신호에 동기한 내부 클록 신호를 생성할 수 있다. 또한, 신호(S2)의 기간(b)을 바꿈으로써, 몇 클록 사이클마다 위상 비교를 하는가를 조정할 수 있다.

입력 버퍼(80)의 지연 시간, 저정밀도 지연 라인(40)의 최소의 지연 시간, 고정밀도 지연 라인(32)의 최소의 지연 시간, 클록 배선의 지연 시간 및 출력 버퍼(90)의 지연 시간의 합계가 외부 클록 신호의 1 클록분의 시간(즉, 1 클록 사이클)보다도 짧은 경우에는, 1 클록 사이클 앞의 외부 클록 신호로부터 위상 동기한 내부 클록 신호를 생성할 수 있다. 이것에 대하여, 상기 합계의 지연 시간이 외부 클록 신호의 1 클록 사이클을 넘는 경우에는, 2 이상의 클록 사이클 앞의 외부 클록 신호에 위상 동기시킬 필요가 있다. 이 경우에는 기간(a)을 2 이상의 클록 사이클에 설정한다.

도 11은 도 4의 저정밀도 지연 라인의 개략적인 일구성예를 나타내는 회로도이고, 도 12는 도 4의 저정밀도 지연 라인의 보다 구체적인 구성과 동작 파형을 도시한 도면이다.

도 11에 도시하는 바와 같이, 본 발명의 실시예의 저정밀도 지연 라인(40)[또는, 저정밀도 더미 지연 라인(44)]은 복수의 NAND 게이트(40-1∼40-n)와, 복수의 인버터(40-1∼40-n+1)를 직렬로 접속하여 형성되는 n 단(n은 2 이상의 임의의 정의 정수)의 지연 소자를 포함한다. 각각의 지연 소자는 1 개의 NAND 게이트와 1 개의 인버터를 포함하는 논리 게이트로부터 구성되며, 단위 지연량을 결정한다. 상기 지연 소자는 또한 본 발명의 특징을 이루는 지연량 설정 조정부(42)를 구성하는 것이다. 게다가, 복수의 NAND 게이트(40-1)∼NAND 게이트(40-n)의 입력측에는, 저정밀도 지연 제어 회로(50)로부터의 선택 신호(Ss)를 접수하는 복수의 NAND 게이트(41-1∼41-n)이 접속되어 있다.

본 발명의 실시예에서는, 저정밀도 지연 라인(40) 내의 각각의 지연 소자를 구성하는 논리 게이트 내의 NAND 게이트 및 인버터의 출력측의 노드에 CR 지연 소자나 용량부하를 접속하거나, 상기의 NAND 게이트 및 인버터의 채널 길이를 길게 함으로써, 상기 저정밀도 지연 라인의 일단분의 지연량을 전원 지터의 값보다도 크게 설정하도록 하고 있다.

도 12a에서는, 도 11에 도시한 저정밀도 지연 라인(40) 내의 일단분의 지연 소자를 포함하는 1 비트분의 지연 회로의 구성이 도시되고, 도 12b에서는, 1 비트분의 지연 회로의 동작을 설명하기 위한 타이밍 챠트가 도시되어, 도 12c에서는, 1 비트분의 지연 회로를 복수단 접속하였을 때의 저정밀도 지연 라인의 보다 구체적인 회로 구성이 도시되어 있다.

도 12a에 도시하는 바와 같이, 1 비트분의 지연 회로는 2 개의 NAND 게이트(401, 402) 및 인버터(403)로 구성된다. 이 1 비트분의 지연 회로는 전술한 도 11의 1 개의 NAND 게이트 및 1 개의 인버터로 이루어지는 일단분의 지연 소자와, 상기 NAND 게이트의 입력측에 접속되는 다른 NAND 게이트를 포함하는 회로에 대응하는 것이다. 상기의 1 비트분의 지연 회로의 동작을 도 12b에서 설명하면, 1 개의 선택 신호(Ss)에 대응하는 입력 신호(φE)는 활성화 신호로, 'H' 레벨[여기서는, 전원 전압(Vcc)의 레벨]일 때에 지연 회로가 동작한다. 도 12b에서는 입력 신호(φE)가 'H' 레벨로 되어 신호의 접수가 가능하게 된 상태를 나타내고 있다. 신호(IN)는 1 비트분의 지연 회로에의 다른 입력 신호를 나타내고, φN은 수단 접속된 인접하는 우측으로부터의 신호를 나타내고,(OUT)는 1 비트분의 지연 회로의 출력 신호를 나타내고, 4a-1와 4a-2는 도 12a의 지연 회로에서의 대응하는 내부 단자의 동작 파형을 나타내고 있다. 따라서,(OUT)는 좌측에의 신호(φN)가 된다.

신호(φN)가 'L'레벨일 때에는, 출력 신호(OUT)는 항상 'L' 레벨이다. 신호(φN)가 'H' 레벨로 입력 신호(φE)가 'L' 레벨일 때에는 출력 신호(OUT)는 'H' 레벨이다. 신호(φN)가 'H' 레벨이고 입력 신호(φE)가 'H' 레벨일 때에, 입력 신호(IN)가 'L' 레벨이면 출력 신호(OUT)는 'H' 레벨이 되어, 입력 신호(IN)가 'H' 레벨이면 'L' 레벨이 된다. 도 12b는 φE='H', φN='H'의 상태에서, 입력 신호(IN)가 'L' 레벨에서 'H' 레벨로 상승하면, 그 입력 신호(IN)가 NAND 게이트(401, 402) 및 인버터(403)로 반전되면서, 출력 신호(OUT)로서 출력 전달되어 있는 모양을 나타내고 있다.

도 12c는 도 12a의 1 비트분의 지연 회로를 복수단 캐스케이드 접속(종속 접속)한 예로, 실제의 지연 라인로 이루어지는 가변 지연 회로에 해당한다. 도면에서는 3 단밖에 보이고 있지 않지만, 실제로는 다수단에 접속되어 있다. 다른 입력 신호(즉, 활성화 신호)(φE)의 신호선은 회로 요소마다, φE-1, φE-2 및 φE-3과 같이 복수 라인이 있어, 이들 활성화 신호는 저정밀도 지연 제어 회로(50)에 의해서 제어된다.

도면에서는 한가운데의 1 비트분의 지연 회로가 활성화되어 있고, 활성화 신호(φE-2)가 'H' 레벨로 되어 있다. 이 경우, 입력 신호(IN)가 'L' 레벨로부터 'H' 레벨에 변화하면, 좌단의 1 비트분의 지연 회로와 우단의 1 비트분의 지연 회로의 활성화 신호(φE-1, φE-2, φE-3)는 모두 'L' 레벨이므로, 굵은 선으로 도시하는 바와 같이, 입력 신호(IN)는 NAND 게이트(401-1, 401-3)에서 멈추어 버린다. 한편, 활성화되어 있는 한가운데의 1 비트분의 지연 회로의 활성화 신호(φE-2)는 'H' 레벨이므로, 입력 신호(IN)는 NAND 게이트(401-2)를 통과한다. 우측의 1 비트분의 지연 회로의 출력 신호(OUT)는 'H' 레벨이므로, 입력 신호(IN)는 NAND 게이트(402-2)도 통과하여, 출력측에는 'L' 레벨의 출력 신호(OUT)로서 전달되는 것으로 된다. 상기한 바와 같이, 활성화 신호(φN)가 'L' 레벨일 때에는, 좌측의 출력 신호(OUT)는 항상 'L' 레벨이 되기 때문에, 이 'L' 레벨의 신호는 좌측의 1 비트분의 지연 회로의 NAND 게이트 및 인버터에 순차 전달되어, 최종적인 출력 신호(OUT)로서 도출된다.

이와 같이, 활성화된 1 비트분의 지연 회로를 통해, 입력 신호(IN)는 되돌려지도록 전달되어, 최종적인 출력 신호(OUT)가 된다. 요컨대, 어떤 부분의 활성화 신호(φE)를 'H' 레벨로 할까에 의해 지연량을 제어할 수 있다. 1 비트분의 지량은 NAND 게이트와 인버터의 합계의 신호 전파 시간으로 결정되어, 이 시간이 DLL 회로의 지연량의 단위 시간, 즉 단위 지연량에 전체의 지연량에 해당하는 지연 시간은 1 비트분의 지연량에 통과하는 지연 회로의 단수를 곱한 양이 된다.

도 13은 도 11의 일단분의 지연 소자의 지연량을 미리 정해진 값보다도 크게 설정하기 위한 제1 구체적 구성예를 나타내는 회로도이다. 여기서는, 본 발명의 특징을 하는 지연량 설정 조정부(42)[또는 더미 지연량 설정 조정부(46)]로서 기능하는 일단분의 지연 소자가, 1 개의 NAND 게이트와 1 개의 인버터를 포함하는 논리 게이트로 구성되는 경우에 대하여 설명한다.

도 13에 있어서, 1 단분의 지연 소자 내의 NAND 게이트는 서로 직렬로 접속되는 P 채널 트랜지스터(Q0) 및 N 채널 트랜지스터(Q1)와, 이 N 채널 트랜지스터(Q1)의 소스에 접속되는 N 채널 트랜지스터(Q2), P 채널 트랜지스터(Q0) 및 N 채널 트랜지스터(Q1)의 출력측의 노드(#1)에 접속되는 P 채널 트랜지스터(Q3)를 갖는다. P채널 트랜지스터(Q0, Q3)의 소스는 제1 전원(고전압측 전원)(Vdd)에 접속되고, N 채널 트랜지스터(Q2)의 소스는 제2 전원(저전압측 전원)(Vss)에 접속된다. 상기 NAND 게이트의 한편의 입력 신호(IN11)는, P 채널 트랜지스터(Q0) 및 N 채널 트랜지스터(Q1)의 게이트에 동시에 입력된다. 한편, 상기 NAND 게이트의 다른쪽의 입력 신호(IN12)는 N 채널 트랜지스터(Q2)의 게이트에 입력된다.

또한, 도 13에 있어서, 1단분의 지연 소자내의 인버터는, 서로 직렬로 접속되는 P 채널 트랜지스터(Q4) 및 N 채널 트랜지스터(Q5)에 의해 구성되어, 상기 NAND 게이트의 출력측의 노드(#1)에 접속된다. P 채널 트랜지스터(Q4)의 소스는 제1 전원(Vdd)에 접속되RH, N 채널 트랜지스터(Q5)의 소스는 제2 전원(Vss)에 접속된다. 상기 NAND 게이트에서 출력된 신호는, P 채널 트랜지스터(Q4) 및 N 채널 트랜지스터(Q5)의 게이트에 동시에 공급되어, P 채널 트랜지스터(Q4) 및 N 채널 트랜지스터(Q5)의 출력측의 노드(#2)로부터 출력 신호(OUT11)로서 출력된다.

도 13에 도시하는 것과 같은 제1 구체적 구성예에서는, 적절한 저항치 및 용량치를 각각 갖는 저항(41r) 및 콘덴서(41c)로 이루어지는 CR 지연 회로를 NAND 게이트의 출력측의 노드(#1)에 접속함과 함께, 적절한 저항치 및 용량치를 각각 갖는 저항(42r) 및 콘덴서(42c)로 이루어지는 다른 CR 지연 회로를 인버터의 출력측의 노드(#2)에 접속하고 있다. 이러한 구성으로서는, CR 지연 회로에 의한 신호 지연을 이용하여 일단분의 지연 소자의 지연량을 늘릴 수 있기 때문에, 전원의 노이즈나 외부 클록 신호의 지터 등에 의해 발생하는 내부 클록 신호의 지터(전원 지터)의 값보다도 상기 지연 소자의 지연량을 크게 설정하는 것이 가능하게 된다.

도 14는 도 11의 일단분의 지연 소자의 지연량을 미리 정해진 값보다도 크게 설정하기 위한 제2 구체적 구성예를 나타내는 회로도이다. 여기서도, 지연량 설정 조정부(42)로서 기능하는 일단분의 지연 소자가, 1 개의 NAND 게이트와 1 개의 인버터를 포함하는 논리 게이트로서 구성되는 경우에 대하여 설명한다.

도 14에서의 일단분의 지연 소자내의 NAND 게이트 및 인버터의 구성은 전술한 도 13의 경우와 같기 때문에, 여기서는, 상기의 NAND 게이트 및 인버터의 상세한 설명을 생략한다.

도 14에 도시하는 것과 같은 제2 구체적 구성예에서는, 적절한 용량치를 갖는 MOS 콘덴서 등의 용량 부하 41 mc를 NAND 게이트의 출력측의 노드(#1)에 접속함과 함께, 적절한 용량치를 갖는 MOS 콘덴서 등의 용량 부하 42 mc를 인버터의 출력측의 노드(#2)에 접속하고 있다. 이러한 구성으로서는, 용량 부하에 의한 신호 지연을 이용하여 일단분의 지연 소자의 지연량을 늘릴 수 있기 때문에, 전술의 제1 구체적 구성예와 같이, 전원의 노이즈나 외부 클록 신호의 지터 등에 의해 발생하는 내부 클록 신호의 지터의 값보다도 상기 지연 소자의 지연량을 크게 설정하는 것이 가능하게 된다.

도 15는 도 11의 1 단분의 지연 소자의 지연량을 미리 정해진 값보다도 크게설정하기 위한 제3 구체적 구성예를 나타내는 회로도이다. 이 경우도, 지연량 설정 조정부(42)로서 기능하는 일단분의 지연 소자가, 1 개의 NAND 게이트와 1 개의 인버터를 포함하는 논리 게이트로 구성되는 경우에 대하여 설명한다.

그러나, 도 15에 도시하는 제3 구체적 구성예에서는, 트랜지스터의 채널 길이를 표준치보다도 길게한 상태의 P 채널 트랜지스터 및 N 채널 트랜지스터[즉, 채널 길이가 긴 트랜지스터(*Q0∼*Q6)]를 사용하여 NAND 게이트 및 인버터를 구성하고 있다. 여기서는, 설명을 간단히 하기 위해서, 채널 길이가 긴 트랜지스터(*Q0∼*Q6)의 각각을 단지 P 채널 트랜지스터 또는 N 채널 트랜지스터와 기재하는 것으로 한다.

더욱 자세히 설명하면, 도 15에 있어서, 1 단분의 지연 소자 내의 NAND 게이트는, 서로 직렬로 접속되는 P 채널형 트랜지스터(*Q0) 및 N 채널 트랜지스터(*Q1)와, 이 N 채널 트랜지스터(*Q1)의 소스에 접속되는 N 채널 트랜지스터(*Q2), P 채널 트랜지스터(*Q0) 및 N 채널 트랜지스터(*Q1)의 출력측의 노드(#1)에 접속되는 P채널 트랜지스터(*Q3)를 갖는다. P 채널 트랜지스터(*Q0, *Q3)의 소스는 제1 전원(Vdd)에 접속되고, N 채널 트랜지스터(*Q2)의 소스는 제2 전원(Vss)에 접속된다. 상기 NAND 게이트의 한편의 입력 신호(IN11)는 P 채널 트랜지스터(*Q0) 및 N 채널 트랜지스터(*Q1)의 게이트에 동시에 입력된다. 한편, 상기 NAND 게이트의 다른쪽의 입력 신호(IN12)는 N 채널 트랜지스터(*Q2)의 게이트에 입력된다.

또한, 도 15에 있어서, 1 단분의 지연 소자 내의 인버터는 서로 직렬로 접속되는 P 채널 트랜지스터(*Q4)및 N 채널 트랜지스터(*Q5)에 의해 구성되어, 상기 NAND 게이트의 출력측의 노드(#1)에 접속된다. P 채널 트랜지스터(*Q4)의 소스는 제1 전원(Vdd)에 접속되고, N 채널 트랜지스터(*Q5)의 소스는 제2 전원(Vss)에 접속된다. 상기 NAND 게이트로부터 출력된 신호는 P 채널 트랜지스터(*Q4) 및 N 채널 트랜지스터(*Q5)의 게이트에 동시에 공급되어, P 채널 트랜지스터(*Q4) 및 N 채널 트랜지스터(*Q5)의 출력측의 노드(#2)로부터 출력 신호(OUT11)로서 출력된다.

도 15에 도시하는 바와 같은 제3 구체적 구성예에서는, NAND 게이트 및 인버터를 구성하는 트랜지스터의 채널 길이를 길게 함으로써 일단분의 지연 소자의 지연량을 늘릴 수 있기 때문에, 전술한 제1 및 제2의 구체적 구성예와 같이, 전원의 노이즈나 외부 클록 신호의 지터 등에 의해 발생하는 내부 클록 신호의 지터값보다도 상기 지연 소자의 지연량을 크게 설정하는 것이 가능하게 된다. 또는, 상기 트랜지스터의 채널폭을 작게 함으로써도, 내부 클록 신호의 지터의 값보다도 상기 지연 소자의 지연량을 크게 설정하는 것이 가능하다.

또한, 저정밀도 지연 라인(40)의 지연 소자의 지연량을 전원 지터의 값보다도 크게 설정하기 위한 다른 방책으로서, 저정밀도 지연 라인 내의 전체의 지연 소자의 단수를 늘리는 것을 생각할 수 있다. 이 경우, 선택 가능한 지연 소자의 단수도 많게 함으로써 지연량을 늘릴 수 있기 때문에, 저정밀도 지연 라인 내의 지연 소자의 지연량을 전원 지터의 값보다도 크게 설정하는 것이 가능하게 된다.

도 16는 도 4의 저정밀도 지연 제어 회로의 일구성예를 도시한 도면이고, 도 17는 도 16의 저정밀도 지연 제어 회로의 동작을 설명하기 위한 타이밍 챠트이다.

도 16에 도시하는 바와 같이, 저정밀도 지연 제어 회로(50)도, 파선으로 둘러싼 1 비트분의 저정밀도 지연 제어 회로(500-2)를, 저정밀도 지연 라인 내의 지연 회로의 단수분 접속한 구성이고, 각 단의 출력이 저정밀도 지연 라인의 각 단의 활성화 신호(φE)(예컨대, φE-1∼φE-3)가 된다.

1 비트분의 저정밀도 지연 제어 회로(500-2)는 NAND 게이트(502-2)와, 인버터(503-2)로 구성되는 플립플롭의 양단에 각각 직렬로 접속된 트랜지스터(505-2, 508-2 및 507-2, 509-2), 그리고 NOR 게이트(501-2)를 갖는다. 트랜지스터(508-2)의 게이트는 전단의 단자(4a-2)에 접속되고, 또한, 트랜지스터(509-2)의 게이트는 후단의 단자(4a-5)에 접속되어, 전단과 후단의 신호를 받게 되어 있다. 한편, 직렬로 접속되어 있는 다른 쪽의 트랜지스터에는, 카운트 업할 때의 세트 신호(φSE와 φSO), 카운트 다운할 때의 리셋 신호(φRE와 φRO)가 1회로 간격으로 접속되어 있다. 도시한 바와 같이, 한가운데의 1 비트분의 저정밀도 지연 제어 회로(500-2)에서는, 트랜지스터(505-2)가 세트 신호(φSO)에 접속됨과 함께, 트랜지스터(507-2)가 리셋 신호(φRO)에 접속되고, 또한 저정밀도 지연 제어 회로(500-2)의 양측의 회로에서는 각각 다른 세트 신호(φSE)와 리셋 신호(φRE)에 접속된다. NOR 게이트(501-2)에는, 좌측의 NAND 게이트(502-1)의 단자(4a-1)와 동일 회로의 단자(4 a-2)의 신호가 입력되는 구성으로 되어 있다. 또, 리셋 신호(φR)는 저정밀도 지연 제어 회로를 리셋하는 신호로, 전원 투입후에 일시적으로 'L' 레벨이 되고, 그 후는 'H' 레벨로 고정된다.

도 17의 타이밍 챠트에 있어서, 우선, 리셋 신호(φR)가 일시적으로 'L' 레벨이 되고, 단자(4a-1, 4a-3, 4a-5)가 'H' 레벨에 리셋되어, 단자(4a-2, 4a-4, 4a-6)가 'L' 레벨에 리셋된다. 카운트 업할 때에는, 카운트 업 신호인 리셋 신호(φSE)와 세트 신호(φSO)가 교대로 'H' 레벨과 'L' 레벨을 되풀이한다. 세트 신호(φSE)가 'L' 레벨에서 'H' 레벨로 되면, 단자(4a-1)는 접지되어 'L' 레벨로 변화하고, 단자(4a-2)는 'H' 레벨로 변화한다. 단자(4a-2)가 'H' 레벨로 변화한 것을 수신하여, 활성화 신호(φE-1)는 'H' 레벨에서 'L' 레벨로 변화한다. 이 상태는 플립플롭에 래치되기 때문에, 세트 신호(φSE)가 'L' 레벨로 되돌아갔다고 해도, 활성화 신호(φE-1)는 'L' 레벨인 채로 있다.

그리고, 단자(4a-1)가 'L' 레벨로 변화한 것을 수신하여, 활성화 신호(φE-2)가 'L' 레벨에서 'H' 레벨로 변화한다. 단자(4a-2)가 'H' 레벨로 변화하였기 때문에 트랜지스터(508-2)가 온 상태(동작 상태)가 되고, 세트 신호(φSO)가 'L' 레벨에서 'H' 레벨로 되면, 단자(4a-3)는 접지되어 'L' 레벨로 변화하고, 단자(4a-4)는 'H' 레벨로 변화한다. 단자(4a-4)가 'H' 레벨로 변화한 것을 수신하여, 활성화 신호(φE-2)는 'H' 레벨에서 'L' 레벨로 변화한다. 이 상태는 플립플롭에 래치되기 때문에, 세트 신호(φSO)가 'L' 레벨로 되돌아갔다고 해도, 활성화 신호(φE-2)는 'L' 레벨인 채로 있다.

그리고, 단자(4a-3)가 'L' 레벨로 변화한 것을 수신하여, 활성화 신호(φE-3)가 'L' 레벨에서 'H' 레벨로 변화한다. 도 17에서는, 세트 신호(φSE 및 φSO)가 1 펄스씩 나와 있을 뿐이지만, 저정밀도 지연 제어 회로가 몇단에나 접속되어 있고, 세트 신호(φSE 및 φSO)가 교대로 'H' 레벨과 'L' 레벨을 반복하면, 활성화 신호(φE)가 'H' 레벨이 되는 단의 위치가 순차 우측으로 시프트한다. 따라서, 저정밀도 위상 비교 회로(60)(도 4)의 위상 비교 결과에 의해 지연량을 증가시키는 필요가 있는 경우에는, 교대로 세트 신호(φSE 및 φSO)의 펄스를 입력하면 좋다.

만일 카운트 업할 때의 세트 신호(φSE와 φSO) 및 카운트 다운할 때의 리셋 신호(φRE와 φRO)가 출력되지 않은 상태, 즉 'L' 레벨인 상태가 유지되면, 출력의 활성화 신호(φE)가 'H' 레벨이 되는 단의 위치는 고정된다. 따라서, 저정밀도 위상 비교 회로(60)의 위상 비교 결과에 의해 지연량을 유지해야 하는 경우에는, 세트 신호(φSE와 φSO) 및 리셋 신호(φRE와 φRO)의 펄스를 입력하지 않도록 한다.

카운트 다운할 때에는, 리셋 신호(φRE와 φRO)의 펄스를 교대로 입력하면, 카운트 업할 때와는 반대로 활성화 신호(φE)가 'H' 레벨이 되는 단의 위치가 순차 좌측으로 시프트한다.

이상 설명한 바와 같이, 도 16에 도시한 저정밀도 지연 제어 회로에서는, 펄스를 입력함으로써, 출력의 활성화 신호(φE) 'H' 레벨이 되는 단의 위치를 하나씩 이동시키는 것이 가능하고, 이들 활성화 신호(φE)에서 도 12의 (3)에 도시하는 저정밀도 지연 라인을 제어하면, 지연량이 1 단위씩 증감하도록 제어할 수 있다.

여기서, 저정밀도 지연 라인 및 저정밀도 지연 제어 회로에 대하여, 더욱 자세히 설명한다. 전술의 실시예에서는, 저정밀도 지연 라인으로서, 도 12의 (3)에 도시하는 것과 같은 회로를 사용하여, 도 16에 도시하는 것 같은 저정밀도 지연 제어회로에서 제어하고 있다. 지연량을 단위량씩 단계적으로 변화시킬 수 있는 회로를 실현하기 위해서는, 직렬로 접속된 복수의 신호 경로를 갖고, 이 복수의 신호 경로의 일부에서 선택적으로 신호가 출력되도록 함으로써 지연량이 선택가능한 지연 라인을 사용하는 것이 일반적이다. 이러한 지연 라인이면 지연량을 변화시킴으로써 인접하는 신호 경로로부터 신호가 출력되도록 변화시키는 과도적 상태이더라도, 어느쪽의 신호 경로도 선택되지 않은 상태는 피할 필요가 있다. 이 때문에, 상기와 같은 지연 라인을 제어하는 저정밀도 지연 제어 회로는, 과도적 상태이더라도, 어느 한 항에 신호 경로를 선택하는 신호를 상시 출력해야 한다.

도 16의 저정밀도 지연 제어 회로에서는, 각각의 단은 2 개의 상보적인 신호를 출력한다. 즉, NAND 게이트의 출력과 인버터의 출력은 상보 신호이다. 그리고, 어떤 단까지는 한편의 상태의 상보 신호를 출력하여, 그 단 이후의 단은 반전한 상보 신호를 출력하여, 반전한 상보 신호를 최초로 출력하는 단이 시프트하도록 되어 있다. 바꾸어 말하면, 도 16의 저정밀도 지연 제어 회로는, 시프트 레지스터와 같은 동작을 한다. 도 16의 저정밀도 지연 제어 회로에서는, NOR 게이트에서 이러한 시프트 레지스터의 상보 신호 중, 인접하는 2 단이 다른 상보 신호를 각 단마다 산출하여, 그 출력을 도 12의 (3)의 각 단의 선택 신호선에 접속하고 있다. 본 발명의 실시예에 사용되는 P 채널 트랜지스터 및 N 채널 트랜지스터 등의 MOS 트랜지스터에서는, 일반적으로 'H' 레벨의 논리치로부터 'L' 레벨의 논리치에의 하강쪽이, 'L' 레벨의 논리치로부터 'H' 레벨의 논리치에의 상승보다 변화 속도가 빠르다. 도 16의 저정밀도 지연 제어 회로에서는, 입력과 함께 'L' 레벨의 논리치의 NOR 게이트의 출력이, 지연 라인의 선택 위치를 지시하고 있고, 이 NOR 게이트의 입력의 한쪽이 'H' 레벨의 논리치에 변화하는 것은 느리고, 다음에 지연 라인의 선택 위치를 지시하는 NOR 게이트의 'H' 레벨의 입력은 보다 빠른 속도로 'L' 레벨로 변화한다. 따라서, 전에 선택 위치를 지시하고 있는 NOR 게이트의 출력이 선택 위치의 지시를 정지하기 전에, 다음에 선택 위치를 지시하는 NOR 게이트의 출력이 선택 위치를 지시하게 되기 때문에, 어느 쪽의 NOR 게이트도 선택 위치를 지시하지 않은 상태를 회피할 수 있다.

이어서, 도 18∼도 24를 참조하면서, 도 4의 저정밀도 위상 비교 회로(60)의 구체적인 구성 및 동작에 대하여 설명한다. 저정밀도 위상 비교 회로(60)는 위상비교부와 증폭 회로부의 2 개의 회로 부분에 의해 구성된다.

보다 자세히 말하면, 도 18은 도 4의 저정밀도 위상 비교 회로의 위상 비교부의 일구성예를 나타내는 회로도이고, 도 19는 도 18의 저정밀도 위상 비교 회로의 위상 비교부의 동작을 설명하기 위한 타이밍 챠트이고, 도 20은 도 4의 저정밀도 위상 비교 회로의 증폭 회로부의 일구성예를 나타내는 회로도이고, 도 21은 도 20의 저정밀도 위상 비교 회로의 증폭 회로부의 동작을 설명하기 위한 타이밍 챠트이다. 나아가서, 도 22는 도 20의 저정밀도 위상 비교 회로의 증폭부의 카운트 업 동작을 설명하기 위한 타이밍 챠트이고, 도 23은 동일 증폭부의 카운트 유지 동작을 설명하기 위한 타이밍 챠트이고, 도 24는 동일 증폭부의 카운트 다운 동작을 설명하기 위한 타이밍 챠트이다.

도 18에서는, 일반적인 위상 비교 회로의 구성 및 동작을 설명하기 위해서, 저정밀도 위상 비교 회로(60)(도 4)에서 비교해야 할 2 개의 신호를, 출력 신호(φout)[전술한 내부 클록 신호(INCLK)에 대응하는 신호(S0)에 해당함]와 클록 신호(φext)[전술의 외부 클록 신호(EXCLK)에 대응하는 신호(S3)에 해당함]에 의해 나타내는 것으로 한다.

여기서는, 클록 신호(φext)를 기준으로서 출력 신호(φout)의 위상이 판정되고, φa∼φe는 상기 증폭 회로부에 접속되는 출력 신호를 나타내고 있다. 도 18에 도시하는 바와 같이, 저정밀도 위상 비교 회로 내의 위상 비교부는 각각이 2 개의 NAND 게이트에 의해 구성된 플립플롭 회로(601, 603)와, 그 상태를 래치하는 래치 회로(605, 606)와, 이들 래치 회로의 활성화 신호를 생성하는 회로(604)와, 클록 신호(φext)의 위상 허용치를 얻는 1 단위의 지연량을 갖는 지연 회로(지연 소자라고도 불림)(602)와, 출력 신호(φout)를 1 단위의 지연량만 지연시키는 지연 회로(지연 소자라고도 불림)(612)를 갖고 있다.

도 19의 (1)은 비교 대상 신호인 출력 신호(φout)가, 비교 기준이 되는 클록 신호(φext)보다도 위상이 앞서 있고, 출력 신호(φout)가 클록 신호(φext)보다도 먼저 'L' 레벨로부터 'H' 레벨이 되는 경우(카운트 업때)를 나타내고 있다. 출력 신호(φout) 및 클록 신호(φext)가 함께 'L' 레벨일 때에는, 플립플롭회로(601, 603)의 단자(5a-2, 5a-3, 5a-4, 5a-5)는 함께 'H' 레벨로 되어 있다. 출력 신호(φout)가 'L' 레벨에서 'H' 레벨로 변화하면, 단자(5a-2, 5a-4)는 함께 'H' 레벨에서 'L' 레벨로 변화한다. 그 후, 클록 신호(φext)가 'L' 레벨에서 'H' 레벨로 되어, 1 단위의 지연량의 분만큼 지연되어 단자(5a-1)가 'L' 레벨에서 'H' 레벨로 되지만, 플립플롭의 양단의 전위는 이미 확정되어 있으므로, 아무것도 변화는 일어나지 않는다.

결국, 단자(5a-2)는 'L' 레벨, 단자(5a-3)는 'H' 레벨, 단자(5a-4)는 'L' 레벨, 단자(5a-5)는 'H' 레벨을 유지한다. 한편, 클록 신호(φext)가 'L'레벨에서 'H' 레벨로 변화한 데 따라서, 회로(604)의 출력 신호(φa)는 'L' 레벨에서 'H' 레벨로 변화하여, 단자(5a-6)에는 일시적으로 'H' 레벨이 되는 펄스가 인가된다. 이 단자(5a-6)의 신호는 래치 회로(605, 606)의 NAND 게이트에 입력되기 때문에, 이들 NAND 게이트 회로가 일시적으로 활성화되어, 플립플롭회로(601, 603)의 양단의 전위 상태를 래치 회로(601, 606)에 취입하게 된다. 최종적으로는, 출력 신호(φb)가 'H' 레벨, 출력 신호(φc)가 'L' 레벨, 출력 신호(φd)가 'H' 레벨, 출력 신호(φe)가 'L' 레벨이 된다.

이어서, 도 19의 (2)는 비교 대상 신호인 출력 신호(φout)와, 비교 기준이 되는 클록 신호(φext)와의 위상이 거의 같고, 출력 신호(φout)가 클록 신호(φext)와 거의 동시에 'L' 레벨에서 'H' 레벨로 되는 경우(카운트 유지시)를 나타내고 있다. 즉, 출력 신호(φout)의 상승 시점과 단자(5a-1)에서의 상승 시점과의 시간차 내에 출력 신호(φout)가 'L' 레벨에서 'H' 레벨로 변화한 경우이다. 이 경우, 우선, 클록 신호(φext)가 'L' 레벨에서 'H' 레벨로 됨으로써 플립플롭 회로(601)의 단자(5a-3)가 'L' 레벨에서 'H' 레벨로 변화하지만, 플립플롭 회로(603)에서는 단자(3a-1)가 'L' 레벨 그대로이기 때문에, 역으로 단자(5a-4)가 'H' 레벨에서 'L' 레벨로 변화한다. 그 후, 단자(5a-1)가 'H' 레벨에서 'L' 레벨로 변화하지만, 플립플롭 회로(603)의 상태는 이미 결정되어 있기 때문에 아무 변화도 일어나지 않는다. 그 다음에, 단자(5a-6)가 일시적으로 'H' 레벨이 되기 때문에, 래치 회로에는 이 상태가 기억된다. 결국, 출력 신호(φb)가 'L' 레벨, 출력 신호(φc)가 'H' 레벨, 출력 신호(φd)가 'H' 레벨, 출력 신호(φe)가 'L' 레벨이 된다.

또한, 도 19의 (3)은 비교 대상 신호인 출력 신호(φout)가, 비교 기준이 되는 클록 신호(φext)보다도 위상이 지연되어 있고, 출력 신호(φout)가 클록 신호(φext)보다도 다음에 'L' 레벨에서 'H' 레벨로 되는 경우(카운트 다운시)를 나타내고 있다. 이 경우는, 클록 신호(φext)에 의해서 2 개의 플립플롭 회로(601, 603)에 변화가 생겨, 단자(5a-3, 5a-5)가 'H' 레벨에서 'L' 레벨로 변화한다. 그리고, 최종적으로는, 출력 신호(φb)가 'L' 레벨, 출력 신호(φc)가 'H' 레벨, 출력 신호(φd)가 'L' 레벨, 출력 신호(φe)가 'H' 레벨이 된다.

이와 같이, 클록 신호(φext)의 상승 시간을 기준으로서, 출력 신호(φout)의 상승 시간이 그 이전에 'H' 레벨로 되는지, 거의 동시였는지, 또는 지연되어 'H' 레벨로 되었는지를 검출하는 것이 가능하게 된다. 이들 검출 결과를 출력 신호(φb, φc, φd 및 φe)의 값으로서 래치한 간격, 그 값에 기초하여 저정밀도 지연 제어 회로를 카운트 업할 것인지 또는 카운트 다운할 것인지를 정한다.

도 20에, 저정밀도 위상 비교 회로(60)(도 4)의 증폭 회로부의 회로 구성을 도시한다. 여기서, 증폭 회로부는 JK 플립플롭(607)과, NAND 게이트와 인버터로 구성되는 증폭부(608)의 2 개의 부분으로 이루어진다. JK 플립플롭(607)에는, 도 18의 위상 비교부에서 출력 신호(φa)가 입력되고, 이 출력 신호(φa)가 'L' 레벨인가 'H' 레벨인가에 따라서 단자(6a-9, 6a-11)의 전위가 교대로 'L' 레벨과 'H' 레벨을 반복하는 과정으로 되어 있다. 증폭부(608)는 JK 플립플롭(607)의 출력 신호와, 위상 비교부로부터의 출력 신호(φb∼φd)를 수신하여 증폭한 후에 출력한다.

또한, 도 20의 오른쪽 아래 부분에는, 출력 신호(φb, φd)에서 리셋 신호를 생성하기 위한 1 개의 NAND 게이트와 2 개의 인버터로 이루어지는 논리 회로(610)가 도시되어 있다. 비교 기준이 되는 클록 신호(φext)에 대하여 출력 신호(φout)가 ±td의 범위를 넘은 경우에는, 리셋 신호가 'H' 레벨에 있고, ± td의 범위 내에 있는 경우에는, 리셋 신호가 'L' 레벨에 있다.

우선, JK 플립플롭(607)의 동작을, 도 21의 타이밍 챠트를 참조하여 설명한다. 시간 T1에서, 출력 신호(φa)가 'H' 레벨에서 'L' 레벨로 변화하면, 단자(6 a-1, 6a-10)이 'L' 레벨에서 'H' 레벨로 변화한다. 한편, 단자(6a-1)의 변화에 따라서, 단자(6a-5, 6a-6, 6a-7)에 상태의 변화가 일어나지만, 출력 신호(φa)가 'L' 레벨이기 때문에, 단자(6a-8)에는 변화가 생기지 않는다. 결국, 단자(6a-9)의 출력 레벨은 변화하지 않고, 단자(6a-11)만이 'L' 레벨에서 'H' 레벨로 된다.

이어서, 시간 T2로 되어, 출력 신호(φa)가 'L' 레벨에서 'H' 레벨로 변화하면, 시간 T1에서의 움직임과 반대로 단자(6a-8)가 'H' 레벨에서 'L' 레벨로 변화하지만, 단자(6a-7)가 변화하지 않기 때문에 단자(6a-10)는 변화하지 않고, 출력(6a-9)은 'L' 레벨에서 'H' 레벨로 변화하고, 단자(6a-11)는 변화하지 않는다. 이렇게하여, 시간 T2 이후에서도, JK 플립 플롭 회로(607)는 출력 신호(φa)의 움직임에 따라서 단자(6a-9) 및 단자(6a-11)가 교대로 'H' 레벨과 'L' 레벨을 되풀이하는 동작을 행한다.

이어서, 증폭부(608)의 동작을, 도 22∼도 24을 참조하여 설명한다. 도 22는, 비교 기준이 되는 클록 신호(φext)의 상승에 대하여, 비교 대상 신호인 출력 신호(φout)가 먼저 'L' 레벨에서 'H' 레벨로 되는 경우를 나타내고 있다. 이 경우, 위상 비교부에서 공급되는 출력 신호(φb)가 'H' 레벨, 출력 신호(φc)가 'L' 레벨, 출력 신호(φd)가 'H' 레벨, 출력 신호(φe)가 'L' 레벨이다.

결국, 단자(6a-12)가 'H' 레벨로, 단자(6a-13)가 'L' 레벨로 고정되어, 세트 신호(φSO 및 φSE)가 JK 플립플롭의 상태에 따라서 변화하지만, 리셋 신호(φRO 및 φRE)는 단자(6a-13)가 'L' 레벨이기 때문에 변화하지 않는다.

도 23은 비교 대상 신호인 출력 신호(φout)가, 비교 기준이 되는 클록 신호(φext)와 거의 동시에 'L' 레벨에서 'H' 레벨로 되는 경우를 나타내고 있다. 이 경우, 위상 비교부에서 공급되는 출력 신호(φb)가 'L' 레벨, 출력 신호(φc)가 'H' 레벨, 출력 신호(φd)가 'H' 레벨, 출력 신호(φe)가 'L' 레벨이다. 결국, 단자(6a-12, 6a-13)가 'L' 레벨에 고정되어, 세트 신호(φSO 및 φSE)가 JK 플립플롭의 출력인 증폭부에 영향받는 일은 없고, 세트 신호(φSO 및 φSE)와, 리셋 신호(φRO 및 φRE)는 'L' 레벨에 고정된 채로 된다.

도 24는 비교 대상 신호인 출력 신호(φout)가, 비교 기준이 되는 클록 신호(φext)의 상승에 비하여 지연되어 'L' 레벨에서 'H' 레벨로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부에서 공급되는 출력 신호(φb)가 'L' 레벨, 출력 신호(φc)가 'H' 레벨, 출력 신호(φd)가 'L' 레벨, 출력 신호(φe)가 'H' 레벨이다. 결국, 단자(6a-12)가 'L' 레벨에, 단자(6a-13)가 'H' 레벨에 고정되어, 리셋 신호(φRO 및 φRE)가 JK 플립플롭의 상태에 따라서 변화하지만, 세트 신호(φSO 및 φSE)는 단자 6a-13가 'L'레벨이기 때문에 변화하지 않는다.

또, 지금까지는 본 발명의 클록 위상 조정 회로(특히, 대강 제어용의 제1 클록 위상 조정 회로)가 SDRAM 등의 고속 메모리 시스템에 적용되는 DLL 회로에 의해 구성되는 경우에 대하여 말하여 왔다. 그렇지만, 본 발명은 이러한 특정한 회로 구성에 한정되는 것이 아니라, 일반적인 반도체 장치에 적용되어 얻어지는 것은 말할 필요도 없다.

도 25는 고정밀도 지연 라인의 일구성예를 나타내는 회로도이다. 고정밀도 지연 라인(32)[또는 고정밀도 더미 지연 라인(34)]은 각 단마다, 도 12의 (3)에 나타내는 NAND 게이트(401-1, 402-1) 및 인버터(403-1)에 덧붙여 NAND 게이트(704-1) 및 인버터(705-1)를 설치하여, 한 층에 관하여 2 개의 지연 라인을 형성하고 있다. 해칭 부분의 논리 회로, 즉 NAND 게이트(704-1) 및 인버터(705-1)를 부가하는 것으로, NAND 게이트(402-1)와 인버터(403-1)로 구성되는 단위 지연 소자의 단위 지연량(예컨대, 200 psec)을 하회하는 지연량을 제어 가능하게 하는 것이다. 1 단에 대해 2 개 설치된 단위 지연 소자의 지연량의 차는 NAND 게이트(402-1)와 인버터(403-1)의 지연량과 NAND 게이트(704-1)와 인버터(705-1)의 지연량의 차이고, 이 차의 값이 고정밀도 지연 라인(32)의 정밀도가 된다.

예컨대, 도시하는 경우, 입력 신호(IN2)는 2 개의 해칭 부분의 단위 지연 소자와 3 가지의 단위 지연 소자를 통하여 출력 신호(OUT2)를 얻을 수 있다. 또한, 예컨대, 오른 쪽 이웃의 NAND 게이트(401)만이 열린 상태에서는, 입력 신호(IN2)는 3 가지의 해칭 부분의 단위 지연 소자와 2 개의 단위 지연 소자를 통과한다. 상기 2 개의 경우에서의 출력 신호의 지연량의 차는 2 개의 단위 지연 소자의 지연량의 차가 된다. 예컨대, NAND 게이트(402-1)와 인버터(403-1)로 이루어지는 단위 지연 소자가 200 psec의 지연량을 갖고, NAND 게이트(704-1)와 인버터(705-1)로 이루어지는 단위 지연 소자가 260 psec의 지연량을 갖는 경우는, 그 차의 60 psec가 고정밀도 지연 라인(32)의 정밀도가 된다. 따라서, NAND 게이트(401)[NAND 게이트(401-1)]를 제어 하는 것으로, 60 psec, 120 psec, 180 psec 및 240 psec의 지연량을 설정할 수 있다. 또, 어떠한 경로를 거치더라도 반드시 1 개의 NAND 게이트(401)를 통과하므로, 이 회로의 지연량은 반드시 포함된다. 바꾸어 말하면, 지연량의 차에 영향받지 않는다.

다른 지연량을 얻기 위해서는, 여러가지 방법을 생각할 수 있다. 예컨대, 다른 특성의 NAND 게이트와 인버터를 사용한다. 예컨대, 다른 특성의 트랜지스터를 사용하여 NAND 게이트와 인버터를 구성한다. 한편, 동일 특성의 트랜지스터를 사용하지만, 이들 트랜지스터에 인가하는 전원 전압을 다르게 하다. 나아가서, 동일 특성 또한 동일 전원 전압이더라도 팬 아우트의 차로 다른 지연량을 얻을 수 있다. 도 25의 동일 논리 소자가 모두 동일 특성으로 한 경우에 있어서, 인버터(705-1)의 팬 아웃은 2 이지만, 인버터(403-1)의 팬 아웃은 1 이다. 이 팬 아웃의 상이에 의해, 도 25의 동일 논리 소자가 모두 동일 특성으로 한 경우라도, 60∼70 psec의 차를 얻을 수 있다. 또, 고정밀도 더미 지연 라인(34)도 고정밀도 지연 라인(32)과 동일한 구성을 갖는다.

도 26는 도 4의 고정밀도 위상 비교 회로의 위상 비교부의 일구성예를 나타내는 회로도이다.

제2 DLL 회로(20)내의 고정밀도 위상 비교 회로(36)는 다음 점을 제외하여, 도 18 및 도 20에 도시한 저정밀도 위상 비교 회로(60)의 구성과 동일하다. 여기서는, 고정밀도 위상 비교 회로(36)가 저정밀도 위상 비교 회로(60)와 상이한 부분을 도 26에 도시한다. 도 26에서는, 특히 고정밀도 위상 비교 회로(14)의 위상 비교부를 나타내는 것으로 한다. 도 26의 구성에서는, 지연 회로(지연 소자라고도 불림)(730)가, 플립플롭 회로(721, 722) 사이에 설치되어 있다. 또한, NAND 게이트(731)가 지연 회로(730, 723) 사이에 설치되어, 지연 회로(730)의 인버터의 출력은 NAND 게이트(731)를 통해 지연 회로(지연 소자라고도 부름)(723)의 NAND 게이트에 입력되어 있다.

지연 회로(723,730)는 고정밀도 지연 라인(32)의 단위 지연 소자와 동일한 구성을 갖는다. 도시하는 구성에서는, 지연 회로(723, 730)는 NAND 게이트와 인버터로 이루어진다. 또, 지연 회로(723)의 인버터의 팬 아웃은 1 인데 비하여, 지연 회로(730)의 인버터의 팬 아웃은 2 이다. 이러한 지연 회로(723, 730)를 플립플롭 회로(721, 722) 사이에 설치함으로써, 신호(S0)[출력 신호(φout)]와 신호(S3)[클록 신호(φext)]가 0∼td'의 범위 내에 있는지 여부를 판단할 수 있다. 또, 위상 증폭 회로부 등을 포함하는 다른 구성은 도 18 및 도 20에 도시한 구성과 같기 때문에, 그 상세한 설명을 생략한다.

도 27은 도 26의 고정밀도 위상 비교 회로의 위상 비교부의 동작을 설명하기 위한 타이밍 챠트이다. 도 27의 (a)는 카운트 업시의 동작을 도시한 것으로, 출력 신호(φout)가 'L' 레벨에서 'H' 레벨로 상승하면 , 단자(7a-2)는 'L' 레벨로 변화한다. 또한, 단자(7a-0)는 지연 회로(430)의 작용에 의해, 출력 신호(φout)의 변화때부터 td+ td'만큼 지연되어 'H'레벨로 변화한다. 그 후, 클록 신호(φext)가 'H' 레벨로 변화하여, 단자(7a-1)는 지연 회로(723)의 작용에 의해, 상기 변화때보다 td만큼 지연되어 'H' 레벨로 변화한다. 또, 단자(7a-3) 및 단자(7 a-5)는 'H' 레벨대로 변화하지 않는다. 따라서, 단자(7a-6)의 전위 변화에 응답하여, φb='H', φc='L', φd='H' 및 φe='L'가 된다.

도 27의 (b)는 카운트 유지시의 동작을 나타낸다. 도시하는 바와 같이, 출력 신호(φout)와 클록 신호(φext)가 0∼td'의 범위 내에 있을 때는, φb='L', φc='H', φd='H' 및 φe='L'가 된다. 한편, 도 27의 (c)는 카운트 다운시의 동작을 나타낸다. 도시하는 바와 같이, φb='L', φc='H', φd='L' 및 φe='H'가 된다.

도 28은 도 4의 고정밀도 지연 제어 회로의 일구성예를 도시한 회로도이다. 도 28 중의 파선의 좌측 부분은 도 16에 도시한 저정밀도 지연 제어 회로의 구성과 실질적으로 동일하다. 파선의 우측 부분은 좌측 부분과 다소 다르다. 이것은, 리셋 신호를 저정밀도 위상 비교 회로(60)로부터 수신하였을 때에, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)을 중앙부에 리셋하기 위해서, 대응하는 NOR 게이트만큼 'H' 레벨의 신호를 출력하도록 하기 때문이다. 파선의 좌측에 인접하는 NAND 게이트(832-3)의 출력 신호는 전단의 NOR 게이트(831-2)에 입력되어 있고, 인버터(833-3)의 출력 신호는 NOR 게이트(831-3)에 입력되어 있다. 파선의 우측에 인접하는 NAND 게이트(832-4)의 출력 신호는 NOR 게이트(831-4)에 입력되어 있고, 인버터(833-4)의 출력 신호는 NOR 게이트(831-3)에 입력되어 있다. 리셋 신호(RECET TO CENTER)가 액티브('H' 레벨)로 되면, 각 단자의 레벨은 도 28에 도시하도록 되어, 고정밀도 지연 라인(32) 및 고정밀도 더미 지연 라인(34)의 중앙부에 대응하는 NOR 게이트(831-3)만큼 'H' 레벨의 신호를 출력하여, 그 밖의 NOR 게이트는 모두 'L' 레벨의 신호를 출력한다. 또, 시프트 동작은 도 16 및 도 17을 참조하여 설명한 시프트 동작과 동일하다.

도 29는 도 4의 고정밀도 지연 라인(32)의 다른 구성예를 나타내는 회로도이다. 도시하는 구성은 2 단 구성이고, 각각의 단에 지연 소자로서 콘덴서(C71, C72)를 설치하고 있다. 콘덴서(C71, C72)는 트랜지스터(Q71, Q72)를 통해 선택적으로 지연 라인에 접속된다. 트랜지스터(Q71, Q72)의 제어는 고정밀도 지연 제어 회로(35)로써 행하여진다. 예컨대, 25 fF(25×10^-15패럿)의 용량치를 갖는 콘덴서는, 50 psec의 지연량을 생성하여, 50 fF(50×10^-15패럿)의 용량치를 갖는 콘덴서는, 100 ps의 지연량을 생성한다. 따라서, 이러한 콘덴서를 사용하는 것으로, 저정밀도 지연 라인(40)보다도 고정밀도인 고정밀도 지연 라인(32)을 실현할 수 있다.

또, 그 밖의 고정밀도 지연 라인의 구성으로서, 복수의 저항을 직렬로 접속하여, 각 저항의 양단을 쇼트하는 스위치를 설치하여, 입출력 사이에서 직렬로 접속되는 저항의 수를 변화시키는 것으로, 지연량을 가변하는 구성도 가능하다. 또한, 이러한 저항과 상기 콘덴서를 짝지운 지연 회로이더라도 좋다. 또, 최종적인 지연량은 도 29에 도시한 인버터(INV71) 및 인버터(INV72)의 지연량도 포함한다.

이상 설명한 바와 같이, 본 발명의 반도체 장치에 따르면,

(1) 대강의 지연량 제어용의 제1 클록 위상 조정 회로 및 고정밀도의 지연량 제어용의 제2 클록 위상 조정 회로에 의한 위상 비교를 서로 독립적으로 하여, 또한, 제2 클록 위상 조정 회로의 위상 제어를 제1 클록 위상 조정 회로의 동작에 종속시키는 구성에 있어서, 제1 클록 위상 조정 회로 내의 복수의 지연 소자의 각각에 의해 생성되는 지연량을 미리 정해진 값보다도 크게 설정하도록 하고 있기 때문에, 계층 구조의 DLL 회로 등의 로크 온후의 동작을 안정하게 행하는 것이 가능하게 된다.

(2) 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 전원의 노이즈나 외부 클록 신호의 지터에 의해 발생하는 전원 지터의 값보다도 크게 설정하도록 하고 있기 때문에, 이러한 전원 지터에 영향받는 일없이 계층 구조의 DLL 회로 등의 로크 온 후의 안정 동작을 보증하는 것이 가능하게 된다.

(3) 제1 클록 위상 조정 회로 내의 복수의 지연 소자를 구성하는 논리 게이트의 출력측의 노드에, 저항 및 콘덴서로 이루어지는 CR 지연 회로를 접속함으로써, 상기 복수의 지연 소자의 각각의 지연량을 미리 정해진 값보다도 크게 하고 있기 때문에, 간단한 회로 구성로써 계층 구조의 DLL 회로 등의 로크 온 후의 동작을 안정하게 하는 것이 가능하게 된다.

(4) 제1 클록 위상 조정 회로 내의 복수의 지연 소자를 구성하는 논리 게이트의 출력측의 노드에 용량 부하를 접속함으로써, 상기 복수의 지연 소자의 각각의 지연량을 미리 정해진 값보다도 크게하고 있기 때문에, 간단한 회로 구성으로써 계층 구조의 DLL 회로 등의 로크 온후의 동작을 안정하게 하는 것이 가능하게 된다.

(5) 제1 클록 위상 조정 회로 내의 복수의 지연 소자를 구성하는 논리 게이트의 채널 길이를 길게 함으로써, 상기 복수의 지연 소자의 각각의 지연량을 미리 정해진 값보다도 크게 하고 있기 때문에, 쓸데없는 회로 소자를 부가하지 말고 계층 구조의 DLL 회로 등의 로크 온후의 동작을 안정하게 하는 것이 가능하게 된다.

(6) 제1 클록 위상 조정 회로 내의 복수의 지연 소자의 단수를 늘림으로써, 상기 복수의 지연 소자의 각각의 지연량을 미리 정해진 값보다도 크게 하고 있기 때문에, 회로 구성을 복잡하게 하는 일없이 계층 구조의 DLL 회로 등의 로크 온 후의 동작을 안정하게 하는 것이 가능하게 된다.

(7) 제2 클록 위상 조정 회로는, 제1 클록 위상 조정 회로가 지연량을 제어하고 있을 때는 제1 클록 위상 조정 회로에서 리셋 신호를 수신하여 리셋되어, 외부 클록 신호와 내부 클록 신호의 위상이 일치할 때에 지연량을 제어하도록 하고 있기 때문에, 상기 리셋 신호를 이용하여 계층 구조의 DLL 회로 등의 로크 온 후의 동작을 안정하게 하는 것이 가능하게 된다.

(8) 제2 클록 위상 조정 회로가 리셋되어 있을 때의 지연량과 동일한 지연량을 갖는 더미 회로부를 설치하고, 이 더미 회로부에 의해서 제2 클록 위상 조정 회로내의 신호 지연을 상쇄하고 있기 때문에, 계층 구조의 DLL 회로 등에 의한 지연량 제어를 비교적 고정밀도로써 하는 것이 가능하게 된다.

(9) 제2 클록 위상 조정 회로가 소정의 범위의 지연량을 제어하는 경우, 제1 클록 위상 조정 회로에 의한 위상 비교 결과가 상기의 범위로부터 벗어났을 때에 제1 클록 위상 조정 회로는 리셋 신호를 제2 클록 위상 조정 회로(2)에 공급하도록 하고 있기 때문에, 계층 구조의 DLL 회로 등의 자리수 올림 또는 자리수 내림의 동작을 유연하게 하는 것이 가능하게 된다.

(10) 제2 클록 위상 조정 회로 내의 복수의 지연 소자에 의해 설정되는 값은, 이들 복수의 지연 소자로 이루어지는 지연 라인이 제어 가능한 지연량의 범위의 중심이 되도록 하고 있기 때문에, 계층 구조의 DLL 회로 등의 로크 온 후에 고정밀도의 지연량 제어용 DLL 회로의 안정 동작이 보증된다.

(11) 제2 클록 위상 조정 회로가 서로 지연량이 다른 제1 지연 소자 및 제2 지연 소자와의 차를 제2 클록 위상 조정 회로의 정밀도로 하고 있기 때문에, 간단한 회로구성으로써 비교적 고정밀도의 지연량 제어용 DLL 회로를 실현하는 것이 가능하게 된다.

(12) 대략의 지연량 제어용의 제1 클록 위상 조정 회로에서 외부 클록 신호와 내부 클록 신호의 위상 비교를 행함과 함께, 고정밀도의 제1 클록 위상 조정 회로에서도 외부 클록 신호와 내부 클록 신호의 위상 비교를 하고 있기 때문에, 이들 2종의 위상 비교에 의해 비교적 고정밀도의 지연량 제어용 DLL 회로를 실현하는 것이 가능하게 된다.

(13) 제1 클록 위상 조정 회로가 2 개의 플립플롭의 조합에 의하여 외부 클록 신호와 내부 클록 신호의 위상 비교를 하고 있기 때문에, 간단한 회로 구성으로써 외부 클록 신호의 지연량 제어를 안정하게 하는 것이 가능하게 된다.

(14) 제1 클록 위상 조정 회로 내의 위상 비교용의 2 개의 플립플롭의 각각이, 2 개의 NAND 게이트를 갖고 있고, 이 NAND 게이트의 비반전 출력 및 반전 출력을 이용하여 위상 비교 결과를 출력하고 있기 때문에, 간단한 회로 구성으로써 외부 클록 신호와 내부 클록 신호의 위상차를 정확히 검출하는 것이 가능하게 된다.

Claims

외부에서 공급되는 외부 클록 신호의 위상을 조정하여 상기 외부 클록 신호에 대하여 소정의 위상만큼 지연시킨 내부 클록 신호를 생성하기 위한 제1 클록 위상 조정 회로와,

상기 제1 클록 위상 조정 회로보다도 높은 정밀도로 상기 내부 클록 신호의 위상을 제어하는 제2 클록 위상 조정 회로를 구비하며,

상기 제1 클록 위상 조정 회로 및 상기 제2 클록 위상 조정 회로에서의 상기외부 클록 신호와 상기 내부 클록 신호의 위상 비교를 서로 독립적으로 행하고, 또한 상기 제2 클록 위상 조정 회로의 상기 내부 클록 신호의 위상 제어를 상기 제1 클록 위상 조정 회로의 동작에 종속시킴으로써, 상기 외부 클록 신호에 대하여 소정의 위상 관계를 갖는 상기 내부 클록 신호를 출력하도록 상기 제1 및 제2 클록 위상 조정 회로내의 복수의 지연 소자에 의한 지연량을 부여하고,

상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 크게 설정하도록 구성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 클록 위상 조정 회로가, 상기 제1 클록 위상 조정 회로내의 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 전원의 노이즈 및 상기 외부 클록 신호의 지터의 적어도 한쪽에 의해 발생하는 상기 내부 클록 신호의 지터의 값보다도 크게 설정하는 지연량 설정 조정 수단을 갖는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하며, 저항 및 콘덴서로 이루어지는 CR 지연 회로를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을 미리 정해진 값보다도 크게 하도록 조정하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하며, 소정의 용량치를 갖는 용량 부하를 이논리 게이트의 출력측의 노드에 접속함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 크게 하도록 조정하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하며, 상기 논리 게이트의 채널 길이를 길게 함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을 미리 정해진 값보다도 커지도록 조정하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 단수를 늘림으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 미리 정해진 값보다도 커지도록 조정하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하며, 상기 제1 클록 위상 조정 회로내의 상기 지연량 설정 조정 수단이 저항 및 콘덴서로 이루어지는 CR 지연 회로를 갖고 있고, 상기 CR 지연 회로를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 상기 내부 클록 신호의 지터의 값보다도 커지도록 조정하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 제1 클록 위상 조정 회로내의 복수의 지연 소자의 각각이 적어도 1 개의 논리 게이트를 포함하며, 상기 제1 클록 위상 조정 회로내의 상기 지연량 설정 조정 수단이 소정의 용량치를 갖는 용량 부하를 갖고 있고, 상기용량 부하를 상기 논리 게이트의 출력측의 노드에 접속함으로써, 상기 복수의 지연 소자의 각각에 의해 생성되는 지연량을, 상기 내부 클록 신호의 지터의 값보다도 커지도록 조정하는 것을 특징으로 하는 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 클록 위상 조정 회로는, 상기 제1 클록 위상 조정 회로가 상기 지연량을 제어하고 있을 때는 상기 제1클록 위상 조정 회로에서 리셋 신호를 수신하여 리셋되어 있고, 제1 클록 위상 조정 회로에서 위상 비교의 대상으로 하는 상기 외부 클록 신호와 상기 내부 클록 신호의 위상이 일치할 때는, 상기 제2 클록 위상 조정 회로는 상기 지연량을 제어하는 것이 가능한 상태에 있는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 제1 및 제2 클록 위상 조정 회로는 각각, 상기 외부 클록 신호가 지나는 제1 경로와, 상기 제1 경로와 위상 비교를 행하기 위한 제2 경로를 갖고 있고, 상기 제2 경로는 상기 제2 클록 위상 조정 회로가 리셋되어 있을 때의 지연량과 동일한 지연량을 갖는 더미 회로부를 포함하는 것을 특징으로 하는반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 클록 위상 조정 회로내의 상기 복수의 지연 소자의 각각의 지연량에 의해 결정되는 정밀도를 td라고 하면, 상기 제2 클록 위상 조정 회로는 ±td를 포함하는 범위의 지연량을 제어하는 것이 가능하고, 상기 제1 클록 위상 조정 회로에 의한 위상 비교 결과가 ±td의 범위로부터 벗어난 경우에 상기 제1 클록 위상 조정 회로는 리셋 신호를 상기 제2 클록 위상 조정 회로에 공급하여, 상기 제2 클록 위상 조정 회로의 지연량을 소정의 값으로 설정하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 제1 및 제2 클록 위상 조정 회로는 각각 상기 외부 클록 신호가 지나는 제1 경로와, 상기 제1 경로와 위상 비교를 행하기 위한 제2 경로를 갖고 있고, 상기 제2 경로는 상기 제2 클록 위상 조정 회로가 리셋되어 있을 때의 지연량과 동일한 지연량을 갖는 더미 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 제2 클록 위상 조정 회로가 상기 복수의 지연 소자로 이루어지는 지연 라인을 갖고, 상기 제2 클록 위상 조정 회로내의 상기 복수의 지연 소자에 의해 설정되는 소정의 값은, 상기 지연 라인이 제어 가능한 지연량의 범위의 중심인 것을 특징으로 하는 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 클록 위상 조정 회로가 서로 지연량이 다른 제1 지연 소자 및 제2 지연 소자를 갖고 있고, 상기 제2 지연 소자는 상기 제1 지연 소자보다도 지연량이 많고, 상기 제1 지연 소자와 상기 제2 지연량의 차를 상기 제2 클록 위상 조정 회로의 정밀도로 하는 것을 특징으로 하는 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 클록 위상 조정 회로가, 상기 외부 클록 신호에서 얻어지는 제1 클록 신호를 제3 지연 소자에서 지연시킨 신호와 상기 내부 클록 신호에서 얻어지는 제2 클록 신호의 위상 비교를 행하고, 또한 상기 제1 클록 신호와 상기 제2 클록 신호를 제4 지연 소자에서 지연시킨 신호의 위상 비교를 행함으로써, 상기 외부 클록 신호와 상기 내부 클록 신호의 위상 비교 결과를 출력하는 것을 특징으로 하는 반도체 장치. .
제15항에 있어서, 상기 제1 클록 위상 조정 회로가 제1 플립플롭 및 제2 플립플롭을 갖고 있으며, 상기 제1 플립플롭은 상기 제1 클록 신호를 상기 제3 지연 소자에서 지연시킨 신호와 상기 제2 클록 신호를 각각 세트 단자 및 리셋 단자에 입력하고, 상기 제2 플립플롭은 상기 제2 클록 신호를 상기 제4 지연 소자에서 지연시킨 신호와 상기 제1 클록 신호를 각각 세트 단자 및 리셋 단자에 입력하며, 상기 제1 플립플롭 및 상기 제2 플립플롭의 조합에 의하여 상기 외부 클록 신호와 상기 내부 클록 신호의 위상 비교 결과를 출력하는 것을 특징으로 하는 반도체 장치.
제15항에 있어서, 상기 제1 및 제2 플립플롭은 각각 제1 NAND 게이트 및 제2 NAND 게이트를 갖고 있으며, 상기 제1 NAND 게이트의 제1 입력이 세트 단자로 되고, 상기 제1 NAND 게이트의 제2 입력이 상기 제2 NAND 게이트의 출력에 접속되어 비반전 출력이 되며, 상기 제2 NAND 게이트의 제1 입력이 리셋 단자로 되고, 상기 제2 NAND 게이트의 제2 입력이 상기 제1 NAND 게이트의 출력에 접속되어 반전 출력이 되는 것을 특징으로 하는 반도체 장치.
제15항에 있어서, 상기 제1 및 제2 플립플롭은 각각 제1 NAND 게이트 및 제2 NAND 게이트를 갖고 있으며, 상기 제1 NAND 게이트의 제2 입력이 세트 단자로 되고, 상기 제1 NAND 게이트의 제1 입력이 상기 제2 NAND 게이트의 출력에 접속되어 비반전 출력이 되며, 상기 제2 NAND 게이트의 제2 입력이 리셋 단자로 되고, 상기 제2 NAND 게이트의 제1 입력이 상기 제1 NAND 게이트의 출력에 접속되어 반전 출력이 되는 것을 특징으로 하는 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 클록 위상 조정 회로가 제3 플립플롭 및 제4 플립플롭을 갖고 있고, 상기 제3 플립플롭과 상기 제4 플립플롭 사이에 제5 지연 소자 및 제6 지연 소자가 설치되며, 상기 제3 플립플롭은 상기 외부 클록 신호에서 얻어지는 제1 클록 신호와 상기 내부 클록 신호에서 얻어지는 제2 클록 신호를 각각 세트 단자 및 리셋 단자에 입력하고, 상기 제4 플립플롭은 상기 제2 클록 신호를 상기 제6 지연 소자에서 지연시킨 신호와 상기 제1 클록 신호를 상기 제5 지연 소자에서 지연시킨 신호를 각각 세트 단자 및 리셋 단자에 입력하며, 상기 제3 플립플롭 및 상기 제4 플립플롭의 조합에 의하여 상기 외부 클록 신호와 상기 내부 클록 신호의 위상 비교 결과를 출력하는 것을 특징으로 하는 반도체 장치.
제19항에 있어서, 상기 제5 지연 소자가 제3 NAND 게이트와 제1 인버터에 의해 구성되고, 상기 제6 지연 소자가 제4 NAND 게이트와 제2 인버터에 의해 구성되며, 상기 제5 지연 소자와 상기 제6 지연 소자 사이에 제5 NAND 게이트가 설치되고, 상기 제6 지연 소자내의 상기 제2 인버터의 출력이 상기 제5 NAND 게이트를 통해 상기 제5 지연 소자내의 상기 제3 NAND 게이트의 입력에 접속되는 것을 특징으로 하는 반도체 장치.