JPH11316618A - 半導体装置 - Google Patents
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- JPH11316618A JPH11316618A JP10123532A JP12353298A JPH11316618A JP H11316618 A JPH11316618 A JP H11316618A JP 10123532 A JP10123532 A JP 10123532A JP 12353298 A JP12353298 A JP 12353298A JP H11316618 A JPH11316618 A JP H11316618A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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Abstract
(57)【要約】
【課題】 外部クロック信号の位相を調整して所定の位
相だけ遅らせた内部クロック信号を生成する機能を備え
た半導体装置に関し、異なる精度の階層構造のＤＬＬ回
路等を組み合わせ、電源ノイズや外部クロック信号のジ
ッタ等により電源ジッタが発生した場合でもＤＬＬ回路
等の安定動作を図ることを目的とする。 【解決手段】 外部クロック信号の位相を大まかに調整
する第１のクロック位相調整回路と、第１のクロック位
相調整回路よりも高い精度にて内部クロック信号の位相
を制御する第２のクロック位相調整回路とを備え、第１
および第２のクロック位相調整回路による位相比較を独
立に行い、第２のクロック位相調整回路の位相制御を第
１のクロック位相調整回路の動作に従属させる場合に、
第１のクロック位相調整回路内の複数の遅延素子の各々
の遅延量を、電源ノイズや外部クロック信号のジッタ等
により発生する電源ジッタよりも大きく設定する。
相だけ遅らせた内部クロック信号を生成する機能を備え
た半導体装置に関し、異なる精度の階層構造のＤＬＬ回
路等を組み合わせ、電源ノイズや外部クロック信号のジ
ッタ等により電源ジッタが発生した場合でもＤＬＬ回路
等の安定動作を図ることを目的とする。 【解決手段】 外部クロック信号の位相を大まかに調整
する第１のクロック位相調整回路と、第１のクロック位
相調整回路よりも高い精度にて内部クロック信号の位相
を制御する第２のクロック位相調整回路とを備え、第１
および第２のクロック位相調整回路による位相比較を独
立に行い、第２のクロック位相調整回路の位相制御を第
１のクロック位相調整回路の動作に従属させる場合に、
第１のクロック位相調整回路内の複数の遅延素子の各々
の遅延量を、電源ノイズや外部クロック信号のジッタ等
により発生する電源ジッタよりも大きく設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
る外部クロック信号の位相を調整して所定の位相だけ遅
延させた内部クロック信号を生成するＤＬＬ（Delay Lo
cked Loop ）回路等のクロック位相調整回路を備えた半
導体装置に関する。さらに詳しくいえば、本発明は、外
部クロック信号に対し所定の周期分、例えば、１周期分
だけ遅らせた内部クロック信号を生成し、ダイナミック
・ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記
する）等に入力されるデータの位相を上記内部クロック
信号の位相に同期させることにより、特性のばらつきや
周囲温度や電源電圧等の変動に関係なく外部クロック信
号に対し常に所定の正確な位相にてデータを取り込んで
出力する機能を備えた半導体装置に関するものである。
る外部クロック信号の位相を調整して所定の位相だけ遅
延させた内部クロック信号を生成するＤＬＬ（Delay Lo
cked Loop ）回路等のクロック位相調整回路を備えた半
導体装置に関する。さらに詳しくいえば、本発明は、外
部クロック信号に対し所定の周期分、例えば、１周期分
だけ遅らせた内部クロック信号を生成し、ダイナミック
・ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記
する）等に入力されるデータの位相を上記内部クロック
信号の位相に同期させることにより、特性のばらつきや
周囲温度や電源電圧等の変動に関係なく外部クロック信
号に対し常に所定の正確な位相にてデータを取り込んで
出力する機能を備えた半導体装置に関するものである。
【０００２】
【従来の技術】近年のＣＰＵ（中央処理装置）は、１０
０MHz 以上の高速の外部クロック信号に同期して動作す
る。すなわち、ＣＰＵの処理能力がとても高くなってき
ている。これに対し汎用ＤＲＡＭの動作速度は遅く、Ｃ
ＰＵが要求するデータを入出力することができなくなっ
てきた。このような事態に対処するために、１００MHz
以上の高速の外部クロック信号に同期して動作し、か
つ、ＣＰＵが要求するデータを入出力することが可能な
シンクロナスＤＲＡＭ（通常、ＳＤＲＡＭと略記され
る）等の新しいＤＲＡＭ各種提案されている。
０MHz 以上の高速の外部クロック信号に同期して動作す
る。すなわち、ＣＰＵの処理能力がとても高くなってき
ている。これに対し汎用ＤＲＡＭの動作速度は遅く、Ｃ
ＰＵが要求するデータを入出力することができなくなっ
てきた。このような事態に対処するために、１００MHz
以上の高速の外部クロック信号に同期して動作し、か
つ、ＣＰＵが要求するデータを入出力することが可能な
シンクロナスＤＲＡＭ（通常、ＳＤＲＡＭと略記され
る）等の新しいＤＲＡＭ各種提案されている。
【０００３】しかしながら、データの入出力を実行する
場合、周囲温度や電源電圧変動によるばらつきに起因し
てデータの不確定期間が生ずる。このために、データの
確定期間（データウィンドウ）は、ｔＣＬＫ（外部クロ
ック信号の一周期の時間）からデータの不確定時間を差
し引いた値になる。この場合、外部クロック信号が高速
になるにつれてｔＣＬＫが短くなり、データの確定時間
が少なくなるので、データの入出力のタイミングが難し
くなってくる。逆にいえば、高速の外部クロック信号の
下でデータの入出力を誤りなく実行するためには、周囲
温度や電源電圧の変動によるデータの不確定時間の増加
を最小限に抑えることが必要になってくる。
場合、周囲温度や電源電圧変動によるばらつきに起因し
てデータの不確定期間が生ずる。このために、データの
確定期間（データウィンドウ）は、ｔＣＬＫ（外部クロ
ック信号の一周期の時間）からデータの不確定時間を差
し引いた値になる。この場合、外部クロック信号が高速
になるにつれてｔＣＬＫが短くなり、データの確定時間
が少なくなるので、データの入出力のタイミングが難し
くなってくる。逆にいえば、高速の外部クロック信号の
下でデータの入出力を誤りなく実行するためには、周囲
温度や電源電圧の変動によるデータの不確定時間の増加
を最小限に抑えることが必要になってくる。
【０００４】このようなデータの不確定期間の増加を最
小限に抑えるために、高速の外部クロック信号の下で充
分なデータウィンドウを確保することができるＤＬＬ等
のクロック位相調整回路が有効になる。図３０は、一般
のクロック位相調整回路を有する半導体装置の構成を示
す回路ブロック図である。
小限に抑えるために、高速の外部クロック信号の下で充
分なデータウィンドウを確保することができるＤＬＬ等
のクロック位相調整回路が有効になる。図３０は、一般
のクロック位相調整回路を有する半導体装置の構成を示
す回路ブロック図である。
【０００５】図３０に示すような半導体装置におけるク
ロック位相調整回路、例えばディジタル式のＤＬＬ回路
１００は、外部から入力バッファ８００を介して入力さ
れる外部クロック信号ＥＸＣＬＫの遅延量（遅延時間）
を変化させることにより所定の位相だけ遅延させた内部
クロック信号ＩＮＣＬＫを生成するための複数のディレ
イライン４００およびダミーディレイライン４４０から
なる遅延回路４５０と、上記外部クロック信号ＥＸＣＬ
Ｋを分周して得られる信号の位相と、ダミーディレイラ
イン４４０からダミー出力バッファ９９０およびダミー
入力バッファ８８０を介して入力される信号の位相とを
比較する位相比較回路６６０と、この位相比較回路部６
６０による位相比較結果に基づいて、上記ディレイライ
ン４００およびダミーディレイライン４４０の遅延量を
選択する遅延制御回路５５０とを備えている。
ロック位相調整回路、例えばディジタル式のＤＬＬ回路
１００は、外部から入力バッファ８００を介して入力さ
れる外部クロック信号ＥＸＣＬＫの遅延量（遅延時間）
を変化させることにより所定の位相だけ遅延させた内部
クロック信号ＩＮＣＬＫを生成するための複数のディレ
イライン４００およびダミーディレイライン４４０から
なる遅延回路４５０と、上記外部クロック信号ＥＸＣＬ
Ｋを分周して得られる信号の位相と、ダミーディレイラ
イン４４０からダミー出力バッファ９９０およびダミー
入力バッファ８８０を介して入力される信号の位相とを
比較する位相比較回路６６０と、この位相比較回路部６
６０による位相比較結果に基づいて、上記ディレイライ
ン４００およびダミーディレイライン４４０の遅延量を
選択する遅延制御回路５５０とを備えている。
【０００６】さらに詳しく説明すると、外部クロック信
号ＥＸＣＬＫは、入力バッファ８００により所定のレベ
ルになるまで増幅された後に、分周回路３００により分
周されて遅延回路４５０に供給されると共に、位相比較
回路６６０に第１入力信号として供給される。この場
合、位相比較回路６６０の入力側において入力バッファ
８００による外部クロック信号ＣＬＫの位相遅れを相殺
するために、ダミー入力バッファ８８０が設けられてい
る。さらに、ディレイライン４００により生成された内
部クロック信号ＩＮＣＬＫに同期してデータＤＡＴＡを
出力する出力バッファ９００による内部クロック信号の
位相遅れを相殺するために、ダミー出力バッファ９９０
が設けられている。それゆえに、分周回路３００を介し
てダミーディレイライン４４０に入力された外部クロッ
ク信号ＥＸＣＬＫは、ダミー出力バッファ９９０および
ダミー入力バッファ８８０を介して位相比較回路６６０
に第２入力信号として供給されることになる。
号ＥＸＣＬＫは、入力バッファ８００により所定のレベ
ルになるまで増幅された後に、分周回路３００により分
周されて遅延回路４５０に供給されると共に、位相比較
回路６６０に第１入力信号として供給される。この場
合、位相比較回路６６０の入力側において入力バッファ
８００による外部クロック信号ＣＬＫの位相遅れを相殺
するために、ダミー入力バッファ８８０が設けられてい
る。さらに、ディレイライン４００により生成された内
部クロック信号ＩＮＣＬＫに同期してデータＤＡＴＡを
出力する出力バッファ９００による内部クロック信号の
位相遅れを相殺するために、ダミー出力バッファ９９０
が設けられている。それゆえに、分周回路３００を介し
てダミーディレイライン４４０に入力された外部クロッ
ク信号ＥＸＣＬＫは、ダミー出力バッファ９９０および
ダミー入力バッファ８８０を介して位相比較回路６６０
に第２入力信号として供給されることになる。
【０００７】この位相比較回路６６０は、上記の第１入
力信号の位相と第２入力信号の位相とを比較し、これら
の２つの入力信号の位相の比較結果を遅延制御回路５５
０に入力する。この遅延制御回路５５０は、外部クロッ
ク信号ＥＸＣＬＫと内部クロック信号ＩＮＣＬＫとの位
相差が所定の周期分（クロックサイクル分）、例えば１
周期分（３６０度）になるように、ディレイライン４０
０およびダミーディレイライン４４０の遅延量を選択し
て調整する。この結果、ディレイライン４００に入力さ
れた外部クロック信号ＥＸＣＬＫは、遅延制御回路５５
０によって調整された遅延量を付与された後、出力バッ
ファ９００に供給される。この出力バッファ９００は、
ディレイライン４００から供給された内部クロック信号
ＩＮＣＬＫに同期してデータＤＡＴＡを外部へ出力する
（ＤＯＵＴ）。
力信号の位相と第２入力信号の位相とを比較し、これら
の２つの入力信号の位相の比較結果を遅延制御回路５５
０に入力する。この遅延制御回路５５０は、外部クロッ
ク信号ＥＸＣＬＫと内部クロック信号ＩＮＣＬＫとの位
相差が所定の周期分（クロックサイクル分）、例えば１
周期分（３６０度）になるように、ディレイライン４０
０およびダミーディレイライン４４０の遅延量を選択し
て調整する。この結果、ディレイライン４００に入力さ
れた外部クロック信号ＥＸＣＬＫは、遅延制御回路５５
０によって調整された遅延量を付与された後、出力バッ
ファ９００に供給される。この出力バッファ９００は、
ディレイライン４００から供給された内部クロック信号
ＩＮＣＬＫに同期してデータＤＡＴＡを外部へ出力する
（ＤＯＵＴ）。
【０００８】ＳＤＲＡＭの動作周波数が比較的遅い場合
には、上記のような一般的な構成のディジタル式のＤＬ
Ｌ回路により対応することができる。すなわち、上記の
ディジタル式のＤＬＬ回路は、外部クロック信号ＥＸＣ
ＬＫをもとに同外部クロック信号と位相同期した内部出
力クロック信号ＩＮＣＬＫを生成することで、ＳＤＲＡ
Ｍの内部のクロック配線等による遅れの影響を取り除
き、外部入力クロック信号に同期してデータをＳＤＲＡ
Ｍの外部に出力することが可能である。しかしながら、
１００MHz を超える動作速度のＳＤＲＡＭに搭載される
ディジタル式のＤＬＬ回路は、極めて高い精度の遅延制
御を行えることが必要である。
には、上記のような一般的な構成のディジタル式のＤＬ
Ｌ回路により対応することができる。すなわち、上記の
ディジタル式のＤＬＬ回路は、外部クロック信号ＥＸＣ
ＬＫをもとに同外部クロック信号と位相同期した内部出
力クロック信号ＩＮＣＬＫを生成することで、ＳＤＲＡ
Ｍの内部のクロック配線等による遅れの影響を取り除
き、外部入力クロック信号に同期してデータをＳＤＲＡ
Ｍの外部に出力することが可能である。しかしながら、
１００MHz を超える動作速度のＳＤＲＡＭに搭載される
ディジタル式のＤＬＬ回路は、極めて高い精度の遅延制
御を行えることが必要である。
【０００９】ディジタル式のＤＬＬ回路は、ＮＡＮＤゲ
ートやインバータ等の複数の論理ゲートの組み合わせか
らなる単位遅延素子を複数個直列に接続したディレイラ
インを有している。通常、単位遅延素子の遅延量（遅延
時間）は最小で２００psec（２００×１０-12sec）程度
である。しかしながら、１００MHz を超える動作速度に
対応するためには、２００psec以下の遅延量を制御でき
る高精度のディジタル式のＤＬＬ回路が必要となる。原
理的には、２００psec以下の遅延量の単位遅延素子を使
用することで、遅延量制御の精度を向上させることが可
能である。ただし、このような２００ps以下の遅延量の
単位遅延素子のみを使用する構成で、ある程度の遅延量
を確保するには多数の単位遅延素子が必要となり、半導
体装置を構成するための回路規模が増大してしまう。そ
れゆえに、実用上の観点からすれば、半導体装置の回路
規模を増大させることなく比較的精度の高いディジタル
式のＤＬＬ回路を実現させることが要求される。
ートやインバータ等の複数の論理ゲートの組み合わせか
らなる単位遅延素子を複数個直列に接続したディレイラ
インを有している。通常、単位遅延素子の遅延量（遅延
時間）は最小で２００psec（２００×１０-12sec）程度
である。しかしながら、１００MHz を超える動作速度に
対応するためには、２００psec以下の遅延量を制御でき
る高精度のディジタル式のＤＬＬ回路が必要となる。原
理的には、２００psec以下の遅延量の単位遅延素子を使
用することで、遅延量制御の精度を向上させることが可
能である。ただし、このような２００ps以下の遅延量の
単位遅延素子のみを使用する構成で、ある程度の遅延量
を確保するには多数の単位遅延素子が必要となり、半導
体装置を構成するための回路規模が増大してしまう。そ
れゆえに、実用上の観点からすれば、半導体装置の回路
規模を増大させることなく比較的精度の高いディジタル
式のＤＬＬ回路を実現させることが要求される。
【００１０】このために、従来は、大まかな遅延量調整
用のディレイライン（すなわち、低精度ディレイライ
ン）を有するラフ（Rough ）制御用のディジタル式のＤ
ＬＬ回路（例えば、図３０参照）に加えて、より高精度
の遅延量調整用のディレイライン（すなわち、高精度デ
ィレイライン）を有するファイン（Fine）制御用のディ
ジタル式のＤＬＬ回路を設け、２種のＤＬＬ回路の構成
に階層をもたせるようにしていた。このような階層化さ
れた構造のディジタル式のＤＬＬ回路では、ディレイラ
インの桁上がりおよび桁下がりの際に遅延量をスムーズ
に変化させることによって、内部クロック信号の位相の
階層間制御をスムーズに行うようになっている。
用のディレイライン（すなわち、低精度ディレイライ
ン）を有するラフ（Rough ）制御用のディジタル式のＤ
ＬＬ回路（例えば、図３０参照）に加えて、より高精度
の遅延量調整用のディレイライン（すなわち、高精度デ
ィレイライン）を有するファイン（Fine）制御用のディ
ジタル式のＤＬＬ回路を設け、２種のＤＬＬ回路の構成
に階層をもたせるようにしていた。このような階層化さ
れた構造のディジタル式のＤＬＬ回路では、ディレイラ
インの桁上がりおよび桁下がりの際に遅延量をスムーズ
に変化させることによって、内部クロック信号の位相の
階層間制御をスムーズに行うようになっている。
【００１１】
【発明が解決しようとする課題】しかしながら、１００
MHz を超える動作速度に対応するために提案された階層
構造のディジタル式のＤＬＬ回路を有する半導体装置に
おいては、外部クロック信号のジッタや内部電源電圧の
変動に起因する内部クロック信号のジッタの影響が無視
できなくなる。
MHz を超える動作速度に対応するために提案された階層
構造のディジタル式のＤＬＬ回路を有する半導体装置に
おいては、外部クロック信号のジッタや内部電源電圧の
変動に起因する内部クロック信号のジッタの影響が無視
できなくなる。
【００１２】この内部クロック信号のジッタのうち、Ｄ
ＬＬ回路の量子化誤差に起因して発生するジッタをＤＬ
Ｌジッタとよぶ。ここで、ラフ制御用のＤＬＬ回路の低
精度ディレイライン一段分の遅延量（すなわち、低精度
ディレイラインの単位遅延素子の単位遅延量）がｔrdで
あり、ファイン制御用のＤＬＬ回路の高精度ディレイラ
イン一段分の遅延量（すなわち、高精度ディレイライン
の単位遅延素子の単位遅延量）が、ｔrdより小さい（例
えば、ｔrdの１／１０の遅延量）ｔfdである場合を想定
する。この場合、ラフ制御用のＤＬＬ回路の量子化誤差
が、低精度ディレイラインの単位遅延素子の単位遅延量
に相当し、ファイン制御用のＤＬＬ回路の量子化誤差
が、高密度ディレイラインの単位遅延素子の単位遅延量
に相当する。
ＬＬ回路の量子化誤差に起因して発生するジッタをＤＬ
Ｌジッタとよぶ。ここで、ラフ制御用のＤＬＬ回路の低
精度ディレイライン一段分の遅延量（すなわち、低精度
ディレイラインの単位遅延素子の単位遅延量）がｔrdで
あり、ファイン制御用のＤＬＬ回路の高精度ディレイラ
イン一段分の遅延量（すなわち、高精度ディレイライン
の単位遅延素子の単位遅延量）が、ｔrdより小さい（例
えば、ｔrdの１／１０の遅延量）ｔfdである場合を想定
する。この場合、ラフ制御用のＤＬＬ回路の量子化誤差
が、低精度ディレイラインの単位遅延素子の単位遅延量
に相当し、ファイン制御用のＤＬＬ回路の量子化誤差
が、高密度ディレイラインの単位遅延素子の単位遅延量
に相当する。
【００１３】また一方で、電源のノイズや外部クロック
信号等に起因して発生するジッタを、電源ジッタとよ
ぶ。この電源ジッタは、１００MHz を超える動作速度の
ＳＤＲＡＭ等においてはＤＬＬ回路の動作に及ぼす影響
が無視できなくなる。ついで、図３１および図３２を参
照しながら、上記のような電源ジッタが発生している場
合に階層構造のディジタル式のＤＬＬ回路によるクロッ
ク位相調整を行うときの問題点を説明する。
信号等に起因して発生するジッタを、電源ジッタとよ
ぶ。この電源ジッタは、１００MHz を超える動作速度の
ＳＤＲＡＭ等においてはＤＬＬ回路の動作に及ぼす影響
が無視できなくなる。ついで、図３１および図３２を参
照しながら、上記のような電源ジッタが発生している場
合に階層構造のディジタル式のＤＬＬ回路によるクロッ
ク位相調整を行うときの問題点を説明する。
【００１４】図３１は、電源ジッタが±ｔrdの範囲内に
ある場合に従来の手法によりクロック位相調整を行う様
子を示す図、図３２は、電源ジッタが±ｔrdの範囲に入
らない場合に従来の手法によりクロック位相調整を行う
様子を示す図である。階層構造のディジタル式のＤＬＬ
回路を有する半導体装置において、ラフ制御用のＤＬＬ
回路が動作するかファイン制御用のＤＬＬ回路が動作す
るかは、ラフ制御用のＤＬＬ回路内の位相比較回路が判
定しており、このような判定の基準は、外部クロック信
号等の基準クロックの位相に対して内部クロック信号の
位相が±ｔrdの範囲内にあるか否かである（条件１）。
ある場合に従来の手法によりクロック位相調整を行う様
子を示す図、図３２は、電源ジッタが±ｔrdの範囲に入
らない場合に従来の手法によりクロック位相調整を行う
様子を示す図である。階層構造のディジタル式のＤＬＬ
回路を有する半導体装置において、ラフ制御用のＤＬＬ
回路が動作するかファイン制御用のＤＬＬ回路が動作す
るかは、ラフ制御用のＤＬＬ回路内の位相比較回路が判
定しており、このような判定の基準は、外部クロック信
号等の基準クロックの位相に対して内部クロック信号の
位相が±ｔrdの範囲内にあるか否かである（条件１）。
【００１５】さらに詳しく説明すると、ファイン制御用
のＤＬＬ回路の動作中にディレイラインが桁上がりおよ
び桁下がりをするときは、ラフ制御用のＤＬＬ回路内の
位相比較回路にて検出される位相差が±ｔrdの範囲より
大きいが、装置全体としてファイン制御用のＤＬＬ回路
の動作が維持される（条件２）。しかしながら、サンプ
リングの結果２回連続してラフ制御用のＤＬＬ回路内の
位相比較回路にて検出される位相差が±ｔrdの範囲より
大きい場合、装置全体としてラフ制御用のＤＬＬ回路の
動作が遂行される（条件３）。
のＤＬＬ回路の動作中にディレイラインが桁上がりおよ
び桁下がりをするときは、ラフ制御用のＤＬＬ回路内の
位相比較回路にて検出される位相差が±ｔrdの範囲より
大きいが、装置全体としてファイン制御用のＤＬＬ回路
の動作が維持される（条件２）。しかしながら、サンプ
リングの結果２回連続してラフ制御用のＤＬＬ回路内の
位相比較回路にて検出される位相差が±ｔrdの範囲より
大きい場合、装置全体としてラフ制御用のＤＬＬ回路の
動作が遂行される（条件３）。
【００１６】第１に、電源ジッタが±ｔrdの範囲内にあ
る場合にクロック位相調整を行うケースを考える。図３
１において、左側の正規分布のように示されているのは
電源ジッタのジッタヒストグラムであり、横軸は時刻
（もしくは位相でもよい）、縦軸は頻度を表しており、
ある時刻に内部クロック信号の位相が遷移する確率を表
している（ヒストグラムのピークが内部クロック信号の
位相遷移の中心時刻を表す）。この場合、ラフ制御用の
ＤＬＬ回路は、基準クロックに対して内部クロック信号
を±ｔrdの範囲（すなわち、２ｔrd）に入るように制御
するので、図３１に示すように、あるサンプリング時刻
（Ｔ＝０）では±ｔrdの範囲から外れていても、次のサ
ンプリング時刻には、電源ジッタも含めて±ｔrdの範囲
に入るようになる。したがって、前述の条件３の状態に
は決してならないので、ＤＬＬ回路のロックオン後はい
つでもファイン制御用のＤＬＬ回路の動作が遂行され
る。ここでは、電源ジッタおよびＤＬＬジッタを含むト
ータルジッタは、図３１の右側のジッタヒストグラムに
示すように、電源ジッタとｔfdとの和（電源ジッタ＋ｔ
fd）になる。
る場合にクロック位相調整を行うケースを考える。図３
１において、左側の正規分布のように示されているのは
電源ジッタのジッタヒストグラムであり、横軸は時刻
（もしくは位相でもよい）、縦軸は頻度を表しており、
ある時刻に内部クロック信号の位相が遷移する確率を表
している（ヒストグラムのピークが内部クロック信号の
位相遷移の中心時刻を表す）。この場合、ラフ制御用の
ＤＬＬ回路は、基準クロックに対して内部クロック信号
を±ｔrdの範囲（すなわち、２ｔrd）に入るように制御
するので、図３１に示すように、あるサンプリング時刻
（Ｔ＝０）では±ｔrdの範囲から外れていても、次のサ
ンプリング時刻には、電源ジッタも含めて±ｔrdの範囲
に入るようになる。したがって、前述の条件３の状態に
は決してならないので、ＤＬＬ回路のロックオン後はい
つでもファイン制御用のＤＬＬ回路の動作が遂行され
る。ここでは、電源ジッタおよびＤＬＬジッタを含むト
ータルジッタは、図３１の右側のジッタヒストグラムに
示すように、電源ジッタとｔfdとの和（電源ジッタ＋ｔ
fd）になる。
【００１７】第２に、電源ジッタが±ｔrdの範囲に入ら
ない場合にクロック位相調整を行うケースを考える。こ
の場合は、図３２の左側のジッタヒストグラムに示すよ
うに、次のサンプリング時刻においても、電源ジッタを
含めたトータルジッタは±ｔrdの範囲に入らないので、
ファイン制御用のＤＬＬ回路の動作に移行できない場合
が生じてくる（例えば、＋ｔrdより大きい部分）。この
場合には、その次のサンプリング時刻においてもラフ制
御用のＤＬＬ回路を動作させて内部クロック信号の位相
を調整しようとする。しかしながら、このサンプリング
時刻でも、トータルジッタが±ｔrdの範囲を超えるので
（白丸（○）で囲んだ部分）、ファイン制御用のＤＬＬ
回路の動作に移行した後にラフ制御用の動作に再び移行
する場合が生じてくる。すなわち、このケースは、前述
の条件３に当てはまるので、ＤＬＬ回路のロックオン後
でもある確率でもってラフ制御用のＤＬＬ回路の動作が
起こり得る。ここでは、電源ジッタおよびＤＬＬジッタ
を含むトータルジッタは、図３２の右側のジッタヒスト
グラムに示すように、電源ジッタとｔrdとの和（電源ジ
ッタ＋ｔrd）になる。さらに、ピークとピークの間隔は
ｔrdに相当する。
ない場合にクロック位相調整を行うケースを考える。こ
の場合は、図３２の左側のジッタヒストグラムに示すよ
うに、次のサンプリング時刻においても、電源ジッタを
含めたトータルジッタは±ｔrdの範囲に入らないので、
ファイン制御用のＤＬＬ回路の動作に移行できない場合
が生じてくる（例えば、＋ｔrdより大きい部分）。この
場合には、その次のサンプリング時刻においてもラフ制
御用のＤＬＬ回路を動作させて内部クロック信号の位相
を調整しようとする。しかしながら、このサンプリング
時刻でも、トータルジッタが±ｔrdの範囲を超えるので
（白丸（○）で囲んだ部分）、ファイン制御用のＤＬＬ
回路の動作に移行した後にラフ制御用の動作に再び移行
する場合が生じてくる。すなわち、このケースは、前述
の条件３に当てはまるので、ＤＬＬ回路のロックオン後
でもある確率でもってラフ制御用のＤＬＬ回路の動作が
起こり得る。ここでは、電源ジッタおよびＤＬＬジッタ
を含むトータルジッタは、図３２の右側のジッタヒスト
グラムに示すように、電源ジッタとｔrdとの和（電源ジ
ッタ＋ｔrd）になる。さらに、ピークとピークの間隔は
ｔrdに相当する。
【００１８】上記のとおり、１００MHz を超える動作速
度に対応するために提案された従来の階層構造のディジ
タル式のＤＬＬ回路においては、電源ジッタを含めたト
ータルジッタが、ＤＬＬジッタのみに基づいて設定した
±ｔrdの範囲を超えてしまうことがあるので、ＤＬＬ回
路のロックオン後であってもラフ制御用のＤＬＬ回路が
動作する可能性が生じ、上記のＤＬＬ回路の動作の安定
性が充分に保証されなくなる。
度に対応するために提案された従来の階層構造のディジ
タル式のＤＬＬ回路においては、電源ジッタを含めたト
ータルジッタが、ＤＬＬジッタのみに基づいて設定した
±ｔrdの範囲を超えてしまうことがあるので、ＤＬＬ回
路のロックオン後であってもラフ制御用のＤＬＬ回路が
動作する可能性が生じ、上記のＤＬＬ回路の動作の安定
性が充分に保証されなくなる。
【００１９】本発明は上記問題点に鑑みてなされたもの
であり、電源のノイズや外部クロック信号等に起因して
電源ジッタが発生した場合であっても、この電源ジッタ
に影響されることなくＤＬＬ回路等のクロック位相調整
回路の安定動作を保証することが可能な半導体装置を提
供することを目的とするものである。
であり、電源のノイズや外部クロック信号等に起因して
電源ジッタが発生した場合であっても、この電源ジッタ
に影響されることなくＤＬＬ回路等のクロック位相調整
回路の安定動作を保証することが可能な半導体装置を提
供することを目的とするものである。
【００２０】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ここでは、２つのクロック
位相調整回路を有する半導体装置の構成を簡略化して示
す。上記問題点を解決するために、本発明の半導体装置
は、図１に示すように、外部から供給される外部クロッ
ク信号ＥＸＣＬＫの位相を調整して上記外部クロック信
号に対し所定の位相だけ遅延させた内部クロック信号Ｉ
ＮＣＬＫを生成するための第１のクロック位相調整回路
１と、上記第１のクロック位相調整回路１よりも高い精
度にて上記内部クロック信号の位相を制御する第２のク
ロック位相調整回路２とを備えている。
成を示すブロック図である。ここでは、２つのクロック
位相調整回路を有する半導体装置の構成を簡略化して示
す。上記問題点を解決するために、本発明の半導体装置
は、図１に示すように、外部から供給される外部クロッ
ク信号ＥＸＣＬＫの位相を調整して上記外部クロック信
号に対し所定の位相だけ遅延させた内部クロック信号Ｉ
ＮＣＬＫを生成するための第１のクロック位相調整回路
１と、上記第１のクロック位相調整回路１よりも高い精
度にて上記内部クロック信号の位相を制御する第２のク
ロック位相調整回路２とを備えている。
【００２１】さらに、図１に示す本発明の半導体装置
は、上記第１のクロック位相調整回路１および上記第２
のクロック位相調整回路２における上記外部クロック信
号と上記内部クロック信号との位相比較を互いに独立に
行い、かつ、上記第２のクロック位相調整回路２の上記
内部クロック信号の位相制御を上記第１のクロック位相
調整回路１の動作に従属させることによって、上記外部
クロック信号に対し所定の位相関係を有する上記内部ク
ロック信号を出力するように上記第１および第２のクロ
ック位相調整回路１、２内の複数の遅延素子による遅延
量を付与し、上記第１のクロック位相調整回路１内の複
数の遅延素子の各々により生成される遅延量を、予め定
められた値（例えば、内部クロック信号のジッタの値）
よりも大きく設定するように構成される。
は、上記第１のクロック位相調整回路１および上記第２
のクロック位相調整回路２における上記外部クロック信
号と上記内部クロック信号との位相比較を互いに独立に
行い、かつ、上記第２のクロック位相調整回路２の上記
内部クロック信号の位相制御を上記第１のクロック位相
調整回路１の動作に従属させることによって、上記外部
クロック信号に対し所定の位相関係を有する上記内部ク
ロック信号を出力するように上記第１および第２のクロ
ック位相調整回路１、２内の複数の遅延素子による遅延
量を付与し、上記第１のクロック位相調整回路１内の複
数の遅延素子の各々により生成される遅延量を、予め定
められた値（例えば、内部クロック信号のジッタの値）
よりも大きく設定するように構成される。
【００２２】好ましくは、図１における第１のクロック
位相調整回路１は、ラフ制御用のＤＬＬ回路等により実
現されるものであり、第２のクロック位相調整回路２
は、ファイン制御用のＤＬＬ回路等により実現されるも
のである。ここで、第１のクロック位相調整回路１は、
上記外部クロック信号ＥＸＣＬＫ（または信号Ｓ１）の
遅延量が選択可能であり、選択された遅延量だけ上記外
部クロック信号を遅延させ、上記第２のクロック位相調
整回路２への入力信号（ラフ制御によるクロック信号）
として出力する第１の遅延回路部４と、上記外部クロッ
ク信号を分周して得られる信号Ｓ３の位相と、上記第１
の遅延回路部４からダミー出力回路１９、ダミー入力回
路１８およびダミー回路部７を介して入力される信号Ｓ
０の位相とを比較する第１の位相比較回路６と、この第
１の位相比較回路部６による位相比較結果に基づいて、
上記第１の遅延回路部４の遅延量を選択する第１の遅延
制御回路部５とを備えている。
位相調整回路１は、ラフ制御用のＤＬＬ回路等により実
現されるものであり、第２のクロック位相調整回路２
は、ファイン制御用のＤＬＬ回路等により実現されるも
のである。ここで、第１のクロック位相調整回路１は、
上記外部クロック信号ＥＸＣＬＫ（または信号Ｓ１）の
遅延量が選択可能であり、選択された遅延量だけ上記外
部クロック信号を遅延させ、上記第２のクロック位相調
整回路２への入力信号（ラフ制御によるクロック信号）
として出力する第１の遅延回路部４と、上記外部クロッ
ク信号を分周して得られる信号Ｓ３の位相と、上記第１
の遅延回路部４からダミー出力回路１９、ダミー入力回
路１８およびダミー回路部７を介して入力される信号Ｓ
０の位相とを比較する第１の位相比較回路６と、この第
１の位相比較回路部６による位相比較結果に基づいて、
上記第１の遅延回路部４の遅延量を選択する第１の遅延
制御回路部５とを備えている。
【００２３】また一方で、第２のクロック位相調整回路
２は、上記第１のクロック位相調整回路１から供給され
るラフ制御によるクロック信号の遅延量が選択可能であ
り、選択された遅延量だけ当該クロック信号を遅延さ
せ、ファイン制御による内部クロック信号ＩＮＣＬＫと
して出力する第２の遅延回路部２４と、上記外部クロッ
ク信号を分周して得られる信号Ｓ３の位相と、上記第２
の遅延回路部２４から出力される信号Ｓ４の位相とを比
較する第２の位相比較回路２６と、この第２の位相比較
回路部６による位相比較結果に基づいて、上記第２の遅
延回路部２４の遅延量を選択する第２の遅延制御回路部
２５とを備えている。さらに、第２のクロック位相調整
回路２の出力側には、従来の出力バッファ９００（図３
０）とほぼ同じ機能を有するデータ出力回路９が設けら
れている。このデータ出力回路９は、上記第２の遅延回
路部２４により生成された内部クロック信号に同期して
データＤＡＴＡを外部へ出力する（ＤＯＵＴ）。
２は、上記第１のクロック位相調整回路１から供給され
るラフ制御によるクロック信号の遅延量が選択可能であ
り、選択された遅延量だけ当該クロック信号を遅延さ
せ、ファイン制御による内部クロック信号ＩＮＣＬＫと
して出力する第２の遅延回路部２４と、上記外部クロッ
ク信号を分周して得られる信号Ｓ３の位相と、上記第２
の遅延回路部２４から出力される信号Ｓ４の位相とを比
較する第２の位相比較回路２６と、この第２の位相比較
回路部６による位相比較結果に基づいて、上記第２の遅
延回路部２４の遅延量を選択する第２の遅延制御回路部
２５とを備えている。さらに、第２のクロック位相調整
回路２の出力側には、従来の出力バッファ９００（図３
０）とほぼ同じ機能を有するデータ出力回路９が設けら
れている。このデータ出力回路９は、上記第２の遅延回
路部２４により生成された内部クロック信号に同期して
データＤＡＴＡを外部へ出力する（ＤＯＵＴ）。
【００２４】さらに、図１において、外部クロック信号
ＥＸＣＬＫは、従来の入力バッファ８００（図３０）と
ほぼ同じ機能を有するクロック入力回路８により所定の
レベルになるまで増幅された後に、従来の分周回路３０
０とほぼ同じ機能を有する分周回路部３により分周さ
れ、信号Ｓ２として第１の遅延回路部４に供給されると
共に、第１の位相比較回路部６に信号Ｓ３として供給さ
れる。
ＥＸＣＬＫは、従来の入力バッファ８００（図３０）と
ほぼ同じ機能を有するクロック入力回路８により所定の
レベルになるまで増幅された後に、従来の分周回路３０
０とほぼ同じ機能を有する分周回路部３により分周さ
れ、信号Ｓ２として第１の遅延回路部４に供給されると
共に、第１の位相比較回路部６に信号Ｓ３として供給さ
れる。
【００２５】さらに、図１において、外部クロック信号
ＥＸＣＬＫの位相遅れを相殺するために、第１の位相比
較回路部３の入力側にダミー入力回路１８が設けられて
いる。さらにまた、データ出力回路９による内部クロッ
ク信号ＩＮＣＬＫの位相遅れを相殺するために、ダミー
出力回路１９が設けられている。さらにまた、第２の遅
延回路部２４による外部クロック信号の位相遅れを相殺
するために、第１の位相比較回路部３の入力側にダミー
回路部７が設けられている。それゆえに、第１の遅延回
路部４に入力された信号Ｓ１は、前述したように、ダミ
ー出力回路部１９、ダミー入力回路１８およびダミー回
路部７を介して、第１の位相比較回路部３に信号Ｓ０と
して供給されることになる。
ＥＸＣＬＫの位相遅れを相殺するために、第１の位相比
較回路部３の入力側にダミー入力回路１８が設けられて
いる。さらにまた、データ出力回路９による内部クロッ
ク信号ＩＮＣＬＫの位相遅れを相殺するために、ダミー
出力回路１９が設けられている。さらにまた、第２の遅
延回路部２４による外部クロック信号の位相遅れを相殺
するために、第１の位相比較回路部３の入力側にダミー
回路部７が設けられている。それゆえに、第１の遅延回
路部４に入力された信号Ｓ１は、前述したように、ダミ
ー出力回路部１９、ダミー入力回路１８およびダミー回
路部７を介して、第１の位相比較回路部３に信号Ｓ０と
して供給されることになる。
【００２６】さらに、好ましくは、本発明の半導体装置
において、上記第１のクロック位相調整回路１は、上記
第１のクロック位相調整回路１内の上記複数の遅延素子
の各々により生成される遅延量を、電源のノイズおよび
上記外部クロック信号のジッタの少なくとも一方により
発生する上記内部クロック信号のジッタの値よりも大き
く設定する遅延量設定調整手段１４を有する。この遅延
量設定調整手段１４は、代表的に、第１の遅延回路部４
内に設けられる。
において、上記第１のクロック位相調整回路１は、上記
第１のクロック位相調整回路１内の上記複数の遅延素子
の各々により生成される遅延量を、電源のノイズおよび
上記外部クロック信号のジッタの少なくとも一方により
発生する上記内部クロック信号のジッタの値よりも大き
く設定する遅延量設定調整手段１４を有する。この遅延
量設定調整手段１４は、代表的に、第１の遅延回路部４
内に設けられる。
【００２７】さらに、好ましくは、本発明の半導体装置
において、上記第１のクロック位相調整回路１は、同第
１のクロック位相調整回路１内の第１の遅延回路部４を
構成する複数の遅延素子の各々が少なくとも１つの論理
ゲートを含み、上記遅延量設定調整手段１４は、抵抗お
よびコンデンサからなるＣＲ遅延回路を有しており、こ
のＣＲ遅延回路を上記論理ゲートの出力側のノードに接
続することによって、上記複数の遅延素子の各々により
生成される遅延量を、予め定められた値よりも大きくす
るように調整する構成になっている。
において、上記第１のクロック位相調整回路１は、同第
１のクロック位相調整回路１内の第１の遅延回路部４を
構成する複数の遅延素子の各々が少なくとも１つの論理
ゲートを含み、上記遅延量設定調整手段１４は、抵抗お
よびコンデンサからなるＣＲ遅延回路を有しており、こ
のＣＲ遅延回路を上記論理ゲートの出力側のノードに接
続することによって、上記複数の遅延素子の各々により
生成される遅延量を、予め定められた値よりも大きくす
るように調整する構成になっている。
【００２８】さらに、好ましくは、本発明の半導体装置
は、上記第１のクロック位相調整回路１内の第１の遅延
回路部４を構成する複数の遅延素子の各々が少なくとも
１つの論理ゲートを含み、上記遅延量設定調整手段１４
は、所定の容量値を有する容量負荷を有しており、この
容量負荷を上記論理ゲートの出力側のノードに接続する
ことによって、上記複数の遅延素子の各々により生成さ
れる遅延量を、予め定められた値よりも大きくするよう
に調整する構成になっている。
は、上記第１のクロック位相調整回路１内の第１の遅延
回路部４を構成する複数の遅延素子の各々が少なくとも
１つの論理ゲートを含み、上記遅延量設定調整手段１４
は、所定の容量値を有する容量負荷を有しており、この
容量負荷を上記論理ゲートの出力側のノードに接続する
ことによって、上記複数の遅延素子の各々により生成さ
れる遅延量を、予め定められた値よりも大きくするよう
に調整する構成になっている。
【００２９】さらに、好ましくは、本発明の半導体装置
は、上記第１のクロック位相調整回路１内の第１の遅延
回路部４を構成する複数の遅延素子の各々が少なくとも
１つの論理ゲートを含み、上記論理ゲートのチャネル長
を長くすることによって、上記複数の遅延素子の各々に
より生成される遅延量を、予め定められた値よりも大き
くなるように調整する構成になっている。
は、上記第１のクロック位相調整回路１内の第１の遅延
回路部４を構成する複数の遅延素子の各々が少なくとも
１つの論理ゲートを含み、上記論理ゲートのチャネル長
を長くすることによって、上記複数の遅延素子の各々に
より生成される遅延量を、予め定められた値よりも大き
くなるように調整する構成になっている。
【００３０】さらに、好ましくは、本発明の半導体装置
は、上記第１のクロック位相調整回路１内の複数の遅延
素子の段数を増やすことによって、上記複数の遅延素子
の各々により生成される遅延量を、予め定められた値よ
りも大きくなるように調整する構成になっている。さら
に、好ましくは、本発明の半導体装置において、上記第
２のクロック位相調整回路２は、上記第１のクロック位
相調整回路１が上記遅延量を制御しているときは上記第
１のクロック位相調整回路１からリセット信号Ｓr を受
けてリセットされており、第１のクロック位相調整回路
１における位相比較の対象とする上記外部クロック信号
ＥＸＣＬＫと上記内部クロック信号ＩＮＣＬＫとの位相
が合っているときは、上記第２のクロック位相調整回路
２は上記遅延量を制御することが可能な状態にあるよう
になっている。
は、上記第１のクロック位相調整回路１内の複数の遅延
素子の段数を増やすことによって、上記複数の遅延素子
の各々により生成される遅延量を、予め定められた値よ
りも大きくなるように調整する構成になっている。さら
に、好ましくは、本発明の半導体装置において、上記第
２のクロック位相調整回路２は、上記第１のクロック位
相調整回路１が上記遅延量を制御しているときは上記第
１のクロック位相調整回路１からリセット信号Ｓr を受
けてリセットされており、第１のクロック位相調整回路
１における位相比較の対象とする上記外部クロック信号
ＥＸＣＬＫと上記内部クロック信号ＩＮＣＬＫとの位相
が合っているときは、上記第２のクロック位相調整回路
２は上記遅延量を制御することが可能な状態にあるよう
になっている。
【００３１】さらに、好ましくは、本発明の半導体装置
において、上記第１および第２のクロック位相調整回路
１、２はそれぞれ、上記外部クロック信号ＥＸＣＬＫが
通る第１の経路と、上記第１の経路と位相比較を行うた
めの第２の経路とを有しており、上記第２の経路は、上
記第２のクロック位相調整回路２がリセットされている
ときの遅延量と同一の遅延量を有するダミー回路部８を
含むようになっているさらに、好ましくは、本発明の半
導体装置において、上記第１のクロック位相調整回路１
内の上記複数の遅延素子の各々の遅延量により決定され
る精度をｔdとすると、上記第２のクロック位相調整回
路２は±ｔd を含む範囲の遅延量を制御することが可能
であり、上記第１のクロック位相調整回路１による位相
比較結果が±ｔd の範囲から外れた場合に上記第１のク
ロック位相調整回路１はリセット信号Ｓr を上記第２の
クロック位相調整回路２に供給し、上記第２のクロック
位相調整回路２の遅延量を所定の値に設定するようにな
っている。
において、上記第１および第２のクロック位相調整回路
１、２はそれぞれ、上記外部クロック信号ＥＸＣＬＫが
通る第１の経路と、上記第１の経路と位相比較を行うた
めの第２の経路とを有しており、上記第２の経路は、上
記第２のクロック位相調整回路２がリセットされている
ときの遅延量と同一の遅延量を有するダミー回路部８を
含むようになっているさらに、好ましくは、本発明の半
導体装置において、上記第１のクロック位相調整回路１
内の上記複数の遅延素子の各々の遅延量により決定され
る精度をｔdとすると、上記第２のクロック位相調整回
路２は±ｔd を含む範囲の遅延量を制御することが可能
であり、上記第１のクロック位相調整回路１による位相
比較結果が±ｔd の範囲から外れた場合に上記第１のク
ロック位相調整回路１はリセット信号Ｓr を上記第２の
クロック位相調整回路２に供給し、上記第２のクロック
位相調整回路２の遅延量を所定の値に設定するようにな
っている。
【００３２】さらに、好ましくは、本発明の半導体装置
において、上記第２のクロック位相調整回路２は、上記
複数の遅延素子からなるディレイラインを有し、上記第
２のクロック位相調整回路２内の上記複数の遅延素子に
より設定される所定の値は、上記ディレイラインが制御
可能な遅延量の範囲の中心であるようになっている。さ
らに、好ましくは、本発明の半導体装置において、上記
第２のクロック位相調整回路２は、互いに遅延量が異な
る第１の遅延素子および第２の遅延素子を有しており、
上記第２の遅延素子は上記第１の遅延素子よりも遅延量
が多く、上記第１の遅延素子と上記第２の遅延量との差
を上記第２のクロック位相調整回路２の精度としてい
る。
において、上記第２のクロック位相調整回路２は、上記
複数の遅延素子からなるディレイラインを有し、上記第
２のクロック位相調整回路２内の上記複数の遅延素子に
より設定される所定の値は、上記ディレイラインが制御
可能な遅延量の範囲の中心であるようになっている。さ
らに、好ましくは、本発明の半導体装置において、上記
第２のクロック位相調整回路２は、互いに遅延量が異な
る第１の遅延素子および第２の遅延素子を有しており、
上記第２の遅延素子は上記第１の遅延素子よりも遅延量
が多く、上記第１の遅延素子と上記第２の遅延量との差
を上記第２のクロック位相調整回路２の精度としてい
る。
【００３３】さらに、好ましくは、本発明の半導体装置
において、上記第１のクロック位相調整回路１は、上記
外部クロック信号ＥＸＣＬＫから得られる第１のクロッ
ク信号を第３の遅延素子にて遅延させた信号と上記内部
クロック信号ＩＮＣＬＫから得られる第２のクロック信
号との位相比較を行い、さらに、上記第１のクロック信
号と上記第２のクロック信号を第４の遅延素子にて遅延
させた信号との位相比較を行うことによって、上記外部
クロック信号と上記内部クロック信号との位相比較結果
を出力するようになっている。
において、上記第１のクロック位相調整回路１は、上記
外部クロック信号ＥＸＣＬＫから得られる第１のクロッ
ク信号を第３の遅延素子にて遅延させた信号と上記内部
クロック信号ＩＮＣＬＫから得られる第２のクロック信
号との位相比較を行い、さらに、上記第１のクロック信
号と上記第２のクロック信号を第４の遅延素子にて遅延
させた信号との位相比較を行うことによって、上記外部
クロック信号と上記内部クロック信号との位相比較結果
を出力するようになっている。
【００３４】さらに、好ましくは、本発明の半導体装置
において、上記第１のクロック位相調整回路１は、第１
のフリップフロップおよび第２のフリップフロップを有
しており、上記第１のフリップフロップは、上記第３の
遅延素子にて遅延させた信号と上記第２のクロック信号
とを、それぞれセット端子およびリセット端子に入力
し、上記第２のフリップフロップは、上記第４の遅延素
子にて遅延させた信号と上記第１のクロック信号とを、
それぞれセット端子およびリセット端子に入力し、上記
第１のフリップフロップおよび第２のフリップフロップ
の組み合わせにより上記外部クロック信号ＥＸＣＬＫと
上記内部クロック信号ＩＮＣＬＫとの位相比較結果を出
力するようになっている。さらに、好ましくは、本発明
の半導体装置において、上記第１および第２のフリップ
フロップはそれぞれ、第１のＮＡＮＤゲートおよび第２
のＮＡＮＤゲートを有しており、上記第１のＮＡＮＤゲ
ートの第１の入力がセット端子であって、上記第１のＮ
ＡＮＤゲートの第２の入力が上記第２のＮＡＮＤゲート
の出力に接続されて非反転出力となり、上記第２のＮＡ
ＮＤゲートの第１の入力がリセット端子であって、上記
第２のＮＡＮＤゲートの第２の入力が上記第１のＮＡＮ
Ｄゲートの出力に接続されて反転出力となる。
において、上記第１のクロック位相調整回路１は、第１
のフリップフロップおよび第２のフリップフロップを有
しており、上記第１のフリップフロップは、上記第３の
遅延素子にて遅延させた信号と上記第２のクロック信号
とを、それぞれセット端子およびリセット端子に入力
し、上記第２のフリップフロップは、上記第４の遅延素
子にて遅延させた信号と上記第１のクロック信号とを、
それぞれセット端子およびリセット端子に入力し、上記
第１のフリップフロップおよび第２のフリップフロップ
の組み合わせにより上記外部クロック信号ＥＸＣＬＫと
上記内部クロック信号ＩＮＣＬＫとの位相比較結果を出
力するようになっている。さらに、好ましくは、本発明
の半導体装置において、上記第１および第２のフリップ
フロップはそれぞれ、第１のＮＡＮＤゲートおよび第２
のＮＡＮＤゲートを有しており、上記第１のＮＡＮＤゲ
ートの第１の入力がセット端子であって、上記第１のＮ
ＡＮＤゲートの第２の入力が上記第２のＮＡＮＤゲート
の出力に接続されて非反転出力となり、上記第２のＮＡ
ＮＤゲートの第１の入力がリセット端子であって、上記
第２のＮＡＮＤゲートの第２の入力が上記第１のＮＡＮ
Ｄゲートの出力に接続されて反転出力となる。
【００３５】さらに、好ましくは、本発明の半導体装置
において、上記第１および第２のフリップフロップはそ
れぞれ、第１のＮＡＮＤゲートおよび第２のＮＡＮＤゲ
ートを有しており、上記第１のＮＡＮＤゲートの第２の
入力がセット端子であって、上記第１のＮＡＮＤゲート
の第１の入力が上記第２のＮＡＮＤゲートの出力に接続
されて非反転出力となり、上記第２のＮＡＮＤゲートの
第２の入力がリセット端子であって、上記第２のＮＡＮ
Ｄゲートの第１の入力が上記第１のＮＡＮＤゲートの出
力に接続されて反転出力となる。
において、上記第１および第２のフリップフロップはそ
れぞれ、第１のＮＡＮＤゲートおよび第２のＮＡＮＤゲ
ートを有しており、上記第１のＮＡＮＤゲートの第２の
入力がセット端子であって、上記第１のＮＡＮＤゲート
の第１の入力が上記第２のＮＡＮＤゲートの出力に接続
されて非反転出力となり、上記第２のＮＡＮＤゲートの
第２の入力がリセット端子であって、上記第２のＮＡＮ
Ｄゲートの第１の入力が上記第１のＮＡＮＤゲートの出
力に接続されて反転出力となる。
【００３６】さらに、好ましくは、本発明の半導体装置
において、上記第２のクロック位相調整回路は、第３の
フリップフロップおよび第４のフリップフロップを有し
ており、上記第３のフリップフロップと上記第４のフリ
ップフロップとの間に第５の遅延素子および第６の遅延
素子が設けられ、上記第３のフリップフロップは、上記
外部クロック信号から得られる第１のクロック信号と上
記内部クロック信号から得られる第２のクロック信号と
を、それぞれセット端子およびリセット端子に入力し、
上記第４のフリップフロップは、上記第２のクロック信
号を上記第６の遅延素子にて遅延させた信号と上記第１
のクロック信号を上記第５の遅延素子にて遅延させた信
号とを、それぞれセット端子およびリセット端子に入力
し、上記第３のフリップフロップおよび上記第４のフリ
ップフロップの組み合わせにより上記外部クロック信号
と上記内部クロック信号との位相比較結果を出力するよ
うになっている。
において、上記第２のクロック位相調整回路は、第３の
フリップフロップおよび第４のフリップフロップを有し
ており、上記第３のフリップフロップと上記第４のフリ
ップフロップとの間に第５の遅延素子および第６の遅延
素子が設けられ、上記第３のフリップフロップは、上記
外部クロック信号から得られる第１のクロック信号と上
記内部クロック信号から得られる第２のクロック信号と
を、それぞれセット端子およびリセット端子に入力し、
上記第４のフリップフロップは、上記第２のクロック信
号を上記第６の遅延素子にて遅延させた信号と上記第１
のクロック信号を上記第５の遅延素子にて遅延させた信
号とを、それぞれセット端子およびリセット端子に入力
し、上記第３のフリップフロップおよび上記第４のフリ
ップフロップの組み合わせにより上記外部クロック信号
と上記内部クロック信号との位相比較結果を出力するよ
うになっている。
【００３７】さらに、好ましくは、本発明の半導体装置
において、上記第５の遅延素子は、第３のＮＡＮＤゲー
トと第１のインバータにより構成されると共に、上記第
６の遅延素子は、第４のＮＡＮＤゲートと第２のインバ
ータにより構成され、上記第５の遅延素子と上記第６の
遅延素子との間に第５のＮＡＮＤゲートが設けられ、上
記第６の遅延素子内の上記第２のインバータの出力が、
上記第５のＮＡＮＤゲートを介して、上記第５の遅延素
子内の上記第３のＮＡＮＤゲートの入力に接続されるよ
うになっている。
において、上記第５の遅延素子は、第３のＮＡＮＤゲー
トと第１のインバータにより構成されると共に、上記第
６の遅延素子は、第４のＮＡＮＤゲートと第２のインバ
ータにより構成され、上記第５の遅延素子と上記第６の
遅延素子との間に第５のＮＡＮＤゲートが設けられ、上
記第６の遅延素子内の上記第２のインバータの出力が、
上記第５のＮＡＮＤゲートを介して、上記第５の遅延素
子内の上記第３のＮＡＮＤゲートの入力に接続されるよ
うになっている。
【００３８】本発明によれば、大まかな遅延量調整用の
ＤＬＬ回路等に含まれる複数の遅延素子を構成する論理
ゲートの出力側のノードにＣＲ遅延素子や容量負荷を接
続したり、上記論理ゲートのチャネル長を長くしたりす
ることによって、上記複数の遅延素子の一段分の遅延量
を、電源のノイズや外部クロック信号のジッタ等に起因
する内部クロック信号のジッタの値よりも大きく設定す
ることができるので、内部クロック信号のジッタに影響
されることなく階層構造のＤＬＬ回路等を有する半導体
装置の安定動作を保証することが可能になる。
ＤＬＬ回路等に含まれる複数の遅延素子を構成する論理
ゲートの出力側のノードにＣＲ遅延素子や容量負荷を接
続したり、上記論理ゲートのチャネル長を長くしたりす
ることによって、上記複数の遅延素子の一段分の遅延量
を、電源のノイズや外部クロック信号のジッタ等に起因
する内部クロック信号のジッタの値よりも大きく設定す
ることができるので、内部クロック信号のジッタに影響
されることなく階層構造のＤＬＬ回路等を有する半導体
装置の安定動作を保証することが可能になる。
【００３９】
【発明の実施の形態】以下、添付図面（図２〜図２９）
を参照しながら本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭ（シンクロナスＤＲＡＭの構成およびそ
の動作を最初に説明することとする。
を参照しながら本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭ（シンクロナスＤＲＡＭの構成およびそ
の動作を最初に説明することとする。
【００４０】図２は、本発明の半導体装置が適用される
ＳＤＲＡＭの概略的構成を示すブロック図であり、図３
は、図２のＳＤＲＡＭの動作を説明するためのタイミン
グチャートである。図２に示すＳＤＲＡＭからなる半導
体チップは、チップ内のメモリ領域を構成するための複
数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有
する２０４８ビット×２０４８ビットのＤＲＡＭコア１
０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、
１０８ｂに供給すべき各種の制御信号（ローアドレス制
御信号ＲＡＳ、コラムアドレス信号ＣＡＳ、およびライ
トイネーブル信号ＷＥ）を保持する制御信号ラッチ１０
５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定する
ためのモードレジスタ１０６と、コラムアドレスをカウ
ントしてデータをアクセスするためのコラムアドレスカ
ウンタ１０７ａ、１０７ｂとを備えている。
ＳＤＲＡＭの概略的構成を示すブロック図であり、図３
は、図２のＳＤＲＡＭの動作を説明するためのタイミン
グチャートである。図２に示すＳＤＲＡＭからなる半導
体チップは、チップ内のメモリ領域を構成するための複
数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有
する２０４８ビット×２０４８ビットのＤＲＡＭコア１
０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、
１０８ｂに供給すべき各種の制御信号（ローアドレス制
御信号ＲＡＳ、コラムアドレス信号ＣＡＳ、およびライ
トイネーブル信号ＷＥ）を保持する制御信号ラッチ１０
５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定する
ためのモードレジスタ１０６と、コラムアドレスをカウ
ントしてデータをアクセスするためのコラムアドレスカ
ウンタ１０７ａ、１０７ｂとを備えている。
【００４１】さらに、図２に示す半導体チップは、クロ
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロック信号（すな
わち、外部クロック信号）ＣＬＫを保持して他の回路部
に供給するためのクロックバッファ１０１と、各種のコ
マンド信号（チップセレクト信号／ＣＳ、ローアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、およびライトイネーブル信号／ＷＥ）をデ
コードして上記制御信号ラッチ１０５ａ、１０５ｂおよ
びモードレジスタ１０６に供給するコマンドデコーダ１
０２と、ローアドレスおよびコラムアドレスを含むメモ
リアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信
号Ａ１１を保持してモードレジスタ１０６、コラムアド
レスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１
０８ａ、１０８ｂに供給するアドレスバッファ／レジス
タおよびバンクセレクタ１０３と、各種のデータＤＱ
（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコ
アのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジス
タ１０４とを備えている。
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロック信号（すな
わち、外部クロック信号）ＣＬＫを保持して他の回路部
に供給するためのクロックバッファ１０１と、各種のコ
マンド信号（チップセレクト信号／ＣＳ、ローアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、およびライトイネーブル信号／ＷＥ）をデ
コードして上記制御信号ラッチ１０５ａ、１０５ｂおよ
びモードレジスタ１０６に供給するコマンドデコーダ１
０２と、ローアドレスおよびコラムアドレスを含むメモ
リアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信
号Ａ１１を保持してモードレジスタ１０６、コラムアド
レスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１
０８ａ、１０８ｂに供給するアドレスバッファ／レジス
タおよびバンクセレクタ１０３と、各種のデータＤＱ
（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコ
アのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジス
タ１０４とを備えている。
【００４２】さらに、図２において、チップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合わせ
により各種のコマンドを入力することによって動作モー
ドが決定されるようになっている。これらの各種コマン
ドは、コマンドデコーダ１０２により解読され、動作モ
ードに応じて各回路を制御することになる。また一方
で、上記のチップセレクト信号／ＣＳ、ローアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御
信号ラッチ１０５ａと１０５ｂにも入力され、次のコマ
ンドが入力されるまで現在のコマンド信号の状態がラッ
チされる。
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合わせ
により各種のコマンドを入力することによって動作モー
ドが決定されるようになっている。これらの各種コマン
ドは、コマンドデコーダ１０２により解読され、動作モ
ードに応じて各回路を制御することになる。また一方
で、上記のチップセレクト信号／ＣＳ、ローアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御
信号ラッチ１０５ａと１０５ｂにも入力され、次のコマ
ンドが入力されるまで現在のコマンド信号の状態がラッ
チされる。
【００４３】さらにまた、図２において、メモリアドレ
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ／レジスタおよびバンクセレクタ
１０３により増幅されて各バンクのロードアドレスとし
て使用されると共に、コラムアドレスカウンタ１０７
ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア
１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデ
ータバッファ／レジスタ１０４により増幅され、外部か
ら入力される外部クロック信号ＣＬＫの立ち上がりに同
期して出力される。データ入力についても同様の動作が
行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力
されたデータがＤＲＡＭコア１０８ａ、１０８ｂに書き
込まれる。
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ／レジスタおよびバンクセレクタ
１０３により増幅されて各バンクのロードアドレスとし
て使用されると共に、コラムアドレスカウンタ１０７
ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア
１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデ
ータバッファ／レジスタ１０４により増幅され、外部か
ら入力される外部クロック信号ＣＬＫの立ち上がりに同
期して出力される。データ入力についても同様の動作が
行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力
されたデータがＤＲＡＭコア１０８ａ、１０８ｂに書き
込まれる。
【００４４】図３に示すタイミングチャートにおいて
は、（ａ）部の外部クロック信号ＣＬＫの立ち上がりに
同期して各種の制御信号がＤＲＡＭコアに入力され
（（ｂ）部に示す）、このＤＲＡＭコア内のデータが読
み出される。この場合、まず初めに、ＤＲＡＭコア内の
メモリマトリックスのローアドレス（Row Address ）が
選択され、所定の遅れ時間（後述のローアドレスアクセ
ス時間ｔＲＣＤに相当する）が経過した後にコラムアド
レス（Column Address）が選択されてデータ読み出し動
作が開始される。
は、（ａ）部の外部クロック信号ＣＬＫの立ち上がりに
同期して各種の制御信号がＤＲＡＭコアに入力され
（（ｂ）部に示す）、このＤＲＡＭコア内のデータが読
み出される。この場合、まず初めに、ＤＲＡＭコア内の
メモリマトリックスのローアドレス（Row Address ）が
選択され、所定の遅れ時間（後述のローアドレスアクセ
ス時間ｔＲＣＤに相当する）が経過した後にコラムアド
レス（Column Address）が選択されてデータ読み出し動
作が開始される。
【００４５】さらに詳しく説明すると、ＳＤＲＡＭから
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性状態になり、ローアドレス
に応じたワード線を選択し、この選択されたワード線上
のセル情報をビット線に出力した後に、センスアンプに
て増幅する。また一方で、上記のローアドレスのアクセ
スに関係した部分の動作時間（ローアドレスアクセス時
間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡ
Ｄ）およびコラムアドレスを入力する。このコラムアド
レスに従って、選択されたセンスアンプのデータをデー
タバス線に出力した後に、データバスアンプにて増幅
し、出力バッファによりさらに増幅することによって出
力端子にデータＤＱが出力される（（ｃ）部に示す）。
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性状態になり、ローアドレス
に応じたワード線を選択し、この選択されたワード線上
のセル情報をビット線に出力した後に、センスアンプに
て増幅する。また一方で、上記のローアドレスのアクセ
スに関係した部分の動作時間（ローアドレスアクセス時
間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡ
Ｄ）およびコラムアドレスを入力する。このコラムアド
レスに従って、選択されたセンスアンプのデータをデー
タバス線に出力した後に、データバスアンプにて増幅
し、出力バッファによりさらに増幅することによって出
力端子にデータＤＱが出力される（（ｃ）部に示す）。
【００４６】これら一連の動作は汎用のＤＲＡＭの動作
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロック信号ＣＬＫの周期に等しくなる。ＳＤＲ
ＡＭでのアクセス時間には３種類あり、いずれも外部ク
ロック信号ＣＬＫの立ち上がり時点を基準にして定義さ
れる。図３において、ｔＲＡＣはローアドレスのアクセ
スに関係した部分の動作時間を示すローアドレスアクセ
ス時間、ｔＣＡＣはコラムドレスのアクセスに関係した
部分の動作時間を示すコラムアドレスアクセス時間、ｔ
ＡＣは外部クロック信号ＣＬＫからデータ出力までの時
間遅れを示すクロックアクセス時間を示している。上記
ＳＤＲＡＭを高速のメモリシステムにて使用する場合、
コマンドを入力してから最初にデータが得られるまでの
時間を示すｔＲＡＣやｔＣＡＣも重要であるが、データ
の転送速度を高める上では、クロックアクセス時間ｔＡ
Ｃも重要である。
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロック信号ＣＬＫの周期に等しくなる。ＳＤＲ
ＡＭでのアクセス時間には３種類あり、いずれも外部ク
ロック信号ＣＬＫの立ち上がり時点を基準にして定義さ
れる。図３において、ｔＲＡＣはローアドレスのアクセ
スに関係した部分の動作時間を示すローアドレスアクセ
ス時間、ｔＣＡＣはコラムドレスのアクセスに関係した
部分の動作時間を示すコラムアドレスアクセス時間、ｔ
ＡＣは外部クロック信号ＣＬＫからデータ出力までの時
間遅れを示すクロックアクセス時間を示している。上記
ＳＤＲＡＭを高速のメモリシステムにて使用する場合、
コマンドを入力してから最初にデータが得られるまでの
時間を示すｔＲＡＣやｔＣＡＣも重要であるが、データ
の転送速度を高める上では、クロックアクセス時間ｔＡ
Ｃも重要である。
【００４７】さらに、図３において、ｔＯＨは前のサイ
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリシステムでは使用することができ
ない時間である。
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリシステムでは使用することができ
ない時間である。
【００４８】上記のデータ不確定時間は、ＳＤＲＡＭの
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、外部ク
ロック信号ＣＬＫに対してデータが常に所定の位相で出
力されること、すなわち、クロックアクセス時間ｔＡＣ
が常に一定であることが要求される。例えば、データの
出力が内部クロック信号の立ち上がりに同期して行われ
ることが望ましい場合、外部クロック信号ＣＬＫと内部
クロック信号の位相差が常に所定の周期分、例えば、３
６０度に保持されるようにクロック位相調整回路（図１
参照）のディレイ回路部（図１参照）の遅延量を設定す
ることが必要である。
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、外部ク
ロック信号ＣＬＫに対してデータが常に所定の位相で出
力されること、すなわち、クロックアクセス時間ｔＡＣ
が常に一定であることが要求される。例えば、データの
出力が内部クロック信号の立ち上がりに同期して行われ
ることが望ましい場合、外部クロック信号ＣＬＫと内部
クロック信号の位相差が常に所定の周期分、例えば、３
６０度に保持されるようにクロック位相調整回路（図１
参照）のディレイ回路部（図１参照）の遅延量を設定す
ることが必要である。
【００４９】図４は、本発明の一実施例の構成を示す回
路ブロック図であり、図５は、図４の実施例の概略的な
動作を説明するためのタイミングチャートである。な
お、これ以降、前述した構成要素と同様のものについて
は、同一の参照番号を付して表すこととする。図４に示
す実施例に係る半導体装置においては、本発明の第１の
クロック位相調整回路１（図１参照）として、外部から
供給される外部クロック信号ＥＸＣＬＫの遅延量（位
相）を大まかに調整して同外部クロック信号と所定の位
相関係を有するクロック信号を生成する第１のＤＬＬ回
路１０が設けられている。さらに、本発明の第２のクロ
ック位相調整回路２（図１参照）として、第１のＤＬＬ
回路１０から供給されるクロック信号の遅延量（位相）
を高精度にて調整して所定の周期分の位相だけ正確に遅
らせた内部クロック信号ＩＮＣＬＫを生成する第２のＤ
ＬＬ回路２０が設けられている。すなわち、第２のＤＬ
Ｌ回路２０は第１のＤＬＬ回路１０の出力側に設けら
れ、第１のＤＬＬ回路１０の精度よりも高い精度を有す
る。通常、第１のＤＬＬ回路１０はラフ制御用のＤＬＬ
回路とよばれており、第２のＤＬＬ回路２０はファイン
制御用のＤＬＬ回路とよばれている。
路ブロック図であり、図５は、図４の実施例の概略的な
動作を説明するためのタイミングチャートである。な
お、これ以降、前述した構成要素と同様のものについて
は、同一の参照番号を付して表すこととする。図４に示
す実施例に係る半導体装置においては、本発明の第１の
クロック位相調整回路１（図１参照）として、外部から
供給される外部クロック信号ＥＸＣＬＫの遅延量（位
相）を大まかに調整して同外部クロック信号と所定の位
相関係を有するクロック信号を生成する第１のＤＬＬ回
路１０が設けられている。さらに、本発明の第２のクロ
ック位相調整回路２（図１参照）として、第１のＤＬＬ
回路１０から供給されるクロック信号の遅延量（位相）
を高精度にて調整して所定の周期分の位相だけ正確に遅
らせた内部クロック信号ＩＮＣＬＫを生成する第２のＤ
ＬＬ回路２０が設けられている。すなわち、第２のＤＬ
Ｌ回路２０は第１のＤＬＬ回路１０の出力側に設けら
れ、第１のＤＬＬ回路１０の精度よりも高い精度を有す
る。通常、第１のＤＬＬ回路１０はラフ制御用のＤＬＬ
回路とよばれており、第２のＤＬＬ回路２０はファイン
制御用のＤＬＬ回路とよばれている。
【００５０】ここでは、入力バッファ８０を介して外部
から入力される外部クロック信号ＥＸＣＬＫを第１のＤ
ＬＬ回路１０により遅延させ、この第１のＤＬＬ回路１
０から出力される信号を、第２のＤＬＬ回路２０におい
てさらに高精度に遅延させることで、外部クロック信号
に対して所定の位相関係を有する出力クロック信号（す
なわち、内部クロック信号ＩＮＣＬＫ）を生成する。第
２のＤＬＬ回路２０からの内部クロック信号はクロック
配線を介して、データバス等に接続される出力バッファ
９０に供給される。この出力バッファ９０は、第２のＤ
ＬＬ回路２０からの内部クロック信号に同期してデータ
バス上のデータＤＡＴＡをバッファリングした後に、出
力信号ＤＯＵＴとして外部へ出力する。この場合、第１
のＤＬＬ回路１０の入力側に設けられる入力バッファ８
０は、従来の入力バッファ８００（図３０参照）とほぼ
同じ機能を有し、第２のＤＬＬ回路２０の出力側に設け
られる出力バッファ９０は、従来の出力バッファ９００
（図３０参照）とほぼ同じ機能を有する。
から入力される外部クロック信号ＥＸＣＬＫを第１のＤ
ＬＬ回路１０により遅延させ、この第１のＤＬＬ回路１
０から出力される信号を、第２のＤＬＬ回路２０におい
てさらに高精度に遅延させることで、外部クロック信号
に対して所定の位相関係を有する出力クロック信号（す
なわち、内部クロック信号ＩＮＣＬＫ）を生成する。第
２のＤＬＬ回路２０からの内部クロック信号はクロック
配線を介して、データバス等に接続される出力バッファ
９０に供給される。この出力バッファ９０は、第２のＤ
ＬＬ回路２０からの内部クロック信号に同期してデータ
バス上のデータＤＡＴＡをバッファリングした後に、出
力信号ＤＯＵＴとして外部へ出力する。この場合、第１
のＤＬＬ回路１０の入力側に設けられる入力バッファ８
０は、従来の入力バッファ８００（図３０参照）とほぼ
同じ機能を有し、第２のＤＬＬ回路２０の出力側に設け
られる出力バッファ９０は、従来の出力バッファ９００
（図３０参照）とほぼ同じ機能を有する。
【００５１】さらに、図４に示す半導体装置は、ダミー
入力バッファ８２、ダミー出力バッファ９２およびダミ
ー回路７０を有している。この場合、ダミー入力バッフ
ァ８２は、入力バッファ８０による外部クロック信号Ｅ
ＸＣＬＫの位相遅れを相殺するために設けられるもので
あり、出力バッファ９０内の遅延と同一の遅延量を有す
る。さらに、ダミー出力バッファ９２は、出力バッファ
９０等による内部クロック信号ＩＮＣＬＫの位相遅れを
相殺するために設けられるものであり、第２のＤＬＬ回
路２０から出力バッファ９０までのクロック配線の遅
延、および出力バッファ９０内の遅延と同一の遅延量を
有する。さらにまた、ダミー回路７０は、後述する所定
の遅延量を有する。
入力バッファ８２、ダミー出力バッファ９２およびダミ
ー回路７０を有している。この場合、ダミー入力バッフ
ァ８２は、入力バッファ８０による外部クロック信号Ｅ
ＸＣＬＫの位相遅れを相殺するために設けられるもので
あり、出力バッファ９０内の遅延と同一の遅延量を有す
る。さらに、ダミー出力バッファ９２は、出力バッファ
９０等による内部クロック信号ＩＮＣＬＫの位相遅れを
相殺するために設けられるものであり、第２のＤＬＬ回
路２０から出力バッファ９０までのクロック配線の遅
延、および出力バッファ９０内の遅延と同一の遅延量を
有する。さらにまた、ダミー回路７０は、後述する所定
の遅延量を有する。
【００５２】さらに、図４に示す半導体装置において、
第１のＤＬＬ回路１０および第２のＤＬＬ回路２０は、
それぞれ独立に動作（位相比較）する。すなわち、ダミ
ー出力バッファ９２からダミー入力バッファ８２を介し
て得られるクロック信号を、入力バッファ８０を通した
外部クロック信号ＥＸＣＬＫと独立に位相比較し、それ
ぞれ位相差が所定の関係となるように遅延量を制御す
る。ここで、所定の関係にある位相差とは、具体的に
は、ダミー側のクロック信号が外部クロック信号に対し
て少なくともｋ周期遅れている状態である（ｋは１以上
の任意の正の整数）。この状態ではダミー側のクロック
信号と外部クロック信号との間では見掛け上位相差は存
在しない。すなわち、出力バッファ９０から出力される
データは、外部から入力バッファ８０の入力端子へ供給
される外部クロック信号に同期している。
第１のＤＬＬ回路１０および第２のＤＬＬ回路２０は、
それぞれ独立に動作（位相比較）する。すなわち、ダミ
ー出力バッファ９２からダミー入力バッファ８２を介し
て得られるクロック信号を、入力バッファ８０を通した
外部クロック信号ＥＸＣＬＫと独立に位相比較し、それ
ぞれ位相差が所定の関係となるように遅延量を制御す
る。ここで、所定の関係にある位相差とは、具体的に
は、ダミー側のクロック信号が外部クロック信号に対し
て少なくともｋ周期遅れている状態である（ｋは１以上
の任意の正の整数）。この状態ではダミー側のクロック
信号と外部クロック信号との間では見掛け上位相差は存
在しない。すなわち、出力バッファ９０から出力される
データは、外部から入力バッファ８０の入力端子へ供給
される外部クロック信号に同期している。
【００５３】さらに詳しく説明すると、図４に示す半導
体装置は、第１のＤＬＬ回路１０および第２のＤＬＬ回
路２０における外部クロック信号ＥＸＣＬＫと内部クロ
ック信号ＩＮＣＬＫとの位相比較を互いに独立に行い、
かつ、上記第２のＤＬＬ回路２０の内部クロック信号の
位相制御を第１のＤＬＬ回路１０の動作に従属させるこ
とによって、外部クロック信号に対し所定の位相関係を
有する内部クロック信号を出力するように前記第１およ
び第２のＤＬＬ回路１０、２０内の複数の遅延素子によ
る遅延量を付与する。
体装置は、第１のＤＬＬ回路１０および第２のＤＬＬ回
路２０における外部クロック信号ＥＸＣＬＫと内部クロ
ック信号ＩＮＣＬＫとの位相比較を互いに独立に行い、
かつ、上記第２のＤＬＬ回路２０の内部クロック信号の
位相制御を第１のＤＬＬ回路１０の動作に従属させるこ
とによって、外部クロック信号に対し所定の位相関係を
有する内部クロック信号を出力するように前記第１およ
び第２のＤＬＬ回路１０、２０内の複数の遅延素子によ
る遅延量を付与する。
【００５４】ここでは、電源のノイズまたは外部クロッ
ク信号のジッタにより発生する内部クロック信号のジッ
タが、外部クロック信号とデータとの位相同期に影響を
及ぼさないようにするために、第１のＤＬＬ回路１０内
の複数の遅延素子の各々により生成される遅延量（すな
わち、低精度ディレイライン４０の一段分の遅延量）
を、上記の内部クロック信号のジッタ（電源ジッタ）の
値よりも大きく設定するようにしている。
ク信号のジッタにより発生する内部クロック信号のジッ
タが、外部クロック信号とデータとの位相同期に影響を
及ぼさないようにするために、第１のＤＬＬ回路１０内
の複数の遅延素子の各々により生成される遅延量（すな
わち、低精度ディレイライン４０の一段分の遅延量）
を、上記の内部クロック信号のジッタ（電源ジッタ）の
値よりも大きく設定するようにしている。
【００５５】後述の図１１〜図１５の説明部分で詳しく
述べることではあるが、本発明の実施例では、第１のＤ
ＬＬ回路１０内の低精度ディレイライン４０を構成する
複数の遅延素子の各々が少なくとも１つの論理ゲートを
含む場合、抵抗およびコンデンサからなるＣＲ遅延回路
を上記論理ゲートの出力側のノードに接続することによ
って、低精度ディレイライン４０の一段分の遅延量を電
源ジッタの値よりも大きく設定するようにしている。
述べることではあるが、本発明の実施例では、第１のＤ
ＬＬ回路１０内の低精度ディレイライン４０を構成する
複数の遅延素子の各々が少なくとも１つの論理ゲートを
含む場合、抵抗およびコンデンサからなるＣＲ遅延回路
を上記論理ゲートの出力側のノードに接続することによ
って、低精度ディレイライン４０の一段分の遅延量を電
源ジッタの値よりも大きく設定するようにしている。
【００５６】あるいは、所定の容量値を有するＭＯＳコ
ンデンサ等の容量負荷を上記論理ゲートの出力側のノー
ドに接続することによって、低精度ディレイライン４０
の一段分の遅延量を電源ジッタの値よりも大きく設定す
るようにしている。あるいは、上記論理ゲートのチャネ
ル長を長くしたり、チャネル幅を小さくしたりすること
によって、低精度ディレイライン４０の一段分の遅延量
を電源ジッタまたはＤＬＬジッタの値よりも大きく設定
するようにしている。
ンデンサ等の容量負荷を上記論理ゲートの出力側のノー
ドに接続することによって、低精度ディレイライン４０
の一段分の遅延量を電源ジッタの値よりも大きく設定す
るようにしている。あるいは、上記論理ゲートのチャネ
ル長を長くしたり、チャネル幅を小さくしたりすること
によって、低精度ディレイライン４０の一段分の遅延量
を電源ジッタまたはＤＬＬジッタの値よりも大きく設定
するようにしている。
【００５７】あるいは、低精度ディレイライン４０の複
数の遅延素子の段数を増やすことによっても、低精度デ
ィレイライン４０の一段分の遅延量を電源ジッタまたは
ＤＬＬジッタの値よりも大きく設定することが可能であ
る。ただし、図４に示す半導体装置においては、第２の
ＤＬＬ回路２０の遅延量制御は、第１のＤＬＬ回路１０
の遅延量制御に従属している点に注意すべきである。よ
り具体的には、第２のＤＬＬ回路２０は、第１のＤＬＬ
回路１０がその遅延量を制御しているときは上記第１の
ＤＬＬ回路１０からリセット信号Ｓr （ＲＥＳＥＴ Ｔ
Ｏ ＣＥＮＴＥＲ）を受けてリセットされており、第１
のＤＬＬ回路１０に入力される信号Ｓ０と信号Ｓ３の位
相が合っているとき（すなわち、第１のＤＬＬ回路１０
の精度において、入力バッファ８０に入力される外部ク
ロック信号ＥＸＣＬＫの位相と、出力バッファ９０から
出力されるデータの位相とが合っているとき）は、上記
第２のＤＬＬ回路２０は遅延量を制御できる状態にあ
る。これにより、大きな遅延量が必要な場合（すなわ
ち、遅延量を大きく変化させる場合）には、第１のＤＬ
Ｌ回路１０でのみ遅延量を制御して信号Ｓ０と信号Ｓ３
の位相を第１のＤＬＬ回路１０の精度の下に一致させ、
この状態で第２のＤＬＬ回路２０にて、より高精度に遅
延量を制御することによって第２のＤＬＬ回路２０の精
度の下に位相を一致させる。
数の遅延素子の段数を増やすことによっても、低精度デ
ィレイライン４０の一段分の遅延量を電源ジッタまたは
ＤＬＬジッタの値よりも大きく設定することが可能であ
る。ただし、図４に示す半導体装置においては、第２の
ＤＬＬ回路２０の遅延量制御は、第１のＤＬＬ回路１０
の遅延量制御に従属している点に注意すべきである。よ
り具体的には、第２のＤＬＬ回路２０は、第１のＤＬＬ
回路１０がその遅延量を制御しているときは上記第１の
ＤＬＬ回路１０からリセット信号Ｓr （ＲＥＳＥＴ Ｔ
Ｏ ＣＥＮＴＥＲ）を受けてリセットされており、第１
のＤＬＬ回路１０に入力される信号Ｓ０と信号Ｓ３の位
相が合っているとき（すなわち、第１のＤＬＬ回路１０
の精度において、入力バッファ８０に入力される外部ク
ロック信号ＥＸＣＬＫの位相と、出力バッファ９０から
出力されるデータの位相とが合っているとき）は、上記
第２のＤＬＬ回路２０は遅延量を制御できる状態にあ
る。これにより、大きな遅延量が必要な場合（すなわ
ち、遅延量を大きく変化させる場合）には、第１のＤＬ
Ｌ回路１０でのみ遅延量を制御して信号Ｓ０と信号Ｓ３
の位相を第１のＤＬＬ回路１０の精度の下に一致させ、
この状態で第２のＤＬＬ回路２０にて、より高精度に遅
延量を制御することによって第２のＤＬＬ回路２０の精
度の下に位相を一致させる。
【００５８】このように、互いに精度の異なる第１のＤ
ＬＬ回路１０および第２のＤＬＬ回路２０を設けること
は、遅延量制御、すなわち位相制御を階層化する（図４
に示す構成の場合、２つの階層からなる）ことを意味し
ている。２つの階層を２桁に置き換えて考えると、下の
桁（高精度の桁）は第２のＤＬＬ回路２０で制御され、
上の桁（低精度の桁）は第１のＤＬＬ回路１０で制御さ
れる。したがって、第１のＤＬＬ回路１０と第２のＤＬ
Ｌ回路２０との間には桁上がりまたは桁下がりの動作が
必要になる。例えば、第１のＤＬＬ回路１０の精度をｔ
d とすると、第２のＤＬＬ回路２０は±ｔd を含む範囲
の遅延量を制御することが可能であり、第１のＤＬＬ回
路１０の位相比較結果が±ｔd の範囲から外れた場合に
第１のＤＬＬ回路１０はリセット信号Ｓr を第２のＤＬ
Ｌ回路２０に出力し、第２のＤＬＬ回路２０の遅延量を
所定の値に設定する。上記の±ｔd の範囲から外れたと
いうことは、第２のＤＬＬ回路２０での遅延量制御では
間に合わないことを意味し、この場合には第１のＤＬＬ
回路１０で遅延量を制御する（すなわち、遅延量を可変
にする）。なお、上記リセット信号Ｓr は、桁上がりま
たは桁下がりを行う場合にも使用される。
ＬＬ回路１０および第２のＤＬＬ回路２０を設けること
は、遅延量制御、すなわち位相制御を階層化する（図４
に示す構成の場合、２つの階層からなる）ことを意味し
ている。２つの階層を２桁に置き換えて考えると、下の
桁（高精度の桁）は第２のＤＬＬ回路２０で制御され、
上の桁（低精度の桁）は第１のＤＬＬ回路１０で制御さ
れる。したがって、第１のＤＬＬ回路１０と第２のＤＬ
Ｌ回路２０との間には桁上がりまたは桁下がりの動作が
必要になる。例えば、第１のＤＬＬ回路１０の精度をｔ
d とすると、第２のＤＬＬ回路２０は±ｔd を含む範囲
の遅延量を制御することが可能であり、第１のＤＬＬ回
路１０の位相比較結果が±ｔd の範囲から外れた場合に
第１のＤＬＬ回路１０はリセット信号Ｓr を第２のＤＬ
Ｌ回路２０に出力し、第２のＤＬＬ回路２０の遅延量を
所定の値に設定する。上記の±ｔd の範囲から外れたと
いうことは、第２のＤＬＬ回路２０での遅延量制御では
間に合わないことを意味し、この場合には第１のＤＬＬ
回路１０で遅延量を制御する（すなわち、遅延量を可変
にする）。なお、上記リセット信号Ｓr は、桁上がりま
たは桁下がりを行う場合にも使用される。
【００５９】なお、第１のＤＬＬ回路１０の位相比較結
果が±ｔd の範囲から外れた場合に、第２のＤＬＬ回路
２０の遅延量は所定の値に設定されるが、この所定の値
とは、例えば第２のＤＬＬ回路２０で可変可能な遅延量
の範囲の１／２である。すなわち、第２のＤＬＬ回路２
０がリセットされると、第２のＤＬＬ回路２０で可変可
能な遅延量の範囲の１／２に相当する遅延量（以下、基
準遅延量という）が第２のＤＬＬ回路２０にて与えられ
る。そして、第２のＤＬＬ回路２０が動作可能な状態に
ある場合には、この基準遅延量を増減させることで第２
のＤＬＬ回路２０の遅延量を可変にさせる。なお、後述
するように、先に記述したダミー回路７０は、上記基準
遅延量と同じ遅延量を与えるものである。
果が±ｔd の範囲から外れた場合に、第２のＤＬＬ回路
２０の遅延量は所定の値に設定されるが、この所定の値
とは、例えば第２のＤＬＬ回路２０で可変可能な遅延量
の範囲の１／２である。すなわち、第２のＤＬＬ回路２
０がリセットされると、第２のＤＬＬ回路２０で可変可
能な遅延量の範囲の１／２に相当する遅延量（以下、基
準遅延量という）が第２のＤＬＬ回路２０にて与えられ
る。そして、第２のＤＬＬ回路２０が動作可能な状態に
ある場合には、この基準遅延量を増減させることで第２
のＤＬＬ回路２０の遅延量を可変にさせる。なお、後述
するように、先に記述したダミー回路７０は、上記基準
遅延量と同じ遅延量を与えるものである。
【００６０】ついで、第１のＤＬＬ回路１０および第２
のＤＬＬ回路２０の回路ブロック構成について説明し、
その後に各々の回路ブロックの詳細を説明する。図４に
おいて、第１のＤＬＬ回路１０は、外部クロック信号Ｅ
ＸＣＬＫと内部クロック信号ＩＮＣＬＫとの位相比較を
行うために必要な周波数になるまで外部クロック信号を
分周する分周回路３０と、大まかな遅延量を調整するた
めのディジタル位相比較器として機能する低精度位相比
較回路６０と、低精度遅延制御回路５０と、低精度ディ
レイライン４０と、低精度ダミーディレイライン４４と
を有する。分周回路３０は、入力バッファ８０を通した
外部クロック信号（信号Ｓ１）を分周し、この信号Ｓ１
よりも低い周波数であって互いに同一の周波数を有する
信号Ｓ２、Ｓ３を出力する。信号Ｓ２は低精度ダミーデ
ィレイライン４４に供給され、信号Ｓ３は低精度位相比
較回路６０の第１の入力側に供給される。低精度位相比
較回路６０の第２の入力側には、低精度ダミーディレイ
ライン４４の出力信号が、ダミー出力バッファ９２、ダ
ミー入力バッファ８２およびダミー回路７０を介して与
えられる。ここで、ダミー回路７０が出力する信号をＳ
０とする。低精度位相比較回路６０は、信号Ｓ０と信号
Ｓ３の位相比較を行って、低精度遅延制御回路５０を制
御する。
のＤＬＬ回路２０の回路ブロック構成について説明し、
その後に各々の回路ブロックの詳細を説明する。図４に
おいて、第１のＤＬＬ回路１０は、外部クロック信号Ｅ
ＸＣＬＫと内部クロック信号ＩＮＣＬＫとの位相比較を
行うために必要な周波数になるまで外部クロック信号を
分周する分周回路３０と、大まかな遅延量を調整するた
めのディジタル位相比較器として機能する低精度位相比
較回路６０と、低精度遅延制御回路５０と、低精度ディ
レイライン４０と、低精度ダミーディレイライン４４と
を有する。分周回路３０は、入力バッファ８０を通した
外部クロック信号（信号Ｓ１）を分周し、この信号Ｓ１
よりも低い周波数であって互いに同一の周波数を有する
信号Ｓ２、Ｓ３を出力する。信号Ｓ２は低精度ダミーデ
ィレイライン４４に供給され、信号Ｓ３は低精度位相比
較回路６０の第１の入力側に供給される。低精度位相比
較回路６０の第２の入力側には、低精度ダミーディレイ
ライン４４の出力信号が、ダミー出力バッファ９２、ダ
ミー入力バッファ８２およびダミー回路７０を介して与
えられる。ここで、ダミー回路７０が出力する信号をＳ
０とする。低精度位相比較回路６０は、信号Ｓ０と信号
Ｓ３の位相比較を行って、低精度遅延制御回路５０を制
御する。
【００６１】この場合、前述の図１の分周回路部３は、
分周回路３０により実現され、前述の図１の第１の遅延
回路部４は、低精度ディレイライン４０および低精度ダ
ミーディレイライン４４により実現される。さらに、前
述の図１の第１の遅延制御回路部５は、低精度遅延制御
回路５０により実現され、前述の図１の第１の位相比較
回路部６は、低精度位相比較回路６０により実現され
る。
分周回路３０により実現され、前述の図１の第１の遅延
回路部４は、低精度ディレイライン４０および低精度ダ
ミーディレイライン４４により実現される。さらに、前
述の図１の第１の遅延制御回路部５は、低精度遅延制御
回路５０により実現され、前述の図１の第１の位相比較
回路部６は、低精度位相比較回路６０により実現され
る。
【００６２】より具体的には、低精度位相比較回路６０
は、信号Ｓ０と信号Ｓ３との位相差が±ｔｄの範囲内に
あるか否かを判断する。上記位相差が±ｔd の範囲外で
あると判断した場合には、遅延量を大きく変える必要が
あると判断し、低精度ディレイライン４０および低精度
ダミーディレイライン４４の遅延量を１ステップ（可変
可能な最小遅延量で、第１のＤＬＬ回路１０の精度を意
味する）変化させる。なお、低精度ディレイライン４０
および低精度ダミーディレイライン４４には同一の遅延
量が設定される。さらに、この場合、低精度位相比較回
路６０はリセット信号Ｓr を第２のＤＬＬ回路２０に出
力し、後述する高精度ディレイライン３２および高精度
ダミーディレイライン３４をリセットする。このリセッ
ト信号Ｓｒを受けると、高精度ディレイライン３２およ
び高精度ダミーディレイライン３４の遅延量は、可変可
能は範囲の遅延量の１／２に相当する遅延量に設定され
る。なお、低精度ディレイライン４０の出力信号は、第
２のＤＬＬ回路２０の高精度ディレイライン３２に供給
される。
は、信号Ｓ０と信号Ｓ３との位相差が±ｔｄの範囲内に
あるか否かを判断する。上記位相差が±ｔd の範囲外で
あると判断した場合には、遅延量を大きく変える必要が
あると判断し、低精度ディレイライン４０および低精度
ダミーディレイライン４４の遅延量を１ステップ（可変
可能な最小遅延量で、第１のＤＬＬ回路１０の精度を意
味する）変化させる。なお、低精度ディレイライン４０
および低精度ダミーディレイライン４４には同一の遅延
量が設定される。さらに、この場合、低精度位相比較回
路６０はリセット信号Ｓr を第２のＤＬＬ回路２０に出
力し、後述する高精度ディレイライン３２および高精度
ダミーディレイライン３４をリセットする。このリセッ
ト信号Ｓｒを受けると、高精度ディレイライン３２およ
び高精度ダミーディレイライン３４の遅延量は、可変可
能は範囲の遅延量の１／２に相当する遅延量に設定され
る。なお、低精度ディレイライン４０の出力信号は、第
２のＤＬＬ回路２０の高精度ディレイライン３２に供給
される。
【００６３】さらに、前述の図１の第１の遅延回路部４
内に設けられる遅延量設定調整手段１４（図１参照）
は、高精度ディレイライン４０内の遅延量設定調整部４
２、および低精度ダミーディレイライン４４内のダミー
遅延量設定調整部４６により実現される。これらの遅延
量設定調整部４２およびダミー遅延量設定調整部４６
は、抵抗およびコンデンサからなるＣＲ遅延回路、また
は、所定の容量値（キャパシタンス）を有するＭＯＳコ
ンデンサ等の容量負荷により構成される。第１のＤＬＬ
回路１０内の低精度ディレイライン４０を構成する複数
の遅延素子の各々は、代表的に、ＮＡＮＤゲートやイン
バータ等の論理ゲートを有する。上記のＣＲ遅延回路ま
たは容量負荷を上記論理ゲートの出力側のノードに接続
することによって、低精度ディレイライン４０の各々の
遅延素子の遅延量を、電源のノイズおよび外部クロック
信号のジッタにより発生する内部クロック信号のジッタ
の値（電源ジッタ）よりも大きく設定するようにしてい
る。
内に設けられる遅延量設定調整手段１４（図１参照）
は、高精度ディレイライン４０内の遅延量設定調整部４
２、および低精度ダミーディレイライン４４内のダミー
遅延量設定調整部４６により実現される。これらの遅延
量設定調整部４２およびダミー遅延量設定調整部４６
は、抵抗およびコンデンサからなるＣＲ遅延回路、また
は、所定の容量値（キャパシタンス）を有するＭＯＳコ
ンデンサ等の容量負荷により構成される。第１のＤＬＬ
回路１０内の低精度ディレイライン４０を構成する複数
の遅延素子の各々は、代表的に、ＮＡＮＤゲートやイン
バータ等の論理ゲートを有する。上記のＣＲ遅延回路ま
たは容量負荷を上記論理ゲートの出力側のノードに接続
することによって、低精度ディレイライン４０の各々の
遅延素子の遅延量を、電源のノイズおよび外部クロック
信号のジッタにより発生する内部クロック信号のジッタ
の値（電源ジッタ）よりも大きく設定するようにしてい
る。
【００６４】さらに、図４において、第２のＤＬＬ回路
２０は、上記高精度ディレイライン３２および高精度ダ
ミーディレイライン３４の他に、高精度位相比較回路３
６および高精度遅延制御回路３５を有する。この場合、
高精度ディレイライン３２は、前述の低精度ディレイラ
イン４０よりも高精度にて遅延量を制御することができ
る。同様に、高精度ダミーディレイライン３４は、前述
の低精度ダミーディレイライン４４よりも高精度にて遅
延量を制御することができる。高精度位相比較回路３６
は、分周回路３０が出力する信号Ｓ３と高精度ダミーデ
ィレイライン３４が出力する信号Ｓ４との位相比較を行
って、高精度ディレイライン３２および高精度ダミーデ
ィレイライン３４に同一の遅延量を設定するように高精
度遅延制御回路３５を制御する。
２０は、上記高精度ディレイライン３２および高精度ダ
ミーディレイライン３４の他に、高精度位相比較回路３
６および高精度遅延制御回路３５を有する。この場合、
高精度ディレイライン３２は、前述の低精度ディレイラ
イン４０よりも高精度にて遅延量を制御することができ
る。同様に、高精度ダミーディレイライン３４は、前述
の低精度ダミーディレイライン４４よりも高精度にて遅
延量を制御することができる。高精度位相比較回路３６
は、分周回路３０が出力する信号Ｓ３と高精度ダミーデ
ィレイライン３４が出力する信号Ｓ４との位相比較を行
って、高精度ディレイライン３２および高精度ダミーデ
ィレイライン３４に同一の遅延量を設定するように高精
度遅延制御回路３５を制御する。
【００６５】高精度ディレイライン３２および高精度ダ
ミーディレイライン３４の精度をｔd ′とすると、高精
度位相比較回路３６は位相差が０〜ｔd ′の範囲内にあ
るか否かを判断する。上記位相差が０〜ｔd ′の範囲外
にあると判断したときには、高精度ディレイライン３２
および高精度ダミーディレイライン３４の遅延量をｔd
′だけ増加または減少させる。また一方で、高精度遅
延制御回路３５は、低精度位相比較回路６０からリセッ
ト信号Ｓr を受け取ると、高精度ディレイライン３２お
よび高精度ダミーディレイライン３４をリセットする。
このようなリセット動作により、高精度ディレイライン
３２および高精度ダミーディレイライン３４は基準遅延
量に設定される。
ミーディレイライン３４の精度をｔd ′とすると、高精
度位相比較回路３６は位相差が０〜ｔd ′の範囲内にあ
るか否かを判断する。上記位相差が０〜ｔd ′の範囲外
にあると判断したときには、高精度ディレイライン３２
および高精度ダミーディレイライン３４の遅延量をｔd
′だけ増加または減少させる。また一方で、高精度遅
延制御回路３５は、低精度位相比較回路６０からリセッ
ト信号Ｓr を受け取ると、高精度ディレイライン３２お
よび高精度ダミーディレイライン３４をリセットする。
このようなリセット動作により、高精度ディレイライン
３２および高精度ダミーディレイライン３４は基準遅延
量に設定される。
【００６６】この場合、前述の図１の第２の遅延回路部
２４は、高精度ディレイライン３２および高精度ダミー
ディレイライン３４により実現される。さらに、前述の
図１の第２の遅延制御回路部２５は、高精度ダミーディ
レイライン３４により実現され、前述の図１の第２の位
相比較回路部２６は、高精度位相比較回路３６により実
現される。
２４は、高精度ディレイライン３２および高精度ダミー
ディレイライン３４により実現される。さらに、前述の
図１の第２の遅延制御回路部２５は、高精度ダミーディ
レイライン３４により実現され、前述の図１の第２の位
相比較回路部２６は、高精度位相比較回路３６により実
現される。
【００６７】つぎに、図５を参照しながら、位相が一致
している場合の図４の実施例の動作の概要を説明する。
図５の（ａ）部に示す外部クロック信号ＥＸＣＬＫは入
力バッファ８０の入力端子に与えられ、遅延量ｔinだけ
遅延して信号Ｓ１として分周回路３０に与えられる（図
５の（ｂ）部）。低精度位相比較回路６０は、ダミー回
路７０から信号Ｓ０を受け取る。この信号Ｓ０は、上記
信号Ｓ１が低精度ディレイライン４０、高精度ディレイ
ライン３２、出力バッファ９０および入力バッファ８０
にてそれぞれ遅延された合計の遅延量を有する（便宜
上、分周回路３０による遅延を無視する）。したがっ
て、信号Ｓ０は、上記信号Ｓ１が低精度ダミーディレイ
ライン４４、ダミー出力バッファ９２、ダミー入力バッ
ファ８２およびダミー回路７０を通って出力されたもの
と考えられる。ここで、低精度ダミーディレイライン４
４の一段分の遅延量をＲtd（低精度ディレイライン４０
の一段分の遅延量ｔrdに等しい）、ダミー出力バッファ
９２、ダミー入力バッファ８２およびダミー回路７０の
それぞれの遅延量をｔout 、ｔinおよびｔh とすると、
信号Ｓ０は図５の（ｃ）部に示すようになる。この場
合、ダミー回路７０の遅延量ｔh は高精度ディレイライ
ン３２（高精度ダミーディレイライン３４も同じ）の最
大遅延量の１／２である。なお、図２の（ｃ）部の信号
Ｓ０のハッチングを施した領域は、前述した±ｔd の範
囲に相当する。
している場合の図４の実施例の動作の概要を説明する。
図５の（ａ）部に示す外部クロック信号ＥＸＣＬＫは入
力バッファ８０の入力端子に与えられ、遅延量ｔinだけ
遅延して信号Ｓ１として分周回路３０に与えられる（図
５の（ｂ）部）。低精度位相比較回路６０は、ダミー回
路７０から信号Ｓ０を受け取る。この信号Ｓ０は、上記
信号Ｓ１が低精度ディレイライン４０、高精度ディレイ
ライン３２、出力バッファ９０および入力バッファ８０
にてそれぞれ遅延された合計の遅延量を有する（便宜
上、分周回路３０による遅延を無視する）。したがっ
て、信号Ｓ０は、上記信号Ｓ１が低精度ダミーディレイ
ライン４４、ダミー出力バッファ９２、ダミー入力バッ
ファ８２およびダミー回路７０を通って出力されたもの
と考えられる。ここで、低精度ダミーディレイライン４
４の一段分の遅延量をＲtd（低精度ディレイライン４０
の一段分の遅延量ｔrdに等しい）、ダミー出力バッファ
９２、ダミー入力バッファ８２およびダミー回路７０の
それぞれの遅延量をｔout 、ｔinおよびｔh とすると、
信号Ｓ０は図５の（ｃ）部に示すようになる。この場
合、ダミー回路７０の遅延量ｔh は高精度ディレイライ
ン３２（高精度ダミーディレイライン３４も同じ）の最
大遅延量の１／２である。なお、図２の（ｃ）部の信号
Ｓ０のハッチングを施した領域は、前述した±ｔd の範
囲に相当する。
【００６８】ここで、高精度位相比較回路３６に入力さ
れる信号は、分周回路３０からの信号Ｓ３と、高精度ダ
ミーディレイライン３４が出力する信号Ｓ４である。信
号Ｓ４は、信号Ｓ１がダミー出力バッファ９２、ダミー
入力バッファ８２および高精度ダミーディレイライン３
４を通って得られた信号に相当する。高精度ダミーディ
レイライン３４の一段分の遅延量はＰtd（高精度ディレ
イライン３２の一段分の遅延量ｔrdに等しい）で、仮に
Ｐtd＝ｔh とすると、信号Ｓ４は信号Ｓ０と同一のタイ
ミングで立ち上がる。この状態において、低精度ディレ
イライン４０の出力は図５の（ｄ）部に示すように、信
号Ｓ１より遅延量Ｒtdだけ遅れており、さらに、高精度
ディレイライン３２を通ることでさらに遅延量Ｐtdだけ
遅れるようになる。高精度ディレイライン３２の出力
は、図５の（ｅ）部に示すように、出力バッファ９０の
遅延量ｔout （クロック信号線の遅延も含む）だけ遅れ
るので、最終的に得られる内部クロック信号ＩＮＣＬＫ
は外部クロック信号ＥＸＣＬＫに同期する。
れる信号は、分周回路３０からの信号Ｓ３と、高精度ダ
ミーディレイライン３４が出力する信号Ｓ４である。信
号Ｓ４は、信号Ｓ１がダミー出力バッファ９２、ダミー
入力バッファ８２および高精度ダミーディレイライン３
４を通って得られた信号に相当する。高精度ダミーディ
レイライン３４の一段分の遅延量はＰtd（高精度ディレ
イライン３２の一段分の遅延量ｔrdに等しい）で、仮に
Ｐtd＝ｔh とすると、信号Ｓ４は信号Ｓ０と同一のタイ
ミングで立ち上がる。この状態において、低精度ディレ
イライン４０の出力は図５の（ｄ）部に示すように、信
号Ｓ１より遅延量Ｒtdだけ遅れており、さらに、高精度
ディレイライン３２を通ることでさらに遅延量Ｐtdだけ
遅れるようになる。高精度ディレイライン３２の出力
は、図５の（ｅ）部に示すように、出力バッファ９０の
遅延量ｔout （クロック信号線の遅延も含む）だけ遅れ
るので、最終的に得られる内部クロック信号ＩＮＣＬＫ
は外部クロック信号ＥＸＣＬＫに同期する。
【００６９】図４に示す構成は、前述したように、第１
のＤＬＬ回路１０の精度をｔd とすると、第２のＤＬＬ
回路２０は±ｔd を含む範囲の遅延量を制御することが
でき、第１のＤＬＬ回路１０の位相比較結果が±ｔd の
範囲から外れた場合に第１のＤＬＬ回路１０はリセット
信号Ｓr を第２のＤＬＬ回路２０に出力し、第２のＤＬ
Ｌ回路２０の遅延量を所定の値に設定する。すなわち、
上記のような第１のＤＬＬ回路１０による遅延量の可変
動作によって、第２のＤＬＬ回路２０の遅延量設定の動
作がスムーズに行われることになる。なお、桁上がりま
たは桁下がりを行う場合も同じことがいえる。
のＤＬＬ回路１０の精度をｔd とすると、第２のＤＬＬ
回路２０は±ｔd を含む範囲の遅延量を制御することが
でき、第１のＤＬＬ回路１０の位相比較結果が±ｔd の
範囲から外れた場合に第１のＤＬＬ回路１０はリセット
信号Ｓr を第２のＤＬＬ回路２０に出力し、第２のＤＬ
Ｌ回路２０の遅延量を所定の値に設定する。すなわち、
上記のような第１のＤＬＬ回路１０による遅延量の可変
動作によって、第２のＤＬＬ回路２０の遅延量設定の動
作がスムーズに行われることになる。なお、桁上がりま
たは桁下がりを行う場合も同じことがいえる。
【００７０】上記のような動作を遂行する場合、高精度
ディレイライン３２から独立して低精度ディレイライン
４０を動作させ、この低精度ディレイライン４０が動作
したときにリセット信号Ｓr （ＲＥＳＥＴ ＴＯ ＣＥ
ＮＴＥＲ）を用いて高精度ディレイライン３２をセンタ
（中央部）にリセットすることにより、自動的に低精度
ディレイライン４０の一段分の遅延量を高精度ディレイ
ライン３２が計ることができる。それゆえに、温度や電
源電圧の変化によってそれぞれ低精度ディレイライン４
０と高精度ディレイライン３２が変化する値が変わって
も、階層化されたＤＬＬ回路の遅延量設定の動作がスム
ーズに行われる。
ディレイライン３２から独立して低精度ディレイライン
４０を動作させ、この低精度ディレイライン４０が動作
したときにリセット信号Ｓr （ＲＥＳＥＴ ＴＯ ＣＥ
ＮＴＥＲ）を用いて高精度ディレイライン３２をセンタ
（中央部）にリセットすることにより、自動的に低精度
ディレイライン４０の一段分の遅延量を高精度ディレイ
ライン３２が計ることができる。それゆえに、温度や電
源電圧の変化によってそれぞれ低精度ディレイライン４
０と高精度ディレイライン３２が変化する値が変わって
も、階層化されたＤＬＬ回路の遅延量設定の動作がスム
ーズに行われる。
【００７１】特に、高精度ディレイライン３２の位相調
整可能範囲を、低精度ディレイライン４０の精度である
２００psec以上に設定することで、温度や電源電圧の変
化による第１のＤＬＬ回路１０と第２のＤＬＬ回路２０
の遅延線の遅延量の変化の割合が異なっても、よりスム
ーズな遅延量設定の動作が行える。ただし、前述したよ
うに、電源のノイズや外部クロック信号のジッタ等によ
り発生する内部クロック信号のジッタを考慮に入れた場
合、スムーズな遅延量設定の動作（桁上がりまたは桁下
がりの動作も含む）を保証するために、低精度ディレイ
ライン４０の一段分の遅延量を上記内部クロック信号の
ジッタよりも大きな値に設定する必要がある。
整可能範囲を、低精度ディレイライン４０の精度である
２００psec以上に設定することで、温度や電源電圧の変
化による第１のＤＬＬ回路１０と第２のＤＬＬ回路２０
の遅延線の遅延量の変化の割合が異なっても、よりスム
ーズな遅延量設定の動作が行える。ただし、前述したよ
うに、電源のノイズや外部クロック信号のジッタ等によ
り発生する内部クロック信号のジッタを考慮に入れた場
合、スムーズな遅延量設定の動作（桁上がりまたは桁下
がりの動作も含む）を保証するために、低精度ディレイ
ライン４０の一段分の遅延量を上記内部クロック信号の
ジッタよりも大きな値に設定する必要がある。
【００７２】図６は、電源ジッタが±ｔrdの範囲内にあ
ることを前提条件としてシミュレーションを行った結果
を示すジッタヒストグラムであり、図７は、電源ジッタ
が±ｔrdの範囲に入らないことを前提条件としてシミュ
レーションを行った結果を示すジッタヒストグラムであ
る。図６は、電源ジッタが±ｔrdの範囲内にあることを
想定した場合（前述の図３１のケース）に階層化された
ＤＬＬ回路にて発生するトータルジッタの強度分布をシ
ミュレーションにより算出した結果を示すものであり、
図７は、電源ジッタが±ｔrdの範囲に入らないことを想
定した場合（前述の図３２のケース）に階層化されたＤ
ＬＬ回路にて発生するトータルジッタの強度分布をシミ
ュレーションにより算出した結果を示すものである。こ
のようなシミュレーションを行った結果は、図３にて既
述したクロックアクセス時間ｔＡＣを横軸とし、トータ
ルジッタ強度を縦軸とするジッタヒストグラムにより表
すこととする。ただし、ここでは、外部クロック信号Ｅ
ＸＣＬＫの周期ｔＣＬＫを６nsec（６×１０-9sec ）に
設定する。
ることを前提条件としてシミュレーションを行った結果
を示すジッタヒストグラムであり、図７は、電源ジッタ
が±ｔrdの範囲に入らないことを前提条件としてシミュ
レーションを行った結果を示すジッタヒストグラムであ
る。図６は、電源ジッタが±ｔrdの範囲内にあることを
想定した場合（前述の図３１のケース）に階層化された
ＤＬＬ回路にて発生するトータルジッタの強度分布をシ
ミュレーションにより算出した結果を示すものであり、
図７は、電源ジッタが±ｔrdの範囲に入らないことを想
定した場合（前述の図３２のケース）に階層化されたＤ
ＬＬ回路にて発生するトータルジッタの強度分布をシミ
ュレーションにより算出した結果を示すものである。こ
のようなシミュレーションを行った結果は、図３にて既
述したクロックアクセス時間ｔＡＣを横軸とし、トータ
ルジッタ強度を縦軸とするジッタヒストグラムにより表
すこととする。ただし、ここでは、外部クロック信号Ｅ
ＸＣＬＫの周期ｔＣＬＫを６nsec（６×１０-9sec ）に
設定する。
【００７３】図６に示すように、電源ジッタが±ｔrdの
範囲内にある場合には、トータルジッタのばらつきが、
１つのピーク（例えば、ｔＡＣ＝１７０psec）の中心と
して、ラフ制御用のＤＬＬ回路（第１のＤＬＬ回路）内
の低精度ディレイラインの一段分の遅延量±ｔrd（例え
ば、２００psec）の範囲内に収まっている。この場合、
ＤＬＬ回路のロックオン後はいつでもファイン制御用の
ＤＬＬ回路（第２のＤＬＬ回路）の動作が安定に行われ
ることが予想される。
範囲内にある場合には、トータルジッタのばらつきが、
１つのピーク（例えば、ｔＡＣ＝１７０psec）の中心と
して、ラフ制御用のＤＬＬ回路（第１のＤＬＬ回路）内
の低精度ディレイラインの一段分の遅延量±ｔrd（例え
ば、２００psec）の範囲内に収まっている。この場合、
ＤＬＬ回路のロックオン後はいつでもファイン制御用の
ＤＬＬ回路（第２のＤＬＬ回路）の動作が安定に行われ
ることが予想される。
【００７４】また一方で、図７に示すように、電源ジッ
タが±ｔrdの範囲に入らない場合には、トータルジッタ
に２つのピークが存在し、これらのピーク間の間隔はｔ
rdとなる。ここでは、トータルジッタのばらつきが、ラ
フ制御用のＤＬＬ回路内の低精度ディレイラインの一段
分の遅延量±ｔrdの範囲から外れている。この場合、Ｄ
ＬＬ回路のロックオン後でもある確率でもってラフ制御
用のＤＬＬ回路の動作が起こり得るので、スムーズな遅
延量設定の動作を保証することが難しくなる。
タが±ｔrdの範囲に入らない場合には、トータルジッタ
に２つのピークが存在し、これらのピーク間の間隔はｔ
rdとなる。ここでは、トータルジッタのばらつきが、ラ
フ制御用のＤＬＬ回路内の低精度ディレイラインの一段
分の遅延量±ｔrdの範囲から外れている。この場合、Ｄ
ＬＬ回路のロックオン後でもある確率でもってラフ制御
用のＤＬＬ回路の動作が起こり得るので、スムーズな遅
延量設定の動作を保証することが難しくなる。
【００７５】上記のシミュレーションの結果から明らか
なように、階層化されたＤＬＬ回路の安定動作を保証す
るためには、電源ジッタの値を±ｔrdの範囲内に入れる
ことが必要である。逆にいえば、ラフ制御用のＤＬＬ回
路内の低精度ディレイラインの一段分の遅延量ｔrdを電
源ジッタの値よりも大きく設定することが必要である。
なように、階層化されたＤＬＬ回路の安定動作を保証す
るためには、電源ジッタの値を±ｔrdの範囲内に入れる
ことが必要である。逆にいえば、ラフ制御用のＤＬＬ回
路内の低精度ディレイラインの一段分の遅延量ｔrdを電
源ジッタの値よりも大きく設定することが必要である。
【００７６】前述したように、本発明の実施例に係る半
導体装置では、低精度ディレイラインの複数の遅延素子
を構成する論理ゲートの出力側のノードにＣＲ遅延素子
や容量負荷を接続したり、上記論理ゲートのチャネル長
を長くしたりすることによって、上記低精度ディレイラ
インの一段分の遅延量を電源ジッタの値よりも大きく設
定することができるので、内部クロック信号のジッタに
影響されることなく階層化されたＤＬＬ回路を有する半
導体装置の安定動作を保証することが可能になる。
導体装置では、低精度ディレイラインの複数の遅延素子
を構成する論理ゲートの出力側のノードにＣＲ遅延素子
や容量負荷を接続したり、上記論理ゲートのチャネル長
を長くしたりすることによって、上記低精度ディレイラ
インの一段分の遅延量を電源ジッタの値よりも大きく設
定することができるので、内部クロック信号のジッタに
影響されることなく階層化されたＤＬＬ回路を有する半
導体装置の安定動作を保証することが可能になる。
【００７７】これまでは、本発明の実施例の基本構成お
よびその動作について説明した。つぎに、第１のＤＬＬ
回路１０の詳細な構成について説明する。図８は、図４
の分周回路の一構成例を示す回路図であり、図９は、図
４の分周回路の各ノードの信号波形を示すタイミングチ
ャートである。図８に示すように、分周回路３０は複数
のＮＡＮＤゲートおよびインバータよりなる３段のカウ
ンタ３０１〜３０３を具備し、信号Ｓ１（入力バッファ
８０を介した外部クロック信号）を分周して、信号Ｓ
２、Ｓ３を生成する。なお、図８において、参照符号Ａ
は１段目のカウンタ３０１の出力信号、参照符号Ｂは２
段目のカウンタ３０２の出力信号であり、各信号波形は
図９に示す通りである。また、分周回路３０は、複数の
ＮＡＮＤゲートおよびインバータよりなる３段のカウン
タで構成されるものに限定されず、様々な論理ゲートの
組み合わせとして構成できる。
よびその動作について説明した。つぎに、第１のＤＬＬ
回路１０の詳細な構成について説明する。図８は、図４
の分周回路の一構成例を示す回路図であり、図９は、図
４の分周回路の各ノードの信号波形を示すタイミングチ
ャートである。図８に示すように、分周回路３０は複数
のＮＡＮＤゲートおよびインバータよりなる３段のカウ
ンタ３０１〜３０３を具備し、信号Ｓ１（入力バッファ
８０を介した外部クロック信号）を分周して、信号Ｓ
２、Ｓ３を生成する。なお、図８において、参照符号Ａ
は１段目のカウンタ３０１の出力信号、参照符号Ｂは２
段目のカウンタ３０２の出力信号であり、各信号波形は
図９に示す通りである。また、分周回路３０は、複数の
ＮＡＮＤゲートおよびインバータよりなる３段のカウン
タで構成されるものに限定されず、様々な論理ゲートの
組み合わせとして構成できる。
【００７８】図９に示すように、分周回路３０はノード
Ｎ１における信号Ｓ１を８分周して、外部クロック信号
の１クロックサイクル分の期間が高電圧レベル、すなわ
ち“Ｈ（High）”レベル（高電圧レベル）で、７クロッ
クサイクル分が低電圧レベル、すなわち“Ｌ（Low ）”
レベル（低電圧レベル）となる信号Ｓ２を生成する（ノ
ードＮ２）。また一方で、分周回路３０は、この信号Ｓ
２に相補関係にある信号Ｓ３を生成する（ノードＮ
３）。すなわち、信号Ｓ３は、３段目のカウンタ３０３
からそのまま出力されるのに対し、信号Ｓ２は、３段目
のカウンタ３０３の出力信号をインバータ３０４により
反転してから出力される。図１０は、図８の分周回路を
使用した半導体装置の動作を説明するためのタイミング
チャートである。ここでは、信号Ｓ０〜Ｓ３の位相関係
が示されている。。図示するように、低精度位相比較回
路６０（図４参照）は、８周期（すなわち、８クロック
サイクル）に１回の割合で位相比較を行う。また、信号
Ｓ０は１周期遅れで信号Ｓ１に同期している。これによ
り、出力バッファ９０における内部クロック信号は、１
クロックサイクル前の外部クロック信号に位相同期して
いる。
Ｎ１における信号Ｓ１を８分周して、外部クロック信号
の１クロックサイクル分の期間が高電圧レベル、すなわ
ち“Ｈ（High）”レベル（高電圧レベル）で、７クロッ
クサイクル分が低電圧レベル、すなわち“Ｌ（Low ）”
レベル（低電圧レベル）となる信号Ｓ２を生成する（ノ
ードＮ２）。また一方で、分周回路３０は、この信号Ｓ
２に相補関係にある信号Ｓ３を生成する（ノードＮ
３）。すなわち、信号Ｓ３は、３段目のカウンタ３０３
からそのまま出力されるのに対し、信号Ｓ２は、３段目
のカウンタ３０３の出力信号をインバータ３０４により
反転してから出力される。図１０は、図８の分周回路を
使用した半導体装置の動作を説明するためのタイミング
チャートである。ここでは、信号Ｓ０〜Ｓ３の位相関係
が示されている。。図示するように、低精度位相比較回
路６０（図４参照）は、８周期（すなわち、８クロック
サイクル）に１回の割合で位相比較を行う。また、信号
Ｓ０は１周期遅れで信号Ｓ１に同期している。これによ
り、出力バッファ９０における内部クロック信号は、１
クロックサイクル前の外部クロック信号に位相同期して
いる。
【００７９】なお、分周回路３０の信号Ｓ２の期間ａを
変化させることで、何クロックサイクル前の外部クロッ
ク信号から内部クロック信号を生成するかを調整するこ
とができる。例えば、信号Ｓ２の期間ａを３クロックサ
イクル分の長さとすることにより、３クロックサイクル
前の外部クロック信号に同期した内部クロック信号を生
成することができる。また、信号Ｓ２の期間ｂを変える
ことによって、何クロックサイクル毎に位相比較を行う
かを調整することができる。
変化させることで、何クロックサイクル前の外部クロッ
ク信号から内部クロック信号を生成するかを調整するこ
とができる。例えば、信号Ｓ２の期間ａを３クロックサ
イクル分の長さとすることにより、３クロックサイクル
前の外部クロック信号に同期した内部クロック信号を生
成することができる。また、信号Ｓ２の期間ｂを変える
ことによって、何クロックサイクル毎に位相比較を行う
かを調整することができる。
【００８０】入力バッファ８０の遅延時間、低精度ディ
レイライン４０の最小の遅延時間、高精度ディレイライ
ン３２の最小の遅延時間、クロック配線の遅延時間、お
よび出力バッファ９０の遅延時間の合計が外部クロック
信号の１クロック分の時間（すなわち、１クロックサイ
クル）よりも短い場合には、１クロックサイクル前の外
部クロック信号から位相同期した内部クロック信号を生
成することができる。これに対し、上記合計の遅延時間
が外部クロック信号の１クロックサイクルを超える場合
には、２以上のクロックサイクル前の外部クロック信号
に位相同期させる必要がある。この場合には期間ａを２
以上のクロックサイクルに設定する。
レイライン４０の最小の遅延時間、高精度ディレイライ
ン３２の最小の遅延時間、クロック配線の遅延時間、お
よび出力バッファ９０の遅延時間の合計が外部クロック
信号の１クロック分の時間（すなわち、１クロックサイ
クル）よりも短い場合には、１クロックサイクル前の外
部クロック信号から位相同期した内部クロック信号を生
成することができる。これに対し、上記合計の遅延時間
が外部クロック信号の１クロックサイクルを超える場合
には、２以上のクロックサイクル前の外部クロック信号
に位相同期させる必要がある。この場合には期間ａを２
以上のクロックサイクルに設定する。
【００８１】図１１は、図４の低精度ディレイラインの
概略的な一構成例を示す回路図であり、図１２は、図４
の低精度ディレイラインのより具体的な構成と動作波形
を示す図である。図１１に示すように、本発明の実施例
の低精度ディレイライン４０（または、低精度ダミーデ
ィレイライン４４）は、複数のＮＡＮＤゲート４０−１
〜４０−ｎと、複数のインバータ４０−１〜４０−ｎ＋
１とを直列に接続して形成されるｎ段（ｎは２以上の任
意の正の整数）の遅延素子を含む。各々の遅延素子は、
１個のＮＡＮＤゲートと１個のインバータを含む論理ゲ
ートから構成され、単位遅延量を決定する。上記遅延素
子はまた、本発明の特徴をなす遅延量設定調整部４２を
構成するものである。さらに、複数のＮＡＮＤゲート４
０−１〜ＮＡＮＤゲート４０−ｎの入力側には、低精度
遅延制御回路５０からの選択信号Ｓs を受け付ける複数
のＮＡＮＤゲート４１−１〜４１−ｎが接続されてい
る。
概略的な一構成例を示す回路図であり、図１２は、図４
の低精度ディレイラインのより具体的な構成と動作波形
を示す図である。図１１に示すように、本発明の実施例
の低精度ディレイライン４０（または、低精度ダミーデ
ィレイライン４４）は、複数のＮＡＮＤゲート４０−１
〜４０−ｎと、複数のインバータ４０−１〜４０−ｎ＋
１とを直列に接続して形成されるｎ段（ｎは２以上の任
意の正の整数）の遅延素子を含む。各々の遅延素子は、
１個のＮＡＮＤゲートと１個のインバータを含む論理ゲ
ートから構成され、単位遅延量を決定する。上記遅延素
子はまた、本発明の特徴をなす遅延量設定調整部４２を
構成するものである。さらに、複数のＮＡＮＤゲート４
０−１〜ＮＡＮＤゲート４０−ｎの入力側には、低精度
遅延制御回路５０からの選択信号Ｓs を受け付ける複数
のＮＡＮＤゲート４１−１〜４１−ｎが接続されてい
る。
【００８２】本発明の実施例では、低精度ディレイライ
ン４０内の各々の遅延素子を構成する論理ゲート内のＮ
ＡＮＤゲートおよびインバータの出力側のノードにＣＲ
遅延素子や容量負荷を接続したり、上記のＮＡＮＤゲー
トおよびインバータのチャネル長を長くしたりすること
によって、上記低精度ディレイラインの一段分の遅延量
を電源ジッタの値よりも大きく設定するようにしてい
る。
ン４０内の各々の遅延素子を構成する論理ゲート内のＮ
ＡＮＤゲートおよびインバータの出力側のノードにＣＲ
遅延素子や容量負荷を接続したり、上記のＮＡＮＤゲー
トおよびインバータのチャネル長を長くしたりすること
によって、上記低精度ディレイラインの一段分の遅延量
を電源ジッタの値よりも大きく設定するようにしてい
る。
【００８３】図１２の（１）では、図１１に示した低精
度ディレイライン４０内の一段分の遅延素子を含む１ビ
ット分の遅延回路の構成が図示され、図１２の（２）で
は、１ビット分の遅延回路の動作を説明するためのタイ
ミングチャートが図示され、図１１の（３）では、１ビ
ット分の遅延回路を複数段接続したときの低精度ディレ
イラインのより具体的な回路構成が図示されている。
度ディレイライン４０内の一段分の遅延素子を含む１ビ
ット分の遅延回路の構成が図示され、図１２の（２）で
は、１ビット分の遅延回路の動作を説明するためのタイ
ミングチャートが図示され、図１１の（３）では、１ビ
ット分の遅延回路を複数段接続したときの低精度ディレ
イラインのより具体的な回路構成が図示されている。
【００８４】図１２の（１）に示すように、１ビット分
の遅延回路は、２個のＮＡＮＤゲート４０１、４０２、
およびインバータ４０３から構成される。この１ビット
分の遅延回路は、前述の図１１の１個のＮＡＮＤゲート
および１個のインバータからなる一段分の遅延素子と、
上記ＮＡＮＤゲートの入力側に接続される他のＮＡＮＤ
ゲートとを含む回路に対応するものである。上記の１ビ
ット分の遅延回路の動作を図１２の（２）で説明する
と、１つの選択信号Ｓs に対応する入力信号φＥは活性
化信号で、“Ｈ”レベル（ここでは、電源電圧Ｖccのレ
ベル）のときに遅延回路が動作する。図１２の（２）で
は入力信号φＥが“Ｈ”レベルになって信号の受付が可
能になった状態を示してある。信号ＩＮは１ビット分の
遅延回路への他の入力信号を示し、φＮは複数段接続さ
れた隣接する右側からの信号を示し、ＯＵＴは１ビット
分の遅延回路の出力信号を示し、４ａ−１と４ａ−２は
図１２の（１）の遅延回路における対応する内部端子の
動作波形を示している。したがって、ＯＵＴは左側への
信号φＮになる。
の遅延回路は、２個のＮＡＮＤゲート４０１、４０２、
およびインバータ４０３から構成される。この１ビット
分の遅延回路は、前述の図１１の１個のＮＡＮＤゲート
および１個のインバータからなる一段分の遅延素子と、
上記ＮＡＮＤゲートの入力側に接続される他のＮＡＮＤ
ゲートとを含む回路に対応するものである。上記の１ビ
ット分の遅延回路の動作を図１２の（２）で説明する
と、１つの選択信号Ｓs に対応する入力信号φＥは活性
化信号で、“Ｈ”レベル（ここでは、電源電圧Ｖccのレ
ベル）のときに遅延回路が動作する。図１２の（２）で
は入力信号φＥが“Ｈ”レベルになって信号の受付が可
能になった状態を示してある。信号ＩＮは１ビット分の
遅延回路への他の入力信号を示し、φＮは複数段接続さ
れた隣接する右側からの信号を示し、ＯＵＴは１ビット
分の遅延回路の出力信号を示し、４ａ−１と４ａ−２は
図１２の（１）の遅延回路における対応する内部端子の
動作波形を示している。したがって、ＯＵＴは左側への
信号φＮになる。
【００８５】信号φＮが“Ｌ”レベルのときには、出力
信号ＯＵＴは常に“Ｌ”レベルである。信号φＮが
“Ｈ”レベルで入力信号φＥが“Ｌ”レベルのときには
出力信号ＯＵＴは“Ｈ”レベルである。信号φＮが
“Ｈ”レベルで入力信号φＥが“Ｈ”レベルのときに、
入力信号ＩＮが“Ｌ”レベルであれば出力信号ＯＵＴは
“Ｈ”レベルになり、入力信号ＩＮが“Ｈ”レベルであ
れば“Ｌ”レベルになる。図１２の（２）は、φＥ＝
“Ｈ”、φＮ＝“Ｈ”の状態で、入力信号ＩＮが“Ｌ”
レベルから“Ｈ”レベルに立ち上がると、その入力信号
ＩＮがＮＡＮＤゲート４０１，４０２およびインバータ
４０３で反転されながら、出力信号ＯＵＴとして出力側
に伝達されている様子を示している。
信号ＯＵＴは常に“Ｌ”レベルである。信号φＮが
“Ｈ”レベルで入力信号φＥが“Ｌ”レベルのときには
出力信号ＯＵＴは“Ｈ”レベルである。信号φＮが
“Ｈ”レベルで入力信号φＥが“Ｈ”レベルのときに、
入力信号ＩＮが“Ｌ”レベルであれば出力信号ＯＵＴは
“Ｈ”レベルになり、入力信号ＩＮが“Ｈ”レベルであ
れば“Ｌ”レベルになる。図１２の（２）は、φＥ＝
“Ｈ”、φＮ＝“Ｈ”の状態で、入力信号ＩＮが“Ｌ”
レベルから“Ｈ”レベルに立ち上がると、その入力信号
ＩＮがＮＡＮＤゲート４０１，４０２およびインバータ
４０３で反転されながら、出力信号ＯＵＴとして出力側
に伝達されている様子を示している。
【００８６】図１２の（３）は、図１２の（１）の１ビ
ット分の遅延回路を複数段カスケード接続（縦続接続）
した例で、実際のディレイラインからなる可変遅延回路
に相当する。図では３段しか示していないが、実際には
多数段に接続されている。他の入力信号（すなわち、活
性化信号）φＥの信号線は回路要素毎に、φＥ−１、φ
Ｅ−２およびφＥ−３のように複数本あり、これらの活
性化信号は低精度遅延制御回路５０によって制御され
る。
ット分の遅延回路を複数段カスケード接続（縦続接続）
した例で、実際のディレイラインからなる可変遅延回路
に相当する。図では３段しか示していないが、実際には
多数段に接続されている。他の入力信号（すなわち、活
性化信号）φＥの信号線は回路要素毎に、φＥ−１、φ
Ｅ−２およびφＥ−３のように複数本あり、これらの活
性化信号は低精度遅延制御回路５０によって制御され
る。
【００８７】図では真ん中の１ビット分の遅延回路が活
性化されており、活性化信号φＥ−２が“Ｈ”レベルと
なっている。この場合、入力信号ＩＮが“Ｌ”レベルか
ら“Ｈ”レベルに変化すると、左端の１ビット分の遅延
回路と右端の１ビット分の遅延回路の活性化信号φＥ−
１およびφＥ−３は共に“Ｌ”レベルであるから、太線
にて示すように、入力信号ＩＮはＮＡＮＤゲート４０１
−１および４０１−３で止められてしまう。また一方
で、一方、活性化されている真ん中の１ビット分の遅延
回路の活性化信号φＥ−２は“Ｈ”レベルであるから、
入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。
右側の１ビット分の遅延回路の出力信号ＯＵＴは“Ｈ”
レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０
２−２も通過して、出力側には“Ｌ”レベルの出力信号
ＯＵＴとして伝達されることになる。上記のように、活
性化信号φＮが“Ｌ”レベルのときには、左側の出力信
号ＯＵＴは常に“Ｌ”レベルになるので、この“Ｌ”レ
ベルの信号は左側の１ビット分の遅延回路のＮＡＮＤゲ
ートおよびインバータに順次伝達され、最終的な出力信
号ＯＵＴとして取り出される。
性化されており、活性化信号φＥ−２が“Ｈ”レベルと
なっている。この場合、入力信号ＩＮが“Ｌ”レベルか
ら“Ｈ”レベルに変化すると、左端の１ビット分の遅延
回路と右端の１ビット分の遅延回路の活性化信号φＥ−
１およびφＥ−３は共に“Ｌ”レベルであるから、太線
にて示すように、入力信号ＩＮはＮＡＮＤゲート４０１
−１および４０１−３で止められてしまう。また一方
で、一方、活性化されている真ん中の１ビット分の遅延
回路の活性化信号φＥ−２は“Ｈ”レベルであるから、
入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。
右側の１ビット分の遅延回路の出力信号ＯＵＴは“Ｈ”
レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０
２−２も通過して、出力側には“Ｌ”レベルの出力信号
ＯＵＴとして伝達されることになる。上記のように、活
性化信号φＮが“Ｌ”レベルのときには、左側の出力信
号ＯＵＴは常に“Ｌ”レベルになるので、この“Ｌ”レ
ベルの信号は左側の１ビット分の遅延回路のＮＡＮＤゲ
ートおよびインバータに順次伝達され、最終的な出力信
号ＯＵＴとして取り出される。
【００８８】このように、活性化された１ビット分の遅
延回路を介して、入力信号ＩＮは折り返されるように伝
達され、最終的な出力信号ＯＵＴになる。つまり、どの
部分の活性化信号φＥを“Ｈ”レベルにするかにより、
遅延量を制御することができる。１ビット分の遅延量
は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間
で決定され、この時間がＤＬＬ回路の遅延量の単位時
間、すなわち単位遅延量になる。全体の遅延量に相当す
る遅延時間は、１ビット分の遅延量に、通過する遅延回
路の段数を乗じた量になる。
延回路を介して、入力信号ＩＮは折り返されるように伝
達され、最終的な出力信号ＯＵＴになる。つまり、どの
部分の活性化信号φＥを“Ｈ”レベルにするかにより、
遅延量を制御することができる。１ビット分の遅延量
は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間
で決定され、この時間がＤＬＬ回路の遅延量の単位時
間、すなわち単位遅延量になる。全体の遅延量に相当す
る遅延時間は、１ビット分の遅延量に、通過する遅延回
路の段数を乗じた量になる。
【００８９】図１３は、図１１の一段分の遅延素子の遅
延量を予め定められた値よりも大きく設定するための第
１の具体的構成例を示す回路図である。ここでは、本発
明の特徴をなす遅延量設定調整部４２（またはダミー遅
延量設定調整部４６）として機能する一段分の遅延素子
が、１個のＮＡＮＤゲートと１個のインバータを含む論
理ゲートから構成される場合について説明する。
延量を予め定められた値よりも大きく設定するための第
１の具体的構成例を示す回路図である。ここでは、本発
明の特徴をなす遅延量設定調整部４２（またはダミー遅
延量設定調整部４６）として機能する一段分の遅延素子
が、１個のＮＡＮＤゲートと１個のインバータを含む論
理ゲートから構成される場合について説明する。
【００９０】図１３において、一段分の遅延素子内のＮ
ＡＮＤゲートは、互いに直列に接続されるＰチャネルト
ランジスタＱ０およびＮチャネルトランジスタＱ１と、
このＮチャネルトランジスタＱ１のソースに接続される
ＮチャネルトランジスタＱ２、Ｐチャネルトランジスタ
Ｑ０およびＮチャネルトランジスタＱ１の出力側のノー
ド＃１に接続されるＰチャネルトランジスタＱ３とを有
する。ＰチャネルトランジスタＱ０、Ｑ３のソースは第
１の電源（高電圧側電源）Ｖddに接続され、Ｎチャネル
トランジスタＱ２のソースは第２の電源（低電圧側電
源）Ｖssに接続される。上記ＮＡＮＤゲートの一方の入
力信号ＩＮ１１は、ＰチャネルトランジスタＱ０および
ＮチャネルトランジスタＱ１のゲートに同時に入力され
る。また一方で、上記ＮＡＮＤゲートの他方の入力信号
ＩＮ１２は、ＮチャネルトランジスタＱ２のゲートに入
力される。
ＡＮＤゲートは、互いに直列に接続されるＰチャネルト
ランジスタＱ０およびＮチャネルトランジスタＱ１と、
このＮチャネルトランジスタＱ１のソースに接続される
ＮチャネルトランジスタＱ２、Ｐチャネルトランジスタ
Ｑ０およびＮチャネルトランジスタＱ１の出力側のノー
ド＃１に接続されるＰチャネルトランジスタＱ３とを有
する。ＰチャネルトランジスタＱ０、Ｑ３のソースは第
１の電源（高電圧側電源）Ｖddに接続され、Ｎチャネル
トランジスタＱ２のソースは第２の電源（低電圧側電
源）Ｖssに接続される。上記ＮＡＮＤゲートの一方の入
力信号ＩＮ１１は、ＰチャネルトランジスタＱ０および
ＮチャネルトランジスタＱ１のゲートに同時に入力され
る。また一方で、上記ＮＡＮＤゲートの他方の入力信号
ＩＮ１２は、ＮチャネルトランジスタＱ２のゲートに入
力される。
【００９１】さらに、図１３において、一段分の遅延素
子内のインバータは、互いに直列に接続されるＰチャネ
ルトランジスタＱ４およびＮチャネルトランジスタＱ５
により構成され、上記ＮＡＮＤゲートの出力側のノード
＃１に接続される。ＰチャネルトランジスタＱ４のソー
スは第１の電源Ｖddに接続され、Ｎチャネルトランジス
タＱ５のソースは第２の電源Ｖssに接続される。上記Ｎ
ＡＮＤゲートから出力された信号は、Ｐチャネルトラン
ジスタＱ４およびＮチャネルトランジスタＱ５のゲート
に同時に供給され、ＰチャネルトランジスタＱ４および
ＮチャネルトランジスタＱ５の出力側のノード＃２から
出力信号ＯＵＴ１１として出力される。
子内のインバータは、互いに直列に接続されるＰチャネ
ルトランジスタＱ４およびＮチャネルトランジスタＱ５
により構成され、上記ＮＡＮＤゲートの出力側のノード
＃１に接続される。ＰチャネルトランジスタＱ４のソー
スは第１の電源Ｖddに接続され、Ｎチャネルトランジス
タＱ５のソースは第２の電源Ｖssに接続される。上記Ｎ
ＡＮＤゲートから出力された信号は、Ｐチャネルトラン
ジスタＱ４およびＮチャネルトランジスタＱ５のゲート
に同時に供給され、ＰチャネルトランジスタＱ４および
ＮチャネルトランジスタＱ５の出力側のノード＃２から
出力信号ＯＵＴ１１として出力される。
【００９２】図１３に示すような第１の具体的構成例に
おいては、適切な抵抗値および容量値をそれぞれ有する
抵抗４１ｒおよびコンデンサ４１ｃからなるＣＲ遅延回
路をＮＡＮＤゲートの出力側のノード＃１に接続すると
共に、適切な抵抗値および容量値をそれぞれ有する抵抗
４２ｒおよびコンデンサ４２ｃからなる他のＣＲ遅延回
路をインバータの出力側のノード＃２に接続している。
このような構成では、ＣＲ遅延回路による信号遅延を利
用して一段分の遅延素子の遅延量を伸ばすことができる
ので、電源のノイズや外部クロック信号のジッタ等によ
り発生する内部クロック信号のジッタ（電源ジッタ）の
値よりも上記遅延素子の遅延量を大きく設定することが
可能になる。
おいては、適切な抵抗値および容量値をそれぞれ有する
抵抗４１ｒおよびコンデンサ４１ｃからなるＣＲ遅延回
路をＮＡＮＤゲートの出力側のノード＃１に接続すると
共に、適切な抵抗値および容量値をそれぞれ有する抵抗
４２ｒおよびコンデンサ４２ｃからなる他のＣＲ遅延回
路をインバータの出力側のノード＃２に接続している。
このような構成では、ＣＲ遅延回路による信号遅延を利
用して一段分の遅延素子の遅延量を伸ばすことができる
ので、電源のノイズや外部クロック信号のジッタ等によ
り発生する内部クロック信号のジッタ（電源ジッタ）の
値よりも上記遅延素子の遅延量を大きく設定することが
可能になる。
【００９３】図１４は、図１１の一段分の遅延素子の遅
延量を予め定められた値よりも大きく設定するための第
２の具体的構成例を示す回路図である。ここでも、遅延
量設定調整部４２として機能する一段分の遅延素子が、
１個のＮＡＮＤゲートと１個のインバータを含む論理ゲ
ートから構成される場合について説明する。図１４にお
ける一段分の遅延素子内のＮＡＮＤゲートおよびインバ
ータの構成は、前述の図１３の場合と同じなので、ここ
では、上記のＮＡＮＤゲートおよびインバータの詳細な
説明を省略する。
延量を予め定められた値よりも大きく設定するための第
２の具体的構成例を示す回路図である。ここでも、遅延
量設定調整部４２として機能する一段分の遅延素子が、
１個のＮＡＮＤゲートと１個のインバータを含む論理ゲ
ートから構成される場合について説明する。図１４にお
ける一段分の遅延素子内のＮＡＮＤゲートおよびインバ
ータの構成は、前述の図１３の場合と同じなので、ここ
では、上記のＮＡＮＤゲートおよびインバータの詳細な
説明を省略する。
【００９４】図１４に示すような第２の具体的構成例に
おいては、適切な容量値を有するＭＯＳコンデンサ等の
容量負荷４１ｍｃをＮＡＮＤゲートの出力側のノード＃
１に接続すると共に、適切な容量値を有するＭＯＳコン
デンサ等の容量負荷４２ｍｃをインバータの出力側のノ
ード＃２に接続している。このような構成では、容量負
荷による信号遅延を利用して一段分の遅延素子の遅延量
を伸ばすことができるので、前述の第１の具体的構成例
と同じように、電源のノイズや外部クロック信号のジッ
タ等により発生する内部クロック信号のジッタの値より
も上記遅延素子の遅延量を大きく設定することが可能に
なる。
おいては、適切な容量値を有するＭＯＳコンデンサ等の
容量負荷４１ｍｃをＮＡＮＤゲートの出力側のノード＃
１に接続すると共に、適切な容量値を有するＭＯＳコン
デンサ等の容量負荷４２ｍｃをインバータの出力側のノ
ード＃２に接続している。このような構成では、容量負
荷による信号遅延を利用して一段分の遅延素子の遅延量
を伸ばすことができるので、前述の第１の具体的構成例
と同じように、電源のノイズや外部クロック信号のジッ
タ等により発生する内部クロック信号のジッタの値より
も上記遅延素子の遅延量を大きく設定することが可能に
なる。
【００９５】図１５は、図１１の一段分の遅延素子の遅
延量を予め定められた値よりも大きく設定するための第
３の具体的構成例を示す回路図である。この場合も、遅
延量設定調整部４２として機能する一段分の遅延素子
が、１個のＮＡＮＤゲートと１個のインバータを含む論
理ゲートから構成される場合について説明する。ただ
し、図１５に示す第３の具体的構成例においては、トラ
ンジスタのチャネル長を標準値よりも長くした状態のＰ
チャネルトランジスタおよびＮチャネルトランジスタ
（すなわち、チャネル長の長いトランジスタ＊Ｑ０〜＊
Ｑ６）を用いてＮＡＮＤゲートおよびインバータを構成
している。ここでは、説明を簡単にするために、チャネ
ル長の長いトランジスタ＊Ｑ０〜＊Ｑ６の各々を、単に
ＰチャネルトランジスタまたはＮチャネルトランジスタ
と記載することとする。
延量を予め定められた値よりも大きく設定するための第
３の具体的構成例を示す回路図である。この場合も、遅
延量設定調整部４２として機能する一段分の遅延素子
が、１個のＮＡＮＤゲートと１個のインバータを含む論
理ゲートから構成される場合について説明する。ただ
し、図１５に示す第３の具体的構成例においては、トラ
ンジスタのチャネル長を標準値よりも長くした状態のＰ
チャネルトランジスタおよびＮチャネルトランジスタ
（すなわち、チャネル長の長いトランジスタ＊Ｑ０〜＊
Ｑ６）を用いてＮＡＮＤゲートおよびインバータを構成
している。ここでは、説明を簡単にするために、チャネ
ル長の長いトランジスタ＊Ｑ０〜＊Ｑ６の各々を、単に
ＰチャネルトランジスタまたはＮチャネルトランジスタ
と記載することとする。
【００９６】さらに詳しく説明すると、図１５におい
て、一段分の遅延素子内のＮＡＮＤゲートは、互いに直
列に接続されるＰチャネル型のトランジスタ＊Ｑ０およ
びＮチャネルトランジスタ＊Ｑ１と、このＮチャネルト
ランジスタ＊Ｑ１のソースに接続されるＮチャネルトラ
ンジスタ＊Ｑ２、Ｐチャネルトランジスタ＊Ｑ０および
Ｎチャネルトランジスタ＊Ｑ１の出力側のノード＃１に
接続されるＰチャネルトランジスタ＊Ｑ３とを有する。
Ｐチャネルトランジスタ＊Ｑ０、＊Ｑ３のソースは第１
の電源Ｖddに接続され、Ｎチャネルトランジスタ＊Ｑ２
のソースは第２の電源Ｖssに接続される。上記ＮＡＮＤ
ゲートの一方の入力信号ＩＮ１１は、Ｐチャネルトラン
ジスタ＊Ｑ０およびＮチャネルトランジスタ＊Ｑ１のゲ
ートに同時に入力される。また一方で、上記ＮＡＮＤゲ
ートの他方の入力信号ＩＮ１２は、Ｎチャネルトランジ
スタ＊Ｑ２のゲートに入力される。
て、一段分の遅延素子内のＮＡＮＤゲートは、互いに直
列に接続されるＰチャネル型のトランジスタ＊Ｑ０およ
びＮチャネルトランジスタ＊Ｑ１と、このＮチャネルト
ランジスタ＊Ｑ１のソースに接続されるＮチャネルトラ
ンジスタ＊Ｑ２、Ｐチャネルトランジスタ＊Ｑ０および
Ｎチャネルトランジスタ＊Ｑ１の出力側のノード＃１に
接続されるＰチャネルトランジスタ＊Ｑ３とを有する。
Ｐチャネルトランジスタ＊Ｑ０、＊Ｑ３のソースは第１
の電源Ｖddに接続され、Ｎチャネルトランジスタ＊Ｑ２
のソースは第２の電源Ｖssに接続される。上記ＮＡＮＤ
ゲートの一方の入力信号ＩＮ１１は、Ｐチャネルトラン
ジスタ＊Ｑ０およびＮチャネルトランジスタ＊Ｑ１のゲ
ートに同時に入力される。また一方で、上記ＮＡＮＤゲ
ートの他方の入力信号ＩＮ１２は、Ｎチャネルトランジ
スタ＊Ｑ２のゲートに入力される。
【００９７】さらにまた、図１５において、一段分の遅
延素子内のインバータは、互いに直列に接続されるＰチ
ャネルトランジスタ＊Ｑ４およびＮチャネルトランジス
タ＊Ｑ５により構成され、上記ＮＡＮＤゲートの出力側
のノード＃１に接続される。Ｐチャネルトランジスタ＊
Ｑ４のソースは第１の電源Ｖddに接続され、Ｎチャネル
トランジスタ＊Ｑ５のソースは第２の電源Ｖssに接続さ
れる。上記ＮＡＮＤゲートから出力された信号は、Ｐチ
ャネルトランジスタ＊Ｑ４およびＮチャネルトランジス
タ＊Ｑ５のゲートに同時に供給され、Ｐチャネルトラン
ジスタ＊Ｑ４およびＮチャネルトランジスタ＊Ｑ５の出
力側のノード＃２から出力信号ＯＵＴ１１として出力さ
れる。
延素子内のインバータは、互いに直列に接続されるＰチ
ャネルトランジスタ＊Ｑ４およびＮチャネルトランジス
タ＊Ｑ５により構成され、上記ＮＡＮＤゲートの出力側
のノード＃１に接続される。Ｐチャネルトランジスタ＊
Ｑ４のソースは第１の電源Ｖddに接続され、Ｎチャネル
トランジスタ＊Ｑ５のソースは第２の電源Ｖssに接続さ
れる。上記ＮＡＮＤゲートから出力された信号は、Ｐチ
ャネルトランジスタ＊Ｑ４およびＮチャネルトランジス
タ＊Ｑ５のゲートに同時に供給され、Ｐチャネルトラン
ジスタ＊Ｑ４およびＮチャネルトランジスタ＊Ｑ５の出
力側のノード＃２から出力信号ＯＵＴ１１として出力さ
れる。
【００９８】図１５に示すような第３の具体的構成例に
おいては、ＮＡＮＤゲートおよびインバータを構成する
トランジスタのチャネル長を長くすることによって一段
分の遅延素子の遅延量を伸ばすことができるので、前述
の第１および第２のの具体的構成例と同じように、電源
のノイズや外部クロック信号のジッタ等により発生する
内部クロック信号のジッタの値よりも上記遅延素子の遅
延量を大きく設定することが可能になる。あるいは、上
記トランジスタのチャネル幅を小さくすることによって
も、内部クロック信号のジッタの値よりも上記遅延素子
の遅延量を大きく設定することが可能である。
おいては、ＮＡＮＤゲートおよびインバータを構成する
トランジスタのチャネル長を長くすることによって一段
分の遅延素子の遅延量を伸ばすことができるので、前述
の第１および第２のの具体的構成例と同じように、電源
のノイズや外部クロック信号のジッタ等により発生する
内部クロック信号のジッタの値よりも上記遅延素子の遅
延量を大きく設定することが可能になる。あるいは、上
記トランジスタのチャネル幅を小さくすることによって
も、内部クロック信号のジッタの値よりも上記遅延素子
の遅延量を大きく設定することが可能である。
【００９９】さらに、低精度ディレイライン４０の遅延
素子の遅延量を電源ジッタの値よりも大きく設定するた
めの他の方策として、低精度ディレイライン内の全体の
遅延素子の段数を増やすことが考えられる。この場合、
選択可能な遅延素子の段数をも多くすることによって遅
延量を伸ばすことができるので、低精度ディレイライン
内の遅延素子の遅延量を電源ジッタの値よりも大きく設
定することが可能になる。
素子の遅延量を電源ジッタの値よりも大きく設定するた
めの他の方策として、低精度ディレイライン内の全体の
遅延素子の段数を増やすことが考えられる。この場合、
選択可能な遅延素子の段数をも多くすることによって遅
延量を伸ばすことができるので、低精度ディレイライン
内の遅延素子の遅延量を電源ジッタの値よりも大きく設
定することが可能になる。
【０１００】図１６は図４の低精度遅延制御回路の一構
成例を示す図であり、図１７は図１６の低精度遅延制御
回路の動作を説明するためのタイミングチャートであ
る。図１６に示すように、低精度遅延制御回路５０も、
破線で囲った１ビット分の低精度遅延制御回路５００−
２を、低精度ディレイライン内の遅延回路の段数分接続
した構成であり、各段の出力が低精度ディレイラインの
各段の活性化信号φＥ（例えば、φＥ−１〜φＥ−３）
になる。
成例を示す図であり、図１７は図１６の低精度遅延制御
回路の動作を説明するためのタイミングチャートであ
る。図１６に示すように、低精度遅延制御回路５０も、
破線で囲った１ビット分の低精度遅延制御回路５００−
２を、低精度ディレイライン内の遅延回路の段数分接続
した構成であり、各段の出力が低精度ディレイラインの
各段の活性化信号φＥ（例えば、φＥ−１〜φＥ−３）
になる。
【０１０１】１ビット分の低精度遅延制御回路５００−
２は、ＮＡＮＤゲート５０２−２と、インバータ５０３
−２で構成されるフリップフロップの両端にそれぞれ直
列に接続されたトランジスタ５０５−２、５０８−２、
および５０７−２、５０９−２、そしてＮＯＲゲート５
０１−２を有する。トランジスタ５０８−２のゲート
は、前段の端子４ａ−２に接続され、かつ、トランジス
タ５０９−２のゲートは、後段の端子４ａ−５に接続さ
れて、前段と後段の信号を受けるようになっている。ま
た一方で、直列に接続されている他方のトランジスタに
は、カウントアップするときのセット信号φＳＥとφＳ
Ｏ、カウントダウンするときのリセット信号φＲＥとφ
ＲＯが１回路おきに接続されている。図示のように、真
ん中の１ビット分の低精度遅延制御回路５００−２で
は、トランジスタ５０５−２がセット信号φＳＯに接続
されると共に、トランジスタ５０７−２がリセット信号
φＲＯに接続され、かつ、低精度遅延制御回路５００−
２の両側の回路ではそれぞれ他のセット信号φＳＥとリ
セット信号φＲＥに接続される。ＮＯＲゲート５０１−
２には、左側のＮＡＮＤゲート５０２─１の端子４ａ−
１と同回路の端子４ａ−２の信号が入力される構成にな
っている。なお、リセット信号φＲは低精度遅延制御回
路をリセットする信号で、電源投入後に一時的に“Ｌ”
レベルになり、その後は“Ｈ”レベルに固定される。
２は、ＮＡＮＤゲート５０２−２と、インバータ５０３
−２で構成されるフリップフロップの両端にそれぞれ直
列に接続されたトランジスタ５０５−２、５０８−２、
および５０７−２、５０９−２、そしてＮＯＲゲート５
０１−２を有する。トランジスタ５０８−２のゲート
は、前段の端子４ａ−２に接続され、かつ、トランジス
タ５０９−２のゲートは、後段の端子４ａ−５に接続さ
れて、前段と後段の信号を受けるようになっている。ま
た一方で、直列に接続されている他方のトランジスタに
は、カウントアップするときのセット信号φＳＥとφＳ
Ｏ、カウントダウンするときのリセット信号φＲＥとφ
ＲＯが１回路おきに接続されている。図示のように、真
ん中の１ビット分の低精度遅延制御回路５００−２で
は、トランジスタ５０５−２がセット信号φＳＯに接続
されると共に、トランジスタ５０７−２がリセット信号
φＲＯに接続され、かつ、低精度遅延制御回路５００−
２の両側の回路ではそれぞれ他のセット信号φＳＥとリ
セット信号φＲＥに接続される。ＮＯＲゲート５０１−
２には、左側のＮＡＮＤゲート５０２─１の端子４ａ−
１と同回路の端子４ａ−２の信号が入力される構成にな
っている。なお、リセット信号φＲは低精度遅延制御回
路をリセットする信号で、電源投入後に一時的に“Ｌ”
レベルになり、その後は“Ｈ”レベルに固定される。
【０１０２】図１７のタイミングチャートにおいて、ま
ず、リセット信号がφＲが一時的に“Ｌ”レベルにな
り、端子４ａ−１、４ａ−３および４ａ−５が“Ｈ”レ
ベルにリセットされ、端子４ａ−２，４ａ−４および４
ａ−６が“Ｌ”レベルにリセットされる。カウントアッ
プするときには、カウントアップ信号であるリセット信
号φＳＥとセット信号φＳＯが交互に“Ｈ”レベルと
“Ｌ”レベルを繰り返す。セット信号φＳＥが“Ｌ”レ
ベルから“Ｈ”レベルになると、端子４ａ−１は接地さ
れて“Ｌ”レベルに変化し、端子４ａ−２は“Ｈ”レベ
ルに変化する。端子４ａ−２が“Ｈ”レベルに変化した
のを受けて、活性化信号φＥ−１は“Ｈ”レベルから
“Ｌ”レベルに変化する。この状態はフリップフロップ
にラッチされるので、セット信号φＳＥが“Ｌ”レベル
に戻ったとしても、活性化信号φＥ−１は“Ｌ”レベル
のままである。
ず、リセット信号がφＲが一時的に“Ｌ”レベルにな
り、端子４ａ−１、４ａ−３および４ａ−５が“Ｈ”レ
ベルにリセットされ、端子４ａ−２，４ａ−４および４
ａ−６が“Ｌ”レベルにリセットされる。カウントアッ
プするときには、カウントアップ信号であるリセット信
号φＳＥとセット信号φＳＯが交互に“Ｈ”レベルと
“Ｌ”レベルを繰り返す。セット信号φＳＥが“Ｌ”レ
ベルから“Ｈ”レベルになると、端子４ａ−１は接地さ
れて“Ｌ”レベルに変化し、端子４ａ−２は“Ｈ”レベ
ルに変化する。端子４ａ−２が“Ｈ”レベルに変化した
のを受けて、活性化信号φＥ−１は“Ｈ”レベルから
“Ｌ”レベルに変化する。この状態はフリップフロップ
にラッチされるので、セット信号φＳＥが“Ｌ”レベル
に戻ったとしても、活性化信号φＥ−１は“Ｌ”レベル
のままである。
【０１０３】そして、端子４ａ−１が“Ｌ”レベルに変
化したことを受けて、活性化信号φＥ−２が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”
レベルに変化したためにトランジスタ５０８─２がオン
状態（動作状態）になり、セット信号φＳＯが“Ｌ”レ
ベルから“Ｈ”レベルになると、端子４ａ−３は接地さ
れて“Ｌ”レベルに変化し、端子４ａ−４は“Ｈ”レベ
ルに変化する。端子４ａ−４が“Ｈ”レベルに変化した
のを受けて、活性化信号φＥ−２は“Ｈ”レベルから
“Ｌ”レベルに変化する。この状態はフリップフロップ
にラッチされるので、セット信号φＳＯが“Ｌ”レベル
に戻ったとしても、活性化信号φＥ−２は“Ｌ”レベル
のままである。
化したことを受けて、活性化信号φＥ−２が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”
レベルに変化したためにトランジスタ５０８─２がオン
状態（動作状態）になり、セット信号φＳＯが“Ｌ”レ
ベルから“Ｈ”レベルになると、端子４ａ−３は接地さ
れて“Ｌ”レベルに変化し、端子４ａ−４は“Ｈ”レベ
ルに変化する。端子４ａ−４が“Ｈ”レベルに変化した
のを受けて、活性化信号φＥ−２は“Ｈ”レベルから
“Ｌ”レベルに変化する。この状態はフリップフロップ
にラッチされるので、セット信号φＳＯが“Ｌ”レベル
に戻ったとしても、活性化信号φＥ−２は“Ｌ”レベル
のままである。
【０１０４】そして、端子４ａ−３が“Ｌ”レベルに変
化したことを受けて、活性化信号φＥ−３が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。図１７では、セット信
号φＳＥおよびφＳＯが１パルスずつ出ているだけであ
るが、低精度遅延制御回路が何段にも接続されており、
セット信号φＳＥおよびφＳＯが交互に“Ｈ”レベルと
“Ｌ”レベルとを繰り返せば、活性化信号φＥが“Ｈ”
レベルになる段の位置が順次右側にシフトする。したが
って、低精度位相比較回路６０（図４）の位相比較結果
により遅延量を増加させる必要がある場合には、交互に
セット信号φＳＥおよびφＳＯのパルスを入力すればよ
い。
化したことを受けて、活性化信号φＥ−３が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。図１７では、セット信
号φＳＥおよびφＳＯが１パルスずつ出ているだけであ
るが、低精度遅延制御回路が何段にも接続されており、
セット信号φＳＥおよびφＳＯが交互に“Ｈ”レベルと
“Ｌ”レベルとを繰り返せば、活性化信号φＥが“Ｈ”
レベルになる段の位置が順次右側にシフトする。したが
って、低精度位相比較回路６０（図４）の位相比較結果
により遅延量を増加させる必要がある場合には、交互に
セット信号φＳＥおよびφＳＯのパルスを入力すればよ
い。
【０１０５】もし、カウントアップするときのセット信
号φＳＥとφＳＯ、および、カウントダウンするときの
リセット信号φＲＥとφＲＯが出力されない状態、すな
わち“Ｌ”レベルである状態が維持されるならば、出力
の活性化信号φＥが“Ｈ”レベルになる段の位置は固定
される。したがって、低精度位相比較回路６０の位相比
較結果により遅延量を維持する必要がある場合には、セ
ット信号φＳＥとφＳＯ、および、リセット信号φＲＥ
とφＲＯのパルスを入力しないようにする。
号φＳＥとφＳＯ、および、カウントダウンするときの
リセット信号φＲＥとφＲＯが出力されない状態、すな
わち“Ｌ”レベルである状態が維持されるならば、出力
の活性化信号φＥが“Ｈ”レベルになる段の位置は固定
される。したがって、低精度位相比較回路６０の位相比
較結果により遅延量を維持する必要がある場合には、セ
ット信号φＳＥとφＳＯ、および、リセット信号φＲＥ
とφＲＯのパルスを入力しないようにする。
【０１０６】カウントダウンするときには、リセット信
号φＲＥとφＲＯのパルスを交互に入力すると、カウン
トアップするときとは逆に活性化信号φＥが“Ｈ”レベ
ルになる段の位置が順次左側にシフトする。以上説明し
たように、図１６に示した低精度遅延制御回路では、パ
ルスを入力することにより、出力の活性化信号φＥが
“Ｈ”レベルになる段の位置を１つずつ移動させること
が可能であり、これらの活性化信号φＥで図１２の
（３）に示す低精度ディレイラインを制御すれば、遅延
量が一単位ずつ増減するように制御することができる。
号φＲＥとφＲＯのパルスを交互に入力すると、カウン
トアップするときとは逆に活性化信号φＥが“Ｈ”レベ
ルになる段の位置が順次左側にシフトする。以上説明し
たように、図１６に示した低精度遅延制御回路では、パ
ルスを入力することにより、出力の活性化信号φＥが
“Ｈ”レベルになる段の位置を１つずつ移動させること
が可能であり、これらの活性化信号φＥで図１２の
（３）に示す低精度ディレイラインを制御すれば、遅延
量が一単位ずつ増減するように制御することができる。
【０１０７】ここで、低精度ディレイラインおよび低精
度遅延制御回路について、さらに詳しく説明する。前述
の実施例では、低精度ディレイラインとして、図１２の
（３）に示すような回路を使用し、図１６に示すような
低精度遅延制御回路で制御している。遅延量を単位量ず
つ段階的に変化させることができる回路を実現するに
は、直列に接続された複数の信号経路を有し、この複数
の信号経路の一部から選択的に信号が出力されるように
することにより遅延量が選択可能なディレイラインを使
用するのが一般的である。このようなディレイラインで
は、遅延量を変化させるために隣接する信号経路から信
号が出力されるように変化させる過渡的状態であって
も、いずれの信号経路も選択されない状態は避ける必要
がある。このため、上記のようなディレイラインを制御
する低精度遅延制御回路は、過渡的状態であっても、い
ずれかの信号経路を選択する信号を常時出力する必要が
ある。
度遅延制御回路について、さらに詳しく説明する。前述
の実施例では、低精度ディレイラインとして、図１２の
（３）に示すような回路を使用し、図１６に示すような
低精度遅延制御回路で制御している。遅延量を単位量ず
つ段階的に変化させることができる回路を実現するに
は、直列に接続された複数の信号経路を有し、この複数
の信号経路の一部から選択的に信号が出力されるように
することにより遅延量が選択可能なディレイラインを使
用するのが一般的である。このようなディレイラインで
は、遅延量を変化させるために隣接する信号経路から信
号が出力されるように変化させる過渡的状態であって
も、いずれの信号経路も選択されない状態は避ける必要
がある。このため、上記のようなディレイラインを制御
する低精度遅延制御回路は、過渡的状態であっても、い
ずれかの信号経路を選択する信号を常時出力する必要が
ある。
【０１０８】図１６の低精度遅延制御回路では、各々の
段は２つの相補的な信号を出力する。すなわち、ＮＡＮ
Ｄゲートの出力とインバータの出力は相補信号である。
そして、ある段までは一方の状態の相補信号を出力し、
その段以降の段は反転した相補信号を出力し、反転した
相補信号を最初に出力する段がシフトするようになって
いる。換言すれば、図１６の低精度遅延制御回路は、シ
フトレジスタと同じ動作を行う。図１６の低精度遅延制
御回路では、ＮＯＲゲートでこのようなシフトレジスタ
の相補信号のうち、隣接する２段の異なる相補信号の否
定論理和を各段毎に算出して、その出力を図１２の
（３）の各段の選択信号線に接続している。本発明の実
施例に使用されるＰチャネルトランジスタおよびＮチャ
ネルトランジスタ等のＭＯＳトランジスタでは、一般に
“Ｈ”レベルの論理値から“Ｌ”レベルの論理値への立
ち下がりの方が、“Ｌ”レベルの論理値から“Ｈ”レベ
ルの論理値への立ち上がりより変化速度が早い。図１６
の低精度遅延制御回路では、入力が共に“Ｌ”レベルの
論理値のＮＯＲゲートの出力が、ディレイラインの選択
位置を指示しており、このＮＯＲゲートの入力の一方が
“Ｈ”レベルの論理値に変化するのは遅く、次にディレ
イラインの選択位置を指示するＮＯＲゲートの“Ｈ”レ
ベルの入力は、より速い速度で“Ｌ”レベルに変化す
る。したがって、前に選択位置を指示していたＮＯＲゲ
ートの出力が選択位置の指示を停止する前に、次に選択
位置を指示するＮＯＲゲートの出力が選択位置を指示す
るようになるので、いずれのＮＯＲゲートも選択位置を
指示しない状態を回避することができる。
段は２つの相補的な信号を出力する。すなわち、ＮＡＮ
Ｄゲートの出力とインバータの出力は相補信号である。
そして、ある段までは一方の状態の相補信号を出力し、
その段以降の段は反転した相補信号を出力し、反転した
相補信号を最初に出力する段がシフトするようになって
いる。換言すれば、図１６の低精度遅延制御回路は、シ
フトレジスタと同じ動作を行う。図１６の低精度遅延制
御回路では、ＮＯＲゲートでこのようなシフトレジスタ
の相補信号のうち、隣接する２段の異なる相補信号の否
定論理和を各段毎に算出して、その出力を図１２の
（３）の各段の選択信号線に接続している。本発明の実
施例に使用されるＰチャネルトランジスタおよびＮチャ
ネルトランジスタ等のＭＯＳトランジスタでは、一般に
“Ｈ”レベルの論理値から“Ｌ”レベルの論理値への立
ち下がりの方が、“Ｌ”レベルの論理値から“Ｈ”レベ
ルの論理値への立ち上がりより変化速度が早い。図１６
の低精度遅延制御回路では、入力が共に“Ｌ”レベルの
論理値のＮＯＲゲートの出力が、ディレイラインの選択
位置を指示しており、このＮＯＲゲートの入力の一方が
“Ｈ”レベルの論理値に変化するのは遅く、次にディレ
イラインの選択位置を指示するＮＯＲゲートの“Ｈ”レ
ベルの入力は、より速い速度で“Ｌ”レベルに変化す
る。したがって、前に選択位置を指示していたＮＯＲゲ
ートの出力が選択位置の指示を停止する前に、次に選択
位置を指示するＮＯＲゲートの出力が選択位置を指示す
るようになるので、いずれのＮＯＲゲートも選択位置を
指示しない状態を回避することができる。
【０１０９】ついで、図１８〜図２４を参照しながら、
図４の低精度位相比較回路６０の具体的な構成および動
作について説明する。低精度位相比較回路６０は、位相
比較部と増幅回路部の２つの回路部分により構成され
る。より詳しくいえば、図１８は、図４の低精度位相比
較回路の位相比較部の一構成例を示す回路図であり、図
１９は、図１８の低精度位相比較回路の位相比較部の動
作を説明するためのタイミングチャートであり、図２０
は、図４の低精度位相比較回路の増幅回路部の一構成例
を示す回路図であり、図２１は、図２０の低精度位相比
較回路の増幅回路部の動作を説明するためのタイミング
チャートである。さらに、図２２は、図２０の低精度位
相比較回路の増幅部のカウントアップ動作を説明するた
めのタイミングチャートであり、図２３は、同増幅部の
カウント維持動作を説明するためのタイミングチャート
であり、図２４は、同増幅部のカウントダウン動作を説
明するためのタイミングチャートである。
図４の低精度位相比較回路６０の具体的な構成および動
作について説明する。低精度位相比較回路６０は、位相
比較部と増幅回路部の２つの回路部分により構成され
る。より詳しくいえば、図１８は、図４の低精度位相比
較回路の位相比較部の一構成例を示す回路図であり、図
１９は、図１８の低精度位相比較回路の位相比較部の動
作を説明するためのタイミングチャートであり、図２０
は、図４の低精度位相比較回路の増幅回路部の一構成例
を示す回路図であり、図２１は、図２０の低精度位相比
較回路の増幅回路部の動作を説明するためのタイミング
チャートである。さらに、図２２は、図２０の低精度位
相比較回路の増幅部のカウントアップ動作を説明するた
めのタイミングチャートであり、図２３は、同増幅部の
カウント維持動作を説明するためのタイミングチャート
であり、図２４は、同増幅部のカウントダウン動作を説
明するためのタイミングチャートである。
【０１１０】図１８においては、一般的な位相比較回路
の構成および動作を説明するために、低精度位相比較回
路６０（図４）で比較すべき２つの信号を、出力信号φ
ｏｕｔ（前述の内部クロック信号ＩＮＣＬＫに対応する
信号Ｓ０に相当する）とクロック信号φｅｘｔ（前述の
外部クロック信号ＥＸＣＬＫに対応する信号Ｓ３に相当
する）により表すこととする。
の構成および動作を説明するために、低精度位相比較回
路６０（図４）で比較すべき２つの信号を、出力信号φ
ｏｕｔ（前述の内部クロック信号ＩＮＣＬＫに対応する
信号Ｓ０に相当する）とクロック信号φｅｘｔ（前述の
外部クロック信号ＥＸＣＬＫに対応する信号Ｓ３に相当
する）により表すこととする。
【０１１１】ここでは、クロック信号φｅｘｔを基準と
して出力信号φｏｕｔの位相が判定され、φａ〜φｅは
上記増幅回路部に接続される出力信号を示している。図
１８に示すように、低精度位相比較回路内の位相比較部
は、各々が２個のＮＡＮＤゲートにより構成されたフリ
ップフロップ回路６０１、６０３と、その状態をラッチ
するラッチ回路６０５、６０６と、これらのラッチ回路
の活性化信号を生成する回路６０４と、クロック信号φ
ｅｘｔの位相許容値を得る一単位の遅延量を有する遅延
回路（遅延素子ともよばれる）６０２と、出力信号φｏ
ｕｔを一単位の遅延量だけ遅延させる遅延回路（遅延素
子ともよばれる）６１２とを有している。
して出力信号φｏｕｔの位相が判定され、φａ〜φｅは
上記増幅回路部に接続される出力信号を示している。図
１８に示すように、低精度位相比較回路内の位相比較部
は、各々が２個のＮＡＮＤゲートにより構成されたフリ
ップフロップ回路６０１、６０３と、その状態をラッチ
するラッチ回路６０５、６０６と、これらのラッチ回路
の活性化信号を生成する回路６０４と、クロック信号φ
ｅｘｔの位相許容値を得る一単位の遅延量を有する遅延
回路（遅延素子ともよばれる）６０２と、出力信号φｏ
ｕｔを一単位の遅延量だけ遅延させる遅延回路（遅延素
子ともよばれる）６１２とを有している。
【０１１２】図１９において、（１）は比較対象信号で
ある出力信号φｏｕｔが、比較基準となるクロック信号
φｅｘｔよりも位相が進んでおり、出力信号φｏｕｔが
クロック信号φｅｘｔよりも先に“Ｌ”レベルから
“Ｈ”レベルになる場合（カウントアップ時）を示して
いる。出力信号φｏｕｔおよびクロック信号φｅｘｔが
共に“Ｌ”レベルのときには、フリップフロップ回路６
０１、６０３の端子５ａ−２、５ａ−３、５ａ−４およ
び５ａ−５は共に“Ｈ”レベルになっている。出力信号
φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化する
と、端子５ａ−２と５ａ−４は共に“Ｈ”レベルから
“Ｌ”レベルに変化する。その後、クロック信号φｅｘ
ｔが“Ｌ”レベルから“Ｈ”レベルになり、一単位の遅
延量の分だけ遅れて端子５ａ−１が“Ｌ”レベルから
“Ｈ”レベルになるが、フリップフロップの両端の電位
はすでに確定しているので、なにも変化は起こらない。
ある出力信号φｏｕｔが、比較基準となるクロック信号
φｅｘｔよりも位相が進んでおり、出力信号φｏｕｔが
クロック信号φｅｘｔよりも先に“Ｌ”レベルから
“Ｈ”レベルになる場合（カウントアップ時）を示して
いる。出力信号φｏｕｔおよびクロック信号φｅｘｔが
共に“Ｌ”レベルのときには、フリップフロップ回路６
０１、６０３の端子５ａ−２、５ａ−３、５ａ−４およ
び５ａ−５は共に“Ｈ”レベルになっている。出力信号
φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化する
と、端子５ａ−２と５ａ−４は共に“Ｈ”レベルから
“Ｌ”レベルに変化する。その後、クロック信号φｅｘ
ｔが“Ｌ”レベルから“Ｈ”レベルになり、一単位の遅
延量の分だけ遅れて端子５ａ−１が“Ｌ”レベルから
“Ｈ”レベルになるが、フリップフロップの両端の電位
はすでに確定しているので、なにも変化は起こらない。
【０１１３】結局のところ、端子５ａ−２は“Ｌ”レベ
ル、５ａ−３は“Ｈ”レベル、５ａ−４は“Ｌ”レベ
ル、５ａ−５は“Ｈ”レベルを維持する。また一方で、
クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベル
に変化したのに応じて、回路回路６０４の出力信号φａ
は“Ｌ”レベルから“Ｈ”レベルに変化し、端子５ａ−
６には一時的に“Ｈ”レベルになるパルスが印加され
る。この端子５ａ−６の信号は、ラッチ回路６０５、６
０６のＮＡＮＤゲートに入力されるので、これらのＮＡ
ＮＤゲート回路が一時的に活性化されて、フリップフロ
ップ回路６０１、６０３の両端の電位状態をラッチ回路
６０５、６０６に取り込むことになる。最終的には、出
力信号φｂが“Ｈ”レベル、出力信号φｃが“Ｌ”レベ
ル、出力信号φｄが“Ｈ”レベル、出力信号φｅが
“Ｌ”レベルとなる。
ル、５ａ−３は“Ｈ”レベル、５ａ−４は“Ｌ”レベ
ル、５ａ−５は“Ｈ”レベルを維持する。また一方で、
クロック信号φｅｘｔが“Ｌ”レベルから“Ｈ”レベル
に変化したのに応じて、回路回路６０４の出力信号φａ
は“Ｌ”レベルから“Ｈ”レベルに変化し、端子５ａ−
６には一時的に“Ｈ”レベルになるパルスが印加され
る。この端子５ａ−６の信号は、ラッチ回路６０５、６
０６のＮＡＮＤゲートに入力されるので、これらのＮＡ
ＮＤゲート回路が一時的に活性化されて、フリップフロ
ップ回路６０１、６０３の両端の電位状態をラッチ回路
６０５、６０６に取り込むことになる。最終的には、出
力信号φｂが“Ｈ”レベル、出力信号φｃが“Ｌ”レベ
ル、出力信号φｄが“Ｈ”レベル、出力信号φｅが
“Ｌ”レベルとなる。
【０１１４】つぎに、図１９の（２）は、比較対象信号
である出力信号φｏｕｔと、比較基準となるクロック信
号φｅｘｔとの位相がほぼ同じで、出力信号φｏｕｔが
クロック信号φｅｘｔとほぼ同時に“Ｌ”レベルから
“Ｈ”レベルになる場合（カウント維持時）を示してい
る。すなわち、出力信号φｏｕｔの立ち上がり時点と端
子５ａ−１での立ち上がり時点との時間差内に出力信号
φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化した場
合である。この場合、まず、クロック信号φｅｘｔが
“Ｌ”レベルから“Ｈ”レベルになることによってフリ
ップフロップ回路６０１の端子５ａ−３が“Ｌ”レベル
から“Ｈ”レベルに変化するが、フリップフロップ回路
６０３では端子３ａ−１が“Ｌ”レベルのままなので、
逆に端子５ａ−４が“Ｈ”レベルから“Ｌ”レベルに変
化する。その後、端子５ａ−１が“Ｈ”レベルから
“Ｌ”レベルに変化するが、フリップフロップ回路６０
３の状態は既に決まっているので何も変化は起こらな
い。その後に、端子５ａ−６が一時的に“Ｈ”レベルに
なるので、ラッチ回路にはこの状態が記憶される。結
局、出力信号φｂが“Ｌ”レベル、出力信号φｃが
“Ｈ”レベル、出力信号φｄが“Ｈ”レベル、出力信号
φｅが“Ｌ”レベルとなる。
である出力信号φｏｕｔと、比較基準となるクロック信
号φｅｘｔとの位相がほぼ同じで、出力信号φｏｕｔが
クロック信号φｅｘｔとほぼ同時に“Ｌ”レベルから
“Ｈ”レベルになる場合（カウント維持時）を示してい
る。すなわち、出力信号φｏｕｔの立ち上がり時点と端
子５ａ−１での立ち上がり時点との時間差内に出力信号
φｏｕｔが“Ｌ”レベルから“Ｈ”レベルに変化した場
合である。この場合、まず、クロック信号φｅｘｔが
“Ｌ”レベルから“Ｈ”レベルになることによってフリ
ップフロップ回路６０１の端子５ａ−３が“Ｌ”レベル
から“Ｈ”レベルに変化するが、フリップフロップ回路
６０３では端子３ａ−１が“Ｌ”レベルのままなので、
逆に端子５ａ−４が“Ｈ”レベルから“Ｌ”レベルに変
化する。その後、端子５ａ−１が“Ｈ”レベルから
“Ｌ”レベルに変化するが、フリップフロップ回路６０
３の状態は既に決まっているので何も変化は起こらな
い。その後に、端子５ａ−６が一時的に“Ｈ”レベルに
なるので、ラッチ回路にはこの状態が記憶される。結
局、出力信号φｂが“Ｌ”レベル、出力信号φｃが
“Ｈ”レベル、出力信号φｄが“Ｈ”レベル、出力信号
φｅが“Ｌ”レベルとなる。
【０１１５】さらに、図１９の（３）は、比較対象信号
である出力信号φｏｕｔが、比較基準となるクロック信
号φｅｘｔよりも位相が遅れており、出力信号φｏｕｔ
がクロック信号φｅｘｔよりも後に“Ｌ”レベルから
“Ｈ”レベルになる場合（カウントダウン時）を示して
いる。この場合は、クロック信号φｅｘｔによって２個
のフリップフロップ回路６０１と６０３に変化が生じ
て、端子５ａ−３および５ａ−５が“Ｈ”レベルから
“Ｌ”レベルに変化する。そして、最終的には、出力信
号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、
出力信号φｄが“Ｌ”レベル、出力信号φｅが“Ｈ”レ
ベルとなる。
である出力信号φｏｕｔが、比較基準となるクロック信
号φｅｘｔよりも位相が遅れており、出力信号φｏｕｔ
がクロック信号φｅｘｔよりも後に“Ｌ”レベルから
“Ｈ”レベルになる場合（カウントダウン時）を示して
いる。この場合は、クロック信号φｅｘｔによって２個
のフリップフロップ回路６０１と６０３に変化が生じ
て、端子５ａ−３および５ａ−５が“Ｈ”レベルから
“Ｌ”レベルに変化する。そして、最終的には、出力信
号φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、
出力信号φｄが“Ｌ”レベル、出力信号φｅが“Ｈ”レ
ベルとなる。
【０１１６】このように、クロック信号φｅｘｔの立ち
上がり時間を基準として、出力信号φｏｕｔの立ち上が
り時間がそれ以前に“Ｈ”レベルになったか、ほぼ同時
であったか、または遅れて“Ｈ”レベルになったかを検
出することが可能になる。これらの検出結果を出力信号
φｂ、φｃ、φｄ、およびφｅの値としてラッチしてお
き、その値に基づいて低精度遅延制御回路をカウントア
ップするか、またはカウントダウンするかを決める。
上がり時間を基準として、出力信号φｏｕｔの立ち上が
り時間がそれ以前に“Ｈ”レベルになったか、ほぼ同時
であったか、または遅れて“Ｈ”レベルになったかを検
出することが可能になる。これらの検出結果を出力信号
φｂ、φｃ、φｄ、およびφｅの値としてラッチしてお
き、その値に基づいて低精度遅延制御回路をカウントア
ップするか、またはカウントダウンするかを決める。
【０１１７】図２０に、低精度位相比較回路６０（図
４）の増幅回路部の回路構成を示す。ここで、増幅回路
部は、ＪＫフリップフロップ６０７と、ＮＡＮＤゲート
とインバータで構成される増幅部６０８の２つの部分か
らなる。ＪＫフリップフロップ６０７には、図１８の位
相比較部から出力信号φａが入力され、この出力信号φ
ａが“Ｌ”レベルであるか“Ｈ”レベルであるかに応じ
て端子６ａ−９および６ａ−１１の電位が交互に“Ｌ”
レベルと“Ｈ”レベルを繰り返す仕組みになっている。
増幅部６０８は、ＪＫフリップフロップ６０７の出力信
号と、位相比較部からの出力信号φｂ〜φｄを受けて増
幅した後に出力する。
４）の増幅回路部の回路構成を示す。ここで、増幅回路
部は、ＪＫフリップフロップ６０７と、ＮＡＮＤゲート
とインバータで構成される増幅部６０８の２つの部分か
らなる。ＪＫフリップフロップ６０７には、図１８の位
相比較部から出力信号φａが入力され、この出力信号φ
ａが“Ｌ”レベルであるか“Ｈ”レベルであるかに応じ
て端子６ａ−９および６ａ−１１の電位が交互に“Ｌ”
レベルと“Ｈ”レベルを繰り返す仕組みになっている。
増幅部６０８は、ＪＫフリップフロップ６０７の出力信
号と、位相比較部からの出力信号φｂ〜φｄを受けて増
幅した後に出力する。
【０１１８】さらに、図２０の右下部には、出力信号φ
ｂ、φｄからリセット信号を生成するための１個のＮＡ
ＮＤゲートと２個のインバータからなる論理回路６１０
が図示されている。比較基準となるクロック信号φｅｘ
ｔに対して出力信号φｏｕｔが±ｔd の範囲を超えてい
る場合には、リセット信号が“Ｈ”レベルにあり、±ｔ
d の範囲内にある場合には、リセット信号が“Ｌ”レベ
ルにある。
ｂ、φｄからリセット信号を生成するための１個のＮＡ
ＮＤゲートと２個のインバータからなる論理回路６１０
が図示されている。比較基準となるクロック信号φｅｘ
ｔに対して出力信号φｏｕｔが±ｔd の範囲を超えてい
る場合には、リセット信号が“Ｈ”レベルにあり、±ｔ
d の範囲内にある場合には、リセット信号が“Ｌ”レベ
ルにある。
【０１１９】まず、ＪＫフリップフロップ６０７の動作
を、図２１のタイミングチャートを参照して説明する。
時間Ｔ１で、出力信号φａが“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、端子６ａ−１および６ａ−１０が
“Ｌ”レベルから“Ｈ”レベルに変化する。また一方
で、端子６ａ−１の変化に応じて、端子６ａ−５、６ａ
−６および６ａ−７に状態の変化が起こるが、出力信号
φａが“Ｌ”レベルであるために、端子６ａ−８には変
化が生じない。結局のところ、端子６ａ−９の出力レベ
ルは変化せず、端子６ａ−１１のみが“Ｌ”レベルから
“Ｈ”レベルになる。
を、図２１のタイミングチャートを参照して説明する。
時間Ｔ１で、出力信号φａが“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、端子６ａ−１および６ａ−１０が
“Ｌ”レベルから“Ｈ”レベルに変化する。また一方
で、端子６ａ−１の変化に応じて、端子６ａ−５、６ａ
−６および６ａ−７に状態の変化が起こるが、出力信号
φａが“Ｌ”レベルであるために、端子６ａ−８には変
化が生じない。結局のところ、端子６ａ−９の出力レベ
ルは変化せず、端子６ａ−１１のみが“Ｌ”レベルから
“Ｈ”レベルになる。
【０１２０】つぎに、時間Ｔ２になって、出力信号φａ
が“Ｌ”レベルから“Ｈ”レベルに変化すると、時間Ｔ
１での動きと逆に端子６ａ−８が“Ｈ”レベルから
“Ｌ”レベルに変化するが、端子６ａ−７が変化しない
ので端子６ａ−１０は変化せず、出力６ａ−９は“Ｌ”
レベルから“Ｈ”レベルに変化し、端子６ａ−１１は変
化しない。このようにして、時間Ｔ２以降においても、
ＪＫフリップフロップ回路６０７は、出力信号φａの動
きに応じて端子６ａ−９および端子６ａ−１１が交互に
“Ｈ”レベルと“Ｌ”レベルを繰り返す動きをする。
が“Ｌ”レベルから“Ｈ”レベルに変化すると、時間Ｔ
１での動きと逆に端子６ａ−８が“Ｈ”レベルから
“Ｌ”レベルに変化するが、端子６ａ−７が変化しない
ので端子６ａ−１０は変化せず、出力６ａ−９は“Ｌ”
レベルから“Ｈ”レベルに変化し、端子６ａ−１１は変
化しない。このようにして、時間Ｔ２以降においても、
ＪＫフリップフロップ回路６０７は、出力信号φａの動
きに応じて端子６ａ−９および端子６ａ−１１が交互に
“Ｈ”レベルと“Ｌ”レベルを繰り返す動きをする。
【０１２１】つぎに、増幅部６０８の動作を、図２２〜
図２４を参照して説明する。図２２は、比較基準となる
クロック信号φｅｘｔの立ち上がりに対して、比較対象
信号である出力信号φｏｕｔが先に“Ｌ”レベルから
“Ｈ”レベルになる場合を示している。この場合、位相
比較部から供給される出力信号φｂが“Ｈ”レベル、出
力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レベ
ル、出力信号φｅが“Ｌ”レベルである。
図２４を参照して説明する。図２２は、比較基準となる
クロック信号φｅｘｔの立ち上がりに対して、比較対象
信号である出力信号φｏｕｔが先に“Ｌ”レベルから
“Ｈ”レベルになる場合を示している。この場合、位相
比較部から供給される出力信号φｂが“Ｈ”レベル、出
力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レベ
ル、出力信号φｅが“Ｌ”レベルである。
【０１２２】結局のところ、端子６ａ−１２が“Ｈ”レ
ベルに、端子６ａ−１３が“Ｌ”レベルに固定され、セ
ット信号φＳＯおよびφＳＥがＪＫフリップフロップの
状態に応じて変化するが、リセット信号φＲＯおよびφ
ＲＥは、端子６ａ−１３が“Ｌ”レベルのため変化しな
い。図２３は、比較対象信号である出力信号φｏｕｔ
が、比較基準となるクロック信号φｅｘｔとほぼ同時に
“Ｌ”レベルから“Ｈ”レベルになる場合を示してい
る。この場合、位相比較部から供給される出力信号φｂ
が“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信
号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルで
ある。結局のところ、端子６ａ−１２および６ａ−１３
が“Ｌ”レベルに固定され、セット信号φＳＯおよびφ
ＳＥが、ＪＫフリップフロップの出力である増幅部に影
響することはなく、セット信号φＳＯおよびφＳＥと、
リセット信号φＲＯおよびφＲＥとは“Ｌ”レベルに固
定されたままになる。
ベルに、端子６ａ−１３が“Ｌ”レベルに固定され、セ
ット信号φＳＯおよびφＳＥがＪＫフリップフロップの
状態に応じて変化するが、リセット信号φＲＯおよびφ
ＲＥは、端子６ａ−１３が“Ｌ”レベルのため変化しな
い。図２３は、比較対象信号である出力信号φｏｕｔ
が、比較基準となるクロック信号φｅｘｔとほぼ同時に
“Ｌ”レベルから“Ｈ”レベルになる場合を示してい
る。この場合、位相比較部から供給される出力信号φｂ
が“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力信
号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベルで
ある。結局のところ、端子６ａ−１２および６ａ−１３
が“Ｌ”レベルに固定され、セット信号φＳＯおよびφ
ＳＥが、ＪＫフリップフロップの出力である増幅部に影
響することはなく、セット信号φＳＯおよびφＳＥと、
リセット信号φＲＯおよびφＲＥとは“Ｌ”レベルに固
定されたままになる。
【０１２３】図２４は、比較対象信号である出力信号φ
ｏｕｔが、比較基準となるクロック信号φｅｘｔの立ち
上がりに対して遅れて“Ｌ”レベルから“Ｈ”レベルに
なる場合を示している。この場合の位相比較部から供給
される出力信号φｂが“Ｌ”レベル、出力信号φｃが
“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信号
φｅが“Ｈ”レベルである。結局のところ、端子６ａ−
１２が“Ｌ”レベルに、端子６ａ−１３が“Ｈ”レベル
に固定され、リセット信号φＲＯおよびφＲＥがＪＫフ
リップフロップの状態に応じて変化するが、セット信号
φＳＯおよびφＳＥは端子６ａ−１３が“Ｌ”レベルの
ため変化しない。
ｏｕｔが、比較基準となるクロック信号φｅｘｔの立ち
上がりに対して遅れて“Ｌ”レベルから“Ｈ”レベルに
なる場合を示している。この場合の位相比較部から供給
される出力信号φｂが“Ｌ”レベル、出力信号φｃが
“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信号
φｅが“Ｈ”レベルである。結局のところ、端子６ａ−
１２が“Ｌ”レベルに、端子６ａ−１３が“Ｈ”レベル
に固定され、リセット信号φＲＯおよびφＲＥがＪＫフ
リップフロップの状態に応じて変化するが、セット信号
φＳＯおよびφＳＥは端子６ａ−１３が“Ｌ”レベルの
ため変化しない。
【０１２４】なお、これまでは、本発明のクロック位相
調整回路（特に、ラフ制御用の第１のクロック位相調整
回路）が、ＳＤＲＡＭ等の高速メモリシステムに適用さ
れるＤＬＬ回路により構成される場合について述べてき
た。しかしながら、本発明はこのような特定の回路構成
に限定されるものではなく、一般的な半導体装置に適用
され得るものであることはいうまでもない。
調整回路（特に、ラフ制御用の第１のクロック位相調整
回路）が、ＳＤＲＡＭ等の高速メモリシステムに適用さ
れるＤＬＬ回路により構成される場合について述べてき
た。しかしながら、本発明はこのような特定の回路構成
に限定されるものではなく、一般的な半導体装置に適用
され得るものであることはいうまでもない。
【０１２５】図２５は、高精度ディレイラインの一構成
例を示す回路図である。高精度ディレイライン３２（ま
たは高精度ダミーディレイライン３４）は各段ごとに、
図１２の（３）に示すＮＡＮＤゲート４０１−１，４０
２−１およびインバータ４０３−１に加えてＮＡＮＤゲ
ート７０４−１およびインバータ７０５−１を設け、一
段につき２つのディレイラインを形成している。ハッチ
ング部分の論理回路、すなわちＮＡＮＤゲート７０４−
１およびインバータ７０５−１を付加することで、ＮＡ
ＮＤゲート４０２−１とインバータ４０３−１で構成さ
れる単位遅延素子の単位遅延量（例えば２００psec）を
下回る遅延量を制御可能とするものである。一段当り２
つ設けられた単位遅延素子の遅延量の差は、ＮＡＮＤゲ
ート４０２−１とインバータ４０３−１の遅延量とＮＡ
ＮＤゲート７０４−１とインバータ７０５−１の遅延量
の差であり、この差の値が高精度ディレイライン３２の
精度となる。例えば、図示する場合、入力信号ＩＮ２は
２つのハッチング部分の単位遅延素子と３つの単位遅延
素子を通り出力信号ＯＵＴ２が得られる。また、例えば
右隣りのＮＡＮＤゲート４０１のみが開いた状態では、
入力信号ＩＮ２は３つのハッチング部分の単位遅延素子
と２つの単位遅延素子を通過する。上記２つの場合にお
ける出力信号の遅延量の差は、２つの単位遅延素子の遅
延量の差となる。例えば、ＮＡＮＤゲート４０２−１と
インバータ４０３−１からなる単位遅延素子が２００ps
ecの遅延量を有し、ＮＡＮＤゲート７０４−１とインバ
ータ７０５−１からなる単位遅延素子が２６０psecの遅
延量を有する場合は、その差の６０psecが高精度ディレ
イライン３２の精度となる。よって、ＮＡＮＤゲート４
０１（例えば、ＮＡＮＤゲート４０１−１）を制御する
ことで、６０psec、１２０psec、１８０psec、および２
４０psecの遅延量を設定することができる。なお、どの
ようなルートを通っても必ず１つのＮＡＮＤゲート４０
１を通過するので、この回路の遅延量は必ず含まれる。
換言すれば、遅延量の差に影響しない。
例を示す回路図である。高精度ディレイライン３２（ま
たは高精度ダミーディレイライン３４）は各段ごとに、
図１２の（３）に示すＮＡＮＤゲート４０１−１，４０
２−１およびインバータ４０３−１に加えてＮＡＮＤゲ
ート７０４−１およびインバータ７０５−１を設け、一
段につき２つのディレイラインを形成している。ハッチ
ング部分の論理回路、すなわちＮＡＮＤゲート７０４−
１およびインバータ７０５−１を付加することで、ＮＡ
ＮＤゲート４０２−１とインバータ４０３−１で構成さ
れる単位遅延素子の単位遅延量（例えば２００psec）を
下回る遅延量を制御可能とするものである。一段当り２
つ設けられた単位遅延素子の遅延量の差は、ＮＡＮＤゲ
ート４０２−１とインバータ４０３−１の遅延量とＮＡ
ＮＤゲート７０４−１とインバータ７０５−１の遅延量
の差であり、この差の値が高精度ディレイライン３２の
精度となる。例えば、図示する場合、入力信号ＩＮ２は
２つのハッチング部分の単位遅延素子と３つの単位遅延
素子を通り出力信号ＯＵＴ２が得られる。また、例えば
右隣りのＮＡＮＤゲート４０１のみが開いた状態では、
入力信号ＩＮ２は３つのハッチング部分の単位遅延素子
と２つの単位遅延素子を通過する。上記２つの場合にお
ける出力信号の遅延量の差は、２つの単位遅延素子の遅
延量の差となる。例えば、ＮＡＮＤゲート４０２−１と
インバータ４０３−１からなる単位遅延素子が２００ps
ecの遅延量を有し、ＮＡＮＤゲート７０４−１とインバ
ータ７０５−１からなる単位遅延素子が２６０psecの遅
延量を有する場合は、その差の６０psecが高精度ディレ
イライン３２の精度となる。よって、ＮＡＮＤゲート４
０１（例えば、ＮＡＮＤゲート４０１−１）を制御する
ことで、６０psec、１２０psec、１８０psec、および２
４０psecの遅延量を設定することができる。なお、どの
ようなルートを通っても必ず１つのＮＡＮＤゲート４０
１を通過するので、この回路の遅延量は必ず含まれる。
換言すれば、遅延量の差に影響しない。
【０１２６】異なる遅延量を得るためには、種々の方法
が考えられる。例えば、異なる特性のＮＡＮＤゲートと
インバータを用いる。例えば、異なる特性のトランジス
タを用いてＮＡＮＤゲートとインバータを構成する。ま
た一方で、同一特性のトランジスタを用いるが、これら
のトランジスタに印加する電源電圧を異ならせる。さら
に、同一特性かつ同一電源電圧であってもファンアウト
の差で異なる遅延量が得られる。図２５の同一論理素子
が全て同一特性とした場合において、インバータ７０５
−１のファンアウトは２であるが、インバータ４０３−
１のファンアウトは１である。このファンアウトの相違
により、図２５の同一論理素子が全て同一特性とした場
合でも、６０〜７０psecの差が得られる。なお、高精度
ダミーディレイライン３４も高精度ディレイライン３２
と同一の構成を有する。
が考えられる。例えば、異なる特性のＮＡＮＤゲートと
インバータを用いる。例えば、異なる特性のトランジス
タを用いてＮＡＮＤゲートとインバータを構成する。ま
た一方で、同一特性のトランジスタを用いるが、これら
のトランジスタに印加する電源電圧を異ならせる。さら
に、同一特性かつ同一電源電圧であってもファンアウト
の差で異なる遅延量が得られる。図２５の同一論理素子
が全て同一特性とした場合において、インバータ７０５
−１のファンアウトは２であるが、インバータ４０３−
１のファンアウトは１である。このファンアウトの相違
により、図２５の同一論理素子が全て同一特性とした場
合でも、６０〜７０psecの差が得られる。なお、高精度
ダミーディレイライン３４も高精度ディレイライン３２
と同一の構成を有する。
【０１２７】図２６は、図４の高精度位相比較回路の位
相比較部の一構成例を示す回路図である。第２のＤＬＬ
回路２０内の高精度位相比較回路３６は、次の点を除
き、図１８および図２０に示した低精度位相比較回路６
０の構成と同じである。ここでは、高精度位相比較回路
３６が低精度位相比較回路６０と相違する部分を図２６
に示す。図２６では、特に、高精度位相比較回路１４の
位相比較部を示すこととする。図２６の構成では、遅延
回路（遅延素子ともよばれる）７３０が、フリップフロ
ップ回路７２１と７２２との間に設けられている。ま
た、ＮＡＮＤゲート７３１が遅延回路７３０と７２３と
の間に設けられ、遅延回路７３０のインバータの出力は
ＮＡＮＤゲート７３１を介して遅延回路（遅延素子とも
よばれる）７２３のＮＡＮＤゲートに入力されている。
相比較部の一構成例を示す回路図である。第２のＤＬＬ
回路２０内の高精度位相比較回路３６は、次の点を除
き、図１８および図２０に示した低精度位相比較回路６
０の構成と同じである。ここでは、高精度位相比較回路
３６が低精度位相比較回路６０と相違する部分を図２６
に示す。図２６では、特に、高精度位相比較回路１４の
位相比較部を示すこととする。図２６の構成では、遅延
回路（遅延素子ともよばれる）７３０が、フリップフロ
ップ回路７２１と７２２との間に設けられている。ま
た、ＮＡＮＤゲート７３１が遅延回路７３０と７２３と
の間に設けられ、遅延回路７３０のインバータの出力は
ＮＡＮＤゲート７３１を介して遅延回路（遅延素子とも
よばれる）７２３のＮＡＮＤゲートに入力されている。
【０１２８】遅延回路７２３、７３０は、高精度ディレ
イライン３２の単位遅延素子と同じ構成を有する。図示
する構成では、遅延回路７２３、７３０はＮＡＮＤゲー
トとインバータからなる。なお、遅延回路７２３のイン
バータのファンアウトは１なのに対し、遅延回路７３０
のインバータのファンアウトは２である。このような遅
延回路７２３、７３０をフリップフロップ回路７２１と
７２２との間に設けることで、信号Ｓ０（出力信号φｏ
ｕｔ）と信号Ｓ３（クロック信号φｅｘｔ）とが０〜ｔ
d ′の範囲内にあるかどうかを判断することができる。
なお、位相増幅回路部等を含む他の構成は、図１８およ
び図２０に示す構成と同じなので、その詳細な説明を省
略する。
イライン３２の単位遅延素子と同じ構成を有する。図示
する構成では、遅延回路７２３、７３０はＮＡＮＤゲー
トとインバータからなる。なお、遅延回路７２３のイン
バータのファンアウトは１なのに対し、遅延回路７３０
のインバータのファンアウトは２である。このような遅
延回路７２３、７３０をフリップフロップ回路７２１と
７２２との間に設けることで、信号Ｓ０（出力信号φｏ
ｕｔ）と信号Ｓ３（クロック信号φｅｘｔ）とが０〜ｔ
d ′の範囲内にあるかどうかを判断することができる。
なお、位相増幅回路部等を含む他の構成は、図１８およ
び図２０に示す構成と同じなので、その詳細な説明を省
略する。
【０１２９】図２７は、図２６の高精度位相比較回路の
位相比較部の動作を説明するためのタイミングチャート
である。図２７の（ａ）はカウントアップ時の動作を示
すものであり、出力信号φｏｕｔが“Ｌ”レベルから
“Ｈ”レベルに立ち上がると、端子７ａ−２は“Ｌ”レ
ベルに変化する。また、端子７ａ−０は遅延回路４３０
の作用により、出力信号φｏｕｔの変化時からｔd ＋ｔ
d ′だけ遅れて“Ｈ”レベルに変化する。その後、クロ
ック信号φｅｘｔが“Ｈ”レベルに変化し、端子７ａ−
１は遅延回路７２３の作用により、上記変化時からｔｄ
だけ遅れて“Ｈ”レベルに変化する。なお、端子７ａ−
３および端子７ａ−５は“Ｈ”レベルのままで変化しな
い。よって、端子７ａ−６の電位変化に応答して、φｂ
＝“Ｈ”、φｃ＝“Ｌ”、φｄ＝“Ｈ”、およびφｅ＝
“Ｌ”となる。
位相比較部の動作を説明するためのタイミングチャート
である。図２７の（ａ）はカウントアップ時の動作を示
すものであり、出力信号φｏｕｔが“Ｌ”レベルから
“Ｈ”レベルに立ち上がると、端子７ａ−２は“Ｌ”レ
ベルに変化する。また、端子７ａ−０は遅延回路４３０
の作用により、出力信号φｏｕｔの変化時からｔd ＋ｔ
d ′だけ遅れて“Ｈ”レベルに変化する。その後、クロ
ック信号φｅｘｔが“Ｈ”レベルに変化し、端子７ａ−
１は遅延回路７２３の作用により、上記変化時からｔｄ
だけ遅れて“Ｈ”レベルに変化する。なお、端子７ａ−
３および端子７ａ−５は“Ｈ”レベルのままで変化しな
い。よって、端子７ａ−６の電位変化に応答して、φｂ
＝“Ｈ”、φｃ＝“Ｌ”、φｄ＝“Ｈ”、およびφｅ＝
“Ｌ”となる。
【０１３０】図２７の（ｂ）はカウント維持時の動作を
示す。図示するように、出力信号φｏｕｔとクロック信
号φｅｘｔが０〜ｔｄ′の範囲内にあるときは、φｂ＝
“Ｌ”、φｃ＝“Ｈ”、φｄ＝“Ｈ”、およびφｅ＝
“Ｌ”となる。また一方で、図２７の（ｃ）はカウント
ダウン時の動作を示す。図示するように、φｂ＝
“Ｌ”、φｃ＝“Ｈ”、φｄ＝“Ｌ”、およびφｅ＝
“Ｈ”となる。
示す。図示するように、出力信号φｏｕｔとクロック信
号φｅｘｔが０〜ｔｄ′の範囲内にあるときは、φｂ＝
“Ｌ”、φｃ＝“Ｈ”、φｄ＝“Ｈ”、およびφｅ＝
“Ｌ”となる。また一方で、図２７の（ｃ）はカウント
ダウン時の動作を示す。図示するように、φｂ＝
“Ｌ”、φｃ＝“Ｈ”、φｄ＝“Ｌ”、およびφｅ＝
“Ｈ”となる。
【０１３１】図２８は、図４の高精度遅延制御回路の一
構成例を示す回路図である。図２８中の破線の左側部分
は、図１６に示した低精度遅延制御回路の構成と実質的
に同一である。破線の右側部分は、左側部分と多少異な
る。これは、リセット信号を低精度位相比較回路６０か
ら受けたときに、高精度ディレイライン３２および高精
度ダミーディレイライン３４を中央部にリセットするた
めに、対応するＮＯＲゲートのみ“Ｈ”レベルの信号を
出力するようにするためである。破線の左側に隣接する
ＮＡＮＤゲート８３２−３の出力信号は前段のＮＯＲゲ
ート８３１−２に入力されており、インバータ８３３−
３の出力信号はＮＯＲゲート８３１−３に入力されてい
る。破線の右側に隣接するＮＡＮＤゲート８３２−４の
出力信号はＮＯＲゲート８３１−４に入力されており、
インバータ８３３−４の出力信号はＮＯＲゲート８３１
−３に入力されている。リセット信号（ＲＥＣＥＴ Ｔ
ＯＣＥＮＴＥＲ）がアクティブ（“Ｈ”レベル）になる
と、各端子のレベルは図２８に示すようになり、高精度
ディレイライン３２および高精度ダミーディレイライン
３４の中央部に対応するＮＯＲゲート８３１−３のみ
“Ｈ”レベルの信号を出力し、その他のＮＯＲゲートは
全て“Ｌ”レベルの信号を出力する。なお、シフト動作
は図１６および図１７を参照して説明したシフト動作と
同様である。
構成例を示す回路図である。図２８中の破線の左側部分
は、図１６に示した低精度遅延制御回路の構成と実質的
に同一である。破線の右側部分は、左側部分と多少異な
る。これは、リセット信号を低精度位相比較回路６０か
ら受けたときに、高精度ディレイライン３２および高精
度ダミーディレイライン３４を中央部にリセットするた
めに、対応するＮＯＲゲートのみ“Ｈ”レベルの信号を
出力するようにするためである。破線の左側に隣接する
ＮＡＮＤゲート８３２−３の出力信号は前段のＮＯＲゲ
ート８３１−２に入力されており、インバータ８３３−
３の出力信号はＮＯＲゲート８３１−３に入力されてい
る。破線の右側に隣接するＮＡＮＤゲート８３２−４の
出力信号はＮＯＲゲート８３１−４に入力されており、
インバータ８３３−４の出力信号はＮＯＲゲート８３１
−３に入力されている。リセット信号（ＲＥＣＥＴ Ｔ
ＯＣＥＮＴＥＲ）がアクティブ（“Ｈ”レベル）になる
と、各端子のレベルは図２８に示すようになり、高精度
ディレイライン３２および高精度ダミーディレイライン
３４の中央部に対応するＮＯＲゲート８３１−３のみ
“Ｈ”レベルの信号を出力し、その他のＮＯＲゲートは
全て“Ｌ”レベルの信号を出力する。なお、シフト動作
は図１６および図１７を参照して説明したシフト動作と
同様である。
【０１３２】図２９は、図４の高精度ディレイライン３
２の他の構成例を示す回路図である。図示する構成は２
段構成であり、各々の段に遅延素子としてコンデンサＣ
７１、Ｃ７２を設けている。コンデンサＣ７１、Ｃ７２
は、トランジスタＱ７１、Ｑ７２を介して選択的にディ
レイラインに接続される。トランジスタＱ７１、Ｑ７２
の制御は、高精度遅延制御回路３５にて行われる。例え
ば、２５ｆＦ（２５×１０-15 ファラッド）の容量値を
有するコンデンサは、５０psecの遅延量を生成し、５０
ｆＦ（５０×１０-15 ファラッド）の容量値を有するコ
ンデンサは、１００psの遅延量を生成する。よって、こ
のようなコンデンサを用いることで、低精度ディレイラ
イン４０よりも高精度な高精度ディレイライン３２を実
現することができる。
２の他の構成例を示す回路図である。図示する構成は２
段構成であり、各々の段に遅延素子としてコンデンサＣ
７１、Ｃ７２を設けている。コンデンサＣ７１、Ｃ７２
は、トランジスタＱ７１、Ｑ７２を介して選択的にディ
レイラインに接続される。トランジスタＱ７１、Ｑ７２
の制御は、高精度遅延制御回路３５にて行われる。例え
ば、２５ｆＦ（２５×１０-15 ファラッド）の容量値を
有するコンデンサは、５０psecの遅延量を生成し、５０
ｆＦ（５０×１０-15 ファラッド）の容量値を有するコ
ンデンサは、１００psの遅延量を生成する。よって、こ
のようなコンデンサを用いることで、低精度ディレイラ
イン４０よりも高精度な高精度ディレイライン３２を実
現することができる。
【０１３３】なお、その他の高精度ディレイラインの構
成として、複数の抵抗を直列に接続し、各抵抗の両端を
ショートするスイッチを設け、入出力間で直列に接続さ
れる抵抗の数を変化させることで、遅延量を可変する構
成も可能である。さらに、このような抵抗と上記コンデ
ンサとを組み合わせた遅延回路であってもよい。なお、
最終的な遅延量は、図２９に示すインバータＩＮＶ７１
およびインバータＩＮＶ７２の遅延量も含む。
成として、複数の抵抗を直列に接続し、各抵抗の両端を
ショートするスイッチを設け、入出力間で直列に接続さ
れる抵抗の数を変化させることで、遅延量を可変する構
成も可能である。さらに、このような抵抗と上記コンデ
ンサとを組み合わせた遅延回路であってもよい。なお、
最終的な遅延量は、図２９に示すインバータＩＮＶ７１
およびインバータＩＮＶ７２の遅延量も含む。
【０１３４】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、第１番目に、大まかな遅延量制御用の第１
のクロック位相調整回路、および、高精度の遅延量制御
用の第２のクロック位相調整回路による位相比較を互い
に独立に行い、かつ、第２のクロック位相調整回路の位
相制御を第１のクロック位相調整回路の動作に従属させ
るような構成において、第１のクロック位相調整回路内
の複数の遅延素子の各々により生成される遅延量を予め
定められた値よりも大きく設定するようにしているの
で、階層構造のＤＬＬ回路等のロックオン後の動作を安
定に行うことが可能になる。
置によれば、第１番目に、大まかな遅延量制御用の第１
のクロック位相調整回路、および、高精度の遅延量制御
用の第２のクロック位相調整回路による位相比較を互い
に独立に行い、かつ、第２のクロック位相調整回路の位
相制御を第１のクロック位相調整回路の動作に従属させ
るような構成において、第１のクロック位相調整回路内
の複数の遅延素子の各々により生成される遅延量を予め
定められた値よりも大きく設定するようにしているの
で、階層構造のＤＬＬ回路等のロックオン後の動作を安
定に行うことが可能になる。
【０１３５】さらに、本発明の半導体装置によれば、第
２番目に、第１のクロック位相調整回路内の複数の遅延
素子の各々により生成される遅延量を、電源のノイズや
外部クロック信号のジッタにより発生する電源ジッタの
値よりも大きく設定するようにしているので、このよう
な電源ジッタに影響されることなく階層構造のＤＬＬ回
路等のロックオン後の安定動作を保証することが可能に
なる。
２番目に、第１のクロック位相調整回路内の複数の遅延
素子の各々により生成される遅延量を、電源のノイズや
外部クロック信号のジッタにより発生する電源ジッタの
値よりも大きく設定するようにしているので、このよう
な電源ジッタに影響されることなく階層構造のＤＬＬ回
路等のロックオン後の安定動作を保証することが可能に
なる。
【０１３６】さらに、本発明の半導体装置によれば、第
３番目に、第１のクロック位相調整回路内の複数の遅延
素子を構成する論理ゲートの出力側のノードに、抵抗お
よびコンデンサからなるＣＲ遅延回路を接続することに
よって、上記複数の遅延素子の各々の遅延量を予め定め
られた値よりも大きくしているので、簡単な回路構成に
て階層構造のＤＬＬ回路等のロックオン後の動作を安定
に行うことが可能になる。
３番目に、第１のクロック位相調整回路内の複数の遅延
素子を構成する論理ゲートの出力側のノードに、抵抗お
よびコンデンサからなるＣＲ遅延回路を接続することに
よって、上記複数の遅延素子の各々の遅延量を予め定め
られた値よりも大きくしているので、簡単な回路構成に
て階層構造のＤＬＬ回路等のロックオン後の動作を安定
に行うことが可能になる。
【０１３７】さらに、本発明の半導体装置によれば、第
４番目に、第１のクロック位相調整回路内の複数の遅延
素子を構成する論理ゲートの出力側のノードに容量負荷
を接続することによって、上記複数の遅延素子の各々の
遅延量を予め定められた値よりも大きくしているので、
簡単な回路構成にて階層構造のＤＬＬ回路等のロックオ
ン後の動作を安定に行うことが可能になる。
４番目に、第１のクロック位相調整回路内の複数の遅延
素子を構成する論理ゲートの出力側のノードに容量負荷
を接続することによって、上記複数の遅延素子の各々の
遅延量を予め定められた値よりも大きくしているので、
簡単な回路構成にて階層構造のＤＬＬ回路等のロックオ
ン後の動作を安定に行うことが可能になる。
【０１３８】さらに、本発明の半導体装置によれば、第
５番目に、第１のクロック位相調整回路内の複数の遅延
素子を構成する論理ゲートのチャネル長を長くすること
によって、上記複数の遅延素子の各々の遅延量を予め定
められた値よりも大きくしているので、余計な回路素子
を付加することなく階層構造のＤＬＬ回路等のロックオ
ン後の動作を安定に行うことが可能になる。
５番目に、第１のクロック位相調整回路内の複数の遅延
素子を構成する論理ゲートのチャネル長を長くすること
によって、上記複数の遅延素子の各々の遅延量を予め定
められた値よりも大きくしているので、余計な回路素子
を付加することなく階層構造のＤＬＬ回路等のロックオ
ン後の動作を安定に行うことが可能になる。
【０１３９】さらに、本発明の半導体装置によれば、第
６番目に、第１のクロック位相調整回路内の複数の遅延
素子の段数を増やすことによって、上記複数の遅延素子
の各々の遅延量を予め定められた値よりも大きくしてい
るので、回路構成を複雑にすることなく階層構造のＤＬ
Ｌ回路等のロックオン後の動作を安定に行うことが可能
になる。
６番目に、第１のクロック位相調整回路内の複数の遅延
素子の段数を増やすことによって、上記複数の遅延素子
の各々の遅延量を予め定められた値よりも大きくしてい
るので、回路構成を複雑にすることなく階層構造のＤＬ
Ｌ回路等のロックオン後の動作を安定に行うことが可能
になる。
【０１４０】さらに、本発明の半導体装置によれば、第
７番目に、第２のクロック位相調整回路は、第１のクロ
ック位相調整回路が遅延量を制御しているときは第１の
クロック位相調整回路からリセット信号を受けてリセッ
トされ、外部クロック信号と内部クロック信号との位相
が合っているときに遅延量を制御するようにしているの
で、上記リセット信号を利用して階層構造のＤＬＬ回路
等のロックオン後の動作を安定に行うことが可能にな
る。
７番目に、第２のクロック位相調整回路は、第１のクロ
ック位相調整回路が遅延量を制御しているときは第１の
クロック位相調整回路からリセット信号を受けてリセッ
トされ、外部クロック信号と内部クロック信号との位相
が合っているときに遅延量を制御するようにしているの
で、上記リセット信号を利用して階層構造のＤＬＬ回路
等のロックオン後の動作を安定に行うことが可能にな
る。
【０１４１】さらに、本発明の半導体装置によれば、第
８番目に、第２のクロック位相調整回路がリセットされ
ているときの遅延量と同一の遅延量を有するダミー回路
部を設け、このダミー回路部によって第２のクロック位
相調整回路内の信号遅延を相殺しているので、階層構造
のＤＬＬ回路等による遅延量制御を比較的高精度にて行
うことが可能になる。
８番目に、第２のクロック位相調整回路がリセットされ
ているときの遅延量と同一の遅延量を有するダミー回路
部を設け、このダミー回路部によって第２のクロック位
相調整回路内の信号遅延を相殺しているので、階層構造
のＤＬＬ回路等による遅延量制御を比較的高精度にて行
うことが可能になる。
【０１４２】さらに、本発明の半導体装置によれば、第
９番目に、第２のクロック位相調整回路が所定の範囲の
遅延量を制御する場合、第１のクロック位相調整回路に
よる位相比較結果が上記の範囲から外れたときに第１の
クロック位相調整回路はリセット信号を第２のクロック
位相調整回路２に供給するようにしているので、階層構
造のＤＬＬ回路等の桁上がりまたは桁下がりの動作をス
ムーズに行うことが可能になる。
９番目に、第２のクロック位相調整回路が所定の範囲の
遅延量を制御する場合、第１のクロック位相調整回路に
よる位相比較結果が上記の範囲から外れたときに第１の
クロック位相調整回路はリセット信号を第２のクロック
位相調整回路２に供給するようにしているので、階層構
造のＤＬＬ回路等の桁上がりまたは桁下がりの動作をス
ムーズに行うことが可能になる。
【０１４３】さらに、本発明の半導体装置によれば、第
１０番目に、第２のクロック位相調整回路内の複数の遅
延素子により設定される値は、これらの複数の遅延素子
からなるディレイラインが制御可能な遅延量の範囲の中
心になるようにしているので、階層構造のＤＬＬ回路等
のロックオン後に高精度の遅延量制御用のＤＬＬ回路の
安定動作が保証される。
１０番目に、第２のクロック位相調整回路内の複数の遅
延素子により設定される値は、これらの複数の遅延素子
からなるディレイラインが制御可能な遅延量の範囲の中
心になるようにしているので、階層構造のＤＬＬ回路等
のロックオン後に高精度の遅延量制御用のＤＬＬ回路の
安定動作が保証される。
【０１４４】さらに、本発明の半導体装置によれば、第
１１番目に、第２のクロック位相調整回路が、互いに遅
延量が異なる第１の遅延素子および第２の遅延素子との
差を第２のクロック位相調整回路の精度としているの
で、簡単な回路構成にて比較的高精度の遅延量制御用の
ＤＬＬ回路を実現することが可能になる。さらに、本発
明の半導体装置によれば、第１２番目に、大まかな遅延
量制御用の第１のクロック位相調整回路にて外部クロッ
ク信号と内部クロック信号との位相比較を行うと共に、
高精度の第１のクロック位相調整回路にても外部クロッ
ク信号と内部クロック信号との位相比較を行っているの
で、これらの２種の位相比較により比較的高精度の遅延
量制御用のＤＬＬ回路を実現することが可能になる。
１１番目に、第２のクロック位相調整回路が、互いに遅
延量が異なる第１の遅延素子および第２の遅延素子との
差を第２のクロック位相調整回路の精度としているの
で、簡単な回路構成にて比較的高精度の遅延量制御用の
ＤＬＬ回路を実現することが可能になる。さらに、本発
明の半導体装置によれば、第１２番目に、大まかな遅延
量制御用の第１のクロック位相調整回路にて外部クロッ
ク信号と内部クロック信号との位相比較を行うと共に、
高精度の第１のクロック位相調整回路にても外部クロッ
ク信号と内部クロック信号との位相比較を行っているの
で、これらの２種の位相比較により比較的高精度の遅延
量制御用のＤＬＬ回路を実現することが可能になる。
【０１４５】さらに、本発明の半導体装置によれば、第
１３番目に、第１のクロック位相調整回路が、２つのフ
リップフロップの組み合わせにより外部クロック信号と
内部クロック信号との位相比較を行っているので、簡単
な回路構成にて外部クロック信号の遅延量制御を安定に
行うことが可能になる。さらに、好ましくは、本発明の
半導体装置によれば、第１４番目に、第１のクロック位
相調整回路内の位相比較用の２つのフリップフロップの
各々が、２つのＮＡＮＤゲートを有しており、このＮＡ
ＮＤゲートの非反転出力および反転出力を利用して位相
比較結果を出力しているので、簡単な回路構成にて外部
クロック信号と内部クロック信号との位相差を正確に検
出することが可能になる。
１３番目に、第１のクロック位相調整回路が、２つのフ
リップフロップの組み合わせにより外部クロック信号と
内部クロック信号との位相比較を行っているので、簡単
な回路構成にて外部クロック信号の遅延量制御を安定に
行うことが可能になる。さらに、好ましくは、本発明の
半導体装置によれば、第１４番目に、第１のクロック位
相調整回路内の位相比較用の２つのフリップフロップの
各々が、２つのＮＡＮＤゲートを有しており、このＮＡ
ＮＤゲートの非反転出力および反転出力を利用して位相
比較結果を出力しているので、簡単な回路構成にて外部
クロック信号と内部クロック信号との位相差を正確に検
出することが可能になる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の半導体装置が適用されるシンクロナス
ＤＲＡＭの概略的構成を示すブロック図である。
ＤＲＡＭの概略的構成を示すブロック図である。
【図３】図２のシンクロナスＤＲＡＭの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の一実施例の構成を示す回路ブロック図
である。
である。
【図５】図４の実施例の概略的な動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６】電源ジッタが±ｔrdの範囲内にあることを前提
条件としてシミュレーションを行った結果を示すジッタ
ヒストグラムである。
条件としてシミュレーションを行った結果を示すジッタ
ヒストグラムである。
【図７】電源ジッタが±ｔrdの範囲に入らないことを前
提条件としてシミュレーションを行った結果を示すジッ
タヒストグラムである。
提条件としてシミュレーションを行った結果を示すジッ
タヒストグラムである。
【図８】図４の分周回路の一構成例を示す回路図であ
る。
る。
【図９】図４の分周回路の各ノードの信号波形を示すタ
イミングチャートである。
イミングチャートである。
【図１０】図８の分周回路を使用した半導体装置の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図１１】図４の低精度ディレイラインの概略的な一構
成例を示す回路図である。
成例を示す回路図である。
【図１２】図４の低精度ディレイラインのより具体的な
構成と動作波形を示す図である。
構成と動作波形を示す図である。
【図１３】図１１の一段分の遅延素子の遅延量を予め定
められた値よりも大きく設定するための第１の具体的構
成例を示す回路図である。
められた値よりも大きく設定するための第１の具体的構
成例を示す回路図である。
【図１４】図１１の一段分の遅延素子の遅延量を予め定
められた値よりも大きく設定するための第２の具体的構
成例を示す回路図である。
められた値よりも大きく設定するための第２の具体的構
成例を示す回路図である。
【図１５】図１１の一段分の遅延素子の遅延量を予め定
められた値よりも大きく設定するための第３の具体的構
成例を示す回路図である。
められた値よりも大きく設定するための第３の具体的構
成例を示す回路図である。
【図１６】図４の低精度遅延制御回路の一構成例を示す
回路図である。
回路図である。
【図１７】図１６の低精度遅延制御回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図１８】図４の低精度位相比較回路（位相比較部）の
一構成例を示す回路図である。
一構成例を示す回路図である。
【図１９】図１８の低精度位相比較回路（位相比較部）
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図２０】図４の低精度位相比較回路（増幅回路部）の
一構成例を示す回路図である。
一構成例を示す回路図である。
【図２１】図２０の低精度位相比較回路（ＪＫフリップ
フロップ）の動作を説明するためのタイミングチャート
である。
フロップ）の動作を説明するためのタイミングチャート
である。
【図２２】図２０の低精度位相比較回路（増幅部）のカ
ウントアップ動作を説明するためのタイミングチャート
である。
ウントアップ動作を説明するためのタイミングチャート
である。
【図２３】図２０の低精度位相比較回路（増幅部）のカ
ウント維持動作を説明するためのタイミングチャートで
ある。
ウント維持動作を説明するためのタイミングチャートで
ある。
【図２４】図２０の低精度位相比較回路（増幅部）のカ
ウントダウン動作を説明するためのタイミングチャート
である。
ウントダウン動作を説明するためのタイミングチャート
である。
【図２５】図４の高精度ディレイラインの一構成例を示
す回路図である。
す回路図である。
【図２６】図４の高精度位相比較回路（位相比較部）の
一構成例を示す回路図である。
一構成例を示す回路図である。
【図２７】図２６の高精度位相比較回路（位相比較部）
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図２８】図４の高精度遅延制御回路の一構成例を示す
回路図である。
回路図である。
【図２９】図４の高精度ディレイラインの他の構成例を
示す回路図である。
示す回路図である。
【図３０】一般のクロック位相調整回路を有する半導体
装置の構成を示す回路ブロック図である。
装置の構成を示す回路ブロック図である。
【図３１】電源ジッタが±ｔrdの範囲内にある場合に従
来の手法によりクロック位相調整を行う様子を示す図で
ある。
来の手法によりクロック位相調整を行う様子を示す図で
ある。
【図３２】電源ジッタが±ｔrdの範囲に入らない場合に
従来の手法によりクロック位相調整を行う様子を示す図
である。
従来の手法によりクロック位相調整を行う様子を示す図
である。
１…第１のクロック位相調整回路 ２…第２のクロック位相調整回路 ３…分周回路部 ４…第１の遅延回路部 ５…第１の遅延制御回路部 ６…第１の位相比較回路部 ７…ダミー回路部 ８…クロック入力回路 ９…データ出力回路 １０…第１のＤＬＬ回路 １４…遅延量設定調整手段 １８…ダミー入力回路 １９…ダミー出力回路 ２０…第２のＤＬＬ回路 ２４…第２の遅延回路部 ２５…第２の遅延制御回路部 ２６…第２の位相比較回路部 ３０…分周回路 ３２…高精度ディレイライン ３４…高精度ダミーディレイライン ３５…高精度遅延制御回路 ３６…高精度位相比較回路 ４０…低精度ディレイライン ４１ｃ、４２ｃ…コンデンサ ４１ｒ、４２ｒ…抵抗 ４１ｍｃ、４２ｍｃ…容量負荷 ４２…遅延量設定調整部 ４４…低精度ダミーディレイライン ４６…ダミー遅延量設定調整部 ５０…低精度遅延制御回路 ６０…低精度位相比較回路 ７０…ダミー回路 ８０…入力バッファ ８２…ダミー入力バッファ ９０…出力バッファ ９２…ダミー出力バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長谷川 正智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石井 祐樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (20)
- 【請求項１】 外部から供給される外部クロック信号の
位相を調整して該外部クロック信号に対し所定の位相だ
け遅延させた内部クロック信号を生成するための第１の
クロック位相調整回路と、 該第１のクロック位相調整回路よりも高い精度にて該内
部クロック信号の位相を制御する第２のクロック位相調
整回路とを備え、 前記第１のクロック位相調整回路および前記第２のクロ
ック位相調整回路における前記外部クロック信号と前記
内部クロック信号との位相比較を互いに独立に行い、か
つ、前記第２のクロック位相調整回路の前記内部クロッ
ク信号の位相制御を前記第１のクロック位相調整回路の
動作に従属させることによって、前記外部クロック信号
に対し所定の位相関係を有する前記内部クロック信号を
出力するように前記第１および第２のクロック位相調整
回路内の複数の遅延素子による遅延量を付与し、 前記第１のクロック位相調整回路内の複数の遅延素子の
各々により生成される遅延量を、予め定められた値より
も大きく設定するように構成されることを特徴とする半
導体装置。 - 【請求項２】 前記第１のクロック位相調整回路が、該
第１のクロック位相調整回路内の前記複数の遅延素子の
各々により生成される遅延量を、電源のノイズおよび前
記外部クロック信号のジッタの少なくとも一方により発
生する前記内部クロック信号のジッタの値よりも大きく
設定する遅延量設定調整手段を有する請求項１記載の半
導体装置。 - 【請求項３】 前記第１のクロック位相調整回路内の複
数の遅延素子の各々が少なくとも１つの論理ゲートを含
み、抵抗およびコンデンサからなるＣＲ遅延回路を該論
理ゲートの出力側のノードに接続することによって、前
記複数の遅延素子の各々により生成される遅延量を、予
め定められた値よりも大きくするように調整する請求項
１記載の半導体装置。 - 【請求項４】 前記第１のクロック位相調整回路内の複
数の遅延素子の各々が少なくとも１つの論理ゲートを含
み、所定の容量値を有する容量負荷を該論理ゲートの出
力側のノードに接続することによって、前記複数の遅延
素子の各々により生成される遅延量を、予め定められた
値よりも大きくするように調整する請求項１記載の半導
体装置。 - 【請求項５】 前記第１のクロック位相調整回路内の複
数の遅延素子の各々が少なくとも１つの論理ゲートを含
み、該論理ゲートのチャネル長を長くすることによっ
て、前記複数の遅延素子の各々により生成される遅延量
を、予め定められた値よりも大きくなるように調整する
請求項１記載の半導体装置。 - 【請求項６】 前記第１のクロック位相調整回路内の複
数の遅延素子の段数を増やすことによって、前記複数の
遅延素子の各々により生成される遅延量を、予め定めら
れた値よりも大きくなるように調整する請求項１記載の
半導体装置。 - 【請求項７】 前記第１のクロック位相調整回路内の複
数の遅延素子の各々が少なくとも１つの論理ゲートを含
み、前記第１のクロック位相調整回路内の前記遅延量設
定調整手段が、抵抗およびコンデンサからなるＣＲ遅延
回路を有しており、該ＣＲ遅延回路を該論理ゲートの出
力側のノードに接続することによって、前記複数の遅延
素子の各々により生成される遅延量を、前記内部クロッ
ク信号のジッタの値よりも大きくなるように調整する請
求項２記載の半導体装置。 - 【請求項８】 前記第１のクロック位相調整回路内の複
数の遅延素子の各々が少なくとも１つの論理ゲートを含
み、前記第１のクロック位相調整回路内の前記遅延量設
定調整手段が、所定の容量値を有する容量負荷を有して
おり、該容量負荷を該論理ゲートの出力側のノードに接
続することによって、前記複数の遅延素子の各々により
生成される遅延量を、前記内部クロック信号のジッタの
値よりも大きくなるように調整する請求項２記載の半導
体装置。 - 【請求項９】 前記第２のクロック位相調整回路は、前
記第１のクロック位相調整回路が前記遅延量を制御して
いるときは前記第１のクロック位相調整回路からリセッ
ト信号を受けてリセットされており、第１のクロック位
相調整回路における位相比較の対象とする前記外部クロ
ック信号と前記内部クロック信号との位相が合っている
ときは、前記第２のクロック位相調整回路は前記遅延量
を制御することが可能な状態にある請求項１から６のい
ずれか一項に記載の半導体装置。 - 【請求項１０】 前記第１および第２のクロック位相調
整回路はそれぞれ、前記外部クロック信号が通る第１の
経路と、該第１の経路と位相比較を行うための第２の経
路とを有しており、該第２の経路は、前記第２のクロッ
ク位相調整回路がリセットされているときの遅延量と同
一の遅延量を有するダミー回路部を含む請求項９記載の
半導体装置。 - 【請求項１１】 前記第１のクロック位相調整回路内の
前記複数の遅延素子の各々の遅延量により決定される精
度をｔd とすると、前記第２のクロック位相調整回路は
±ｔd を含む範囲の遅延量を制御することが可能であ
り、前記第１のクロック位相調整回路による位相比較結
果が±ｔd の範囲から外れた場合に前記第１のクロック
位相調整回路はリセット信号を前記第２のクロック位相
調整回路に供給し、前記第２のクロック位相調整回路の
遅延量を所定の値に設定する請求項１から６のいずれか
一項に記載の半導体装置。 - 【請求項１２】 前記第１および第２のクロック位相調
整回路はそれぞれ、前記外部クロック信号が通る第１の
経路と、該第１の経路と位相比較を行うための第２の経
路とを有しており、該第２の経路は、前記第２のクロッ
ク位相調整回路がリセットされているときの遅延量と同
一の遅延量を有するダミー回路を含む請求項１１記載の
半導体装置。 - 【請求項１３】 前記第２のクロック位相調整回路が、
前記複数の遅延素子からなるディレイラインを有し、前
記第２のクロック位相調整回路内の前記複数の遅延素子
により設定される所定の値は、前記ディレイラインが制
御可能な遅延量の範囲の中心である請求項１１記載の半
導体装置。 - 【請求項１４】 前記第２のクロック位相調整回路が、
互いに遅延量が異なる第１の遅延素子および第２の遅延
素子を有しており、該第２の遅延素子は該第１の遅延素
子よりも遅延量が多く、該第１の遅延素子と該第２の遅
延量との差を前記第２のクロック位相調整回路の精度と
する請求項１から６のいずれか一項に記載の半導体装
置。 - 【請求項１５】 前記第１のクロック位相調整回路が、
前記外部クロック信号から得られる第１のクロック信号
を第３の遅延素子にて遅延させた信号と前記内部クロッ
ク信号から得られる第２のクロック信号との位相比較を
行い、さらに、前記第１のクロック信号と前記第２のク
ロック信号を第４の遅延素子にて遅延させた信号との位
相比較を行うことによって、前記外部クロック信号と前
記内部クロック信号との位相比較結果を出力する請求項
１から６のいずれか一項に記載の半導体装置。 - 【請求項１６】 前記第１のクロック位相調整回路が、
第１のフリップフロップおよび第２のフリップフロップ
を有しており、前記第１のフリップフロップは、前記第
１のクロック信号を前記第３の遅延素子にて遅延させた
信号と前記第２のクロック信号とを、それぞれセット端
子およびリセット端子に入力し、前記第２のフリップフ
ロップは、前記第２のクロック信号を前記第４の遅延素
子にて遅延させた信号と前記第１のクロック信号とを、
それぞれセット端子およびリセット端子に入力し、前記
第１のフリップフロップおよび前記第２のフリップフロ
ップの組み合わせにより前記外部クロック信号と前記内
部クロック信号との位相比較結果を出力する請求項１５
記載の半導体装置。 - 【請求項１７】 前記第１および第２のフリップフロッ
プはそれぞれ、第１のＮＡＮＤゲートおよび第２のＮＡ
ＮＤゲートを有しており、前記第１のＮＡＮＤゲートの
第１の入力がセット端子であって、前記第１のＮＡＮＤ
ゲートの第２の入力が前記第２のＮＡＮＤゲートの出力
に接続されて非反転出力となり、前記第２のＮＡＮＤゲ
ートの第１の入力がリセット端子であって、前記第２の
ＮＡＮＤゲートの第２の入力が前記第１のＮＡＮＤゲー
トの出力に接続されて反転出力となる請求項１５記載の
半導体装置。 - 【請求項１８】 前記第１および第２のフリップフロッ
プはそれぞれ、第１のＮＡＮＤゲートおよび第２のＮＡ
ＮＤゲートを有しており、前記第１のＮＡＮＤゲートの
第２の入力がセット端子であって、前記第１のＮＡＮＤ
ゲートの第１の入力が前記第２のＮＡＮＤゲートの出力
に接続されて非反転出力となり、前記第２のＮＡＮＤゲ
ートの第２の入力がリセット端子であって、前記第２の
ＮＡＮＤゲートの第１の入力が前記第１のＮＡＮＤゲー
トの出力に接続されて反転出力となる請求項１５記載の
半導体装置。 - 【請求項１９】 前記第２のクロック位相調整回路が、
第３のフリップフロップおよび第４のフリップフロップ
を有しており、前記第３のフリップフロップと前記第４
のフリップフロップとの間に第５の遅延素子および第６
の遅延素子が設けられ、前記第３のフリップフロップ
は、前記外部クロック信号から得られる第１のクロック
信号と前記内部クロック信号から得られる第２のクロッ
ク信号とを、それぞれセット端子およびリセット端子に
入力し、前記第４のフリップフロップは、前記第２のク
ロック信号を前記第６の遅延素子にて遅延させた信号と
前記第１のクロック信号を前記第５の遅延素子にて遅延
させた信号とを、それぞれセット端子およびリセット端
子に入力し、前記第３のフリップフロップおよび前記第
４のフリップフロップの組み合わせにより前記外部クロ
ック信号と前記内部クロック信号との位相比較結果を出
力する請求項１から６のいずれか一項に記載の半導体装
置。 - 【請求項２０】 前記第５の遅延素子が、第３のＮＡＮ
Ｄゲートと第１のインバータにより構成されると共に、
前記第６の遅延素子が、第４のＮＡＮＤゲートと第２の
インバータにより構成され、前記第５の遅延素子と前記
第６の遅延素子との間に第５のＮＡＮＤゲートが設けら
れ、前記第６の遅延素子内の前記第２のインバータの出
力が、前記第５のＮＡＮＤゲートを介して、前記第５の
遅延素子内の前記第３のＮＡＮＤゲートの入力に接続さ
れる請求項１９記載の半導体装置。
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